JP2007529082A - データストローブ同期回路およびダブルデータレート・マルチビットでの書き込み用の方法 - Google Patents

データストローブ同期回路およびダブルデータレート・マルチビットでの書き込み用の方法 Download PDF

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Abstract

データストローブ同期回路は、グローバルデータストローブパルスと各々のイネーブル信号を受ける第１および第２の論理回路を含む。制御回路はまずイネーブル信号を第１の論理回路に加え、第１の論理回路はそれぞれのグローバルデータストローブパルスに応答して第１のデータストローブパルスを生成する。制御回路は書き込み制御信号を受ける。書き込み制御信号がアクティブになると、制御回路は第１の論理回路に加えられたイネーブル信号を終了し、イネーブル信号を第２の論理回路に加える。第２の論理回路は、次のグローバルデータストローブパルスに応答して第２のＤＳパルスを生成する。第１および第２のデータストローブパルスは、各々のフリップフロップにおいてデータ信号をラッチするために用いられる。データストローブパルスはデータストローブパルスの立上りおよび立下りエッジにおけるフリップフロップの複数対におけるデータ信号をラッチし得る。

Description

本発明は、メモリデバイスに関連し、より詳しくは、書き込みデータの複数ビットをダブルデータレートメモリデバイスにストローブする回路および方法に関連する。
「ＤＲＡＭ」（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイスのようなメモリデバイスは、一般的に、パソコンを含む広範囲なアプリケーションに用いられる。メモリデバイスがデータ読み取り、書き込み得る速度を上げるために、多大な努力が捧げられてきて、今も続けて捧げられている。最初は、メモリデバイスは非同期的に動作され、単一セットのデータが、一セットのメモリコマンドに応答してメモリデバイスから読み出されるか、またはそこに書き込まれていた。メモリデバイスのデータバンド幅は、クロック信号と同期してデータを読み出し、書き込むことで増加された。また、同期的にデータを読み出し、書き込むことによって、バーストモードおよびページモードＤＲＡＭのようなメモリデバイスのデータバンド幅において、大量のデータが単一のメモリコマンドを用いて転送され得るような別の進歩が可能となった。
ＤＲＡＭのような同期メモリデバイスは、当初、それぞれのクロックサイクルのクロック信号の一つのエッジ（立上りエッジまたは立下りエッジのいずれか）と同期してデータを伝送していた。しかしながら、同期メモリデバイスにおいてデータパスの幅が広がるのを受けて、それぞれのクロックサイクルの立上りエッジおよび立下りエッジの両方と同期したデータの転送が可能となった。その結果、「ＤＤＲ」（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリデバイスがそれぞれのクロックサイクルにおいて２回のデータを伝送した。ＤＤＲメモリデバイスからデータが読み出されるか、またはそこに書き込まれるときにおいて、クロック信号の両エッジによって登録されるデータは、単一の読み出しまたは書き込み動作において内部で転送される。それゆえ、ＤＤＲメモリデバイスは従来の同期メモリデバイスの２倍のデータバンド幅をサポートするが、従来のメモリデバイスと同じ速度において、内部で動作する。ＤＤＲメモリデバイスが従来の同期メモリデバイスと比べて２倍のデータバンド幅を提供することができるのは、従来のメモリデバイスにおけるデータパスの２倍の幅の内部データパスを有するからである。
メモリデバイスのデータバンド幅をさらに広げる試みにおいて、ＤＤＲ２メモリデバイスが開発されてきた。データは２つの隣接するクロックサイクルのそれぞれのエッジにおけるＤＤＲ２メモリデバイスに転送されるか、または同装置から転送されるが、従来のＤＤＲメモリデバイス同様、データは、単一の読み出しまたは書き込み動作において比較的幅の広いデータパス上において、内部で転送される。このように、ＤＤＲ２メモリデバイスは、従来のＤＤＲメモリデバイスの２倍のデータバンド幅を有し、「ＤＤＲ１」メモリデバイスとして周知である。
高動作速度では、データバス端子で書き込みデータをキャプチャするのに用いられる「ＤＳ」（ｄａｔａ ｓｔｒｏｂｅ）信号のタイミングは幾分変化し得る。それゆえ、実際には、データストローブ信号が有効であると考えられる間において、データストローブウィンドウが存在する。ＤＳウィンドウは、一対のＤＳパルスのそれぞれのエッジの中心にあり、４分の１のクロック周期ごとにそれぞれのエッジの前後に拡張する。これらのウィンドウのそれぞれの間、メモリデバイスのデータバス端子に加えられるデータは、有効と考えられなければならない。
ＤＤＲ２メモリデバイスを用いることで存在し得る一つの問題は、第１のＤＳパルスの前の「プリアンブル」におけるＤＳライン上のノイズが、ＤＳパルスと誤って解釈され得ることであり、ＤＳパルスがデータに対してその後遅延する場合は特にそうである。その結果、第１のＤＳパルスの第１および第２のエッジ（つまり、ＤＳ０およびＤＳ１）は、第３および第４のデータストローブ遷移ＤＳ２およびＤＳ３と解釈され、真のＤＳ２およびＤＳ３の遷移が無視される。これらの状況下では、不正確な書き込みデータが、メモリデバイスにストローブされ得る。
それゆえ、ＤＤＲ２メモリデバイスのデータストローブライン上のノイズを実質的に受けず、偽データのキャプチャを避ける回路および方法が必要とされる。
（発明の概要）
データストローブ同期回路は、グローバルデータストローブ信号に応答して第１のデータストローブ信号を生成するが、書き込み制御信号が生成されるまでは、グローバルデータストローブ信号に応答して第２のデータストローブ信号を生成しない。データストローブ信号は、それぞれの記憶デバイスにおいてそれぞれのデータ信号のサンプルを記憶するために用いられ、第１のデータストローブ信号に応答して取得されたデータ信号サンプルは、その後のデータストローブ信号に応答して取得されたデータ信号サンプルを用いて上書きされる。書き込み制御信号が生成されるときにおいて、第１のＤＳ信号は、グローバルデータストローブ信号に応答してはもはや生成されない。その結果、書き込み制御信号が生成される前に最後に取得されたデータ信号サンプルは保存され、書き込み制御信号の後に取得されたデータ信号サンプルは保存される。
データストローブライン上のノイズに影響されず、このように、有効なＤＳにのみ応答する書き込みデータをキャプチャするデータストローブ回路１０の一実施形態が、図１に示されている。以下に詳しく説明されるように、ＤＳライン上のＤＳパルスのそれぞれの遷移におけるデータをストローブし、所定の書き込みコマンドの前に、最後の２つの遷移においてストローブされたデータを保存し、所定の書き込みコマンドの後の最初の２つの遷移においてストローブされたデータを保存することによって、回路１０は動作する。その結果、プリアンブルにおいてノイズ信号によってストローブされた全てのデータは、正確にストローブされたデータを用いて上書きされる。
図１を説明すると、データストローブ回路１０は、データストローブ入力回路１４およびデータ入力ラッチ回路１８を含む。以下に詳細が記載されるように、データストローブ入力回路１４はＤＳ信号を生成するように機能し、データ入力ラッチ回路１８はこれらのストローブ信号を用いて書き込みデータの４ビットをラッチする。
データ入力ラッチ回路１８は、４つのフリップフロップ２２、２４、２６および２８を含み、各々がそれぞれのＤＱＰＡＤラインに結合しているデータ（「Ｄ」）入力部を含む。全てのフリップフロップ２２〜２８に対するＤＱＰＡＤラインは、共通のデータバス端子（図示せず）に結合されている。フリップフロップ２２〜２８は、それぞれのデータストローブ信号、ＤＳＡ、ＤＳＡｉ、ＤＳＢおよびＤＳＢｉによってクロックされ、ここで「ｉ」は相補信号を示す。このように、ＤＳＡｉはＤＳＡの相補である。以下に説明されるように、ＤＳＡ、ＤＳＡｉ、ＤＳＢおよびＤＳＢｉ信号はデータストローブ入力回路１４によって生成される。ＤＳＡ信号は、第１のデータビットに対するデータストローブであり、ＤＳＡｉ信号は、第２のデータビットに対するデータストローブであり、ＤＳＢ信号は、第３のデータビットに対するデータストローブであり、ＤＳＢｉ信号は、第４のデータビットに対するデータストローブである。このように、これら全てのデータストローブ信号が発生した後において、単一の書き込みサイクルのための集合的な書き込みデータがフリップフロップ２２〜２８によってキャプチャされる。
第１および第２の書き込みデータビットが、Ｌｄｉｎ０およびＬｄｉｎ１信号としてそれぞれのフリップフロップ３２および３４のデータ入力部に加えられる。フリップフロップ３２および３４は、Ｗｒｉｔｅ１信号によってクロックされる。この信号は、メモリデバイスのメモリセルアレイに書き込みデータが書き込まれる一クロック周期前にＤＤＲ２メモリデバイスにおいて慣習的に生成される。フリップフロップ３２および３４は、それからそれぞれ、書き込みデータＤｉｎ０およびＤｉｎ１のそれぞれの第１および第２のビットを出力する。書き込みデータの第３および第４のビットＤｉｎ２およびＤｉｎ３は、Ｗｒｉｔｅ１信号がアクティブになるときとほぼ同時にフリップフロップ２６および２８から直接出力される。フリップフロップ３２および３４は、書き込みデータの第１および第２のビットをメモリアレイに出力するために用いられ、書き込みデータの全ての４つのビットは、実質的に同時にメモリアレイに提示されるようになる。
上述したように、データ入力ラッチ回路１８は、データストローブ信号ＤＳＡ、ＤＳＡｉ、ＤＳＢおよびＤＳＢｉを適切な時に生成し、ノイズ信号に応答したデータのキャプチャという結果にならない方法でなされる。ＤＳＡ信号は、それの相補のＤＳＡｉ信号からインバータ４０によって生成され、ＤＳＢ信号は、それの相補のＤＳＢｉ信号からインバータ４２によって同様に生成される。ＤＳＡｉおよびＤＳＢｉ信号はそれぞれの論理回路４６および４８によって生成される。論理回路４６および４８は、論理回路４６および４８が高「ＥＤＳＩＮ」（ｅｎａｂｌｅ ｄａｔａ ｓｔｒｏｂｅ ｉｎｐｕｔ）信号によってイネーブルにされるとき、および、論理回路４６または論理回路４８のいずれかがそれぞれ高ＥＮＡまたはＥＮＢ信号によって選択されるときは常に、グローバルデータストローブ信号を通過させる機能を有する。
論理回路４６および４８の一実施形態が図２に示される。論理回路４６および４８は、図１に示されているように、ＥＤＳＩＮ信号を受けるために結合されている高Ｓｉ入力によってイネーブルにされるＮＡＮＤゲート５０を含む。以下に詳細が説明されるように、ＥＤＳＩＮ信号は、書き込みイネーブル信号によってアクティブハイに切り換えられ、データの４ビットがそれぞれデータストローブ信号ＤＳＡ、ＤＳＡｉ、ＤＳＢおよびＤＳＢｉによって取得されたときにおいて非アクティブローに切り換えられる。
ＮＡＮＤゲート５０への別の入力部は、データ入力部においてデータストローブ信号を受け取り、アクティブハイなＭＵＸＮ信号およびアクティブローなＭＵＸＰ信号によってイネーブルにされるマルチプレクサ５２の出力部に結合される。図１に示されるように、論理回路４６および４８に結合されているＥＮＡまたはＥＮＢ信号がそれぞれアクティブハイの場合はいつでも、ＭＵＸＮ信号はアクティブハイで、ＭＵＸＰ信号はアクティブローである。このように、ＥＤＳＩＮ信号がアクティブハイで、それぞれのイネーブル信号ＥＮＡまたはＥＮＢがハイであるときはいつでも、ＮＡＮＤゲート５０の出力はＤＳ信号の相補となる。ＮＡＮＤゲートの出力部は、インバータ５６によってＮＡＮＤゲート５０に入力されるマルチプレクサに結合され、マルチプレクサ５２が非イネーブルになった後でＮＡＮＤゲート５０の出力はラッチされる。ＥＤＳＩＮ信号が以下に記載されるようにローに遷移するときにおいて、ラッチされたＮＡＮＤゲート５０の出力はハイにリセットされる。
図１に戻ると、論理回路４６および４８から、論理回路４６および４８をイネーブルにするＥＮＡおよびＥＮＢ信号がフリップフロップ６０によって生成される。しかしながら、論理回路４６用のアクティブハイなＭＵＸＮは、フリップフロップ６０の出力Ｑｉに結合され、論理回路４８用のアクティブハイなＭＵＸＮはフリップフロップ６０の出力Ｑに結合されているので、論理回路４６および４８は交互にイネーブルにされる。より詳しくは、フリップフロップ６０がリセットされるときにおいて、論理回路４６がイネーブルにされる。フリップフロップ６０をセットすることによって、論理回路４８をイネーブルにする。
フリップフロップ６０は、ＮＡＮＤゲート６４のハイの出力によってリセットされ、それは、ＮＡＮＤゲート６４への入力が一方でローの場合に生じる。アクティブローのイネーブルデータストローブＥＮＤＳｉ信号は、通常、ローであり、インバータ６６は通常、ＮＡＮＤゲート６４をイネーブルにする。ＮＡＮＤゲート６４への別の入力部は、パルス生成器６８に結合され、ＤＳＢｉ信号の立上りエッジに応答して、ローになるパルスを出力する。先に説明したように、ＤＳＢｉ信号は、論理回路４８によって生成され、第４のデータビットをフリップフロップ２８にストローブする際に、ハイに遷移する。このように、論理回路４８が第４のデータビットをストローブするためにデータストローブ信号ＤＳＢｉを出力するときにおいて、フリップフロップ６０は、論理回路４６をリセットすることによって、イネーブルにする。
フリップフロップ６０は、ＮＯＲゲート７０の出力部におけるＤＳＣ信号によってクロックされる。フリップフロップ６０のデータＤ入力に加えられた信号は、フリップフロップ６０のＱｉ出力部において生成されるＥＮＡ信号である。それゆえ、フリップフロップ６０は、ＤＳＣ信号の出力によってクロックされるときに、トグルする。ＮＯＲゲート７０は、アクティブローのＷｒｉｔｅ２ｉ信号によってイネーブルにされ、データがデータストローブ回路１０を含むメモリデバイスにおけるメモリアレイへ書き込まれる前において、２つのクロック周期を生成する。データ書き込み動作前の２つのクロック周期をイネーブルしたときにおいて、フリップフロップ６０は、パルス生成器７４からのパルスによってクロックさえ、それは、ＤＳＡｉ信号の立上りエッジに生じる。先に説明したように、ＤＳＡｉ信号は、フリップフロップ２４へ第２のデータビットをラッチするために使用される。ＤＳＡｉ信号は、論理回路４６に加えられたＤＳ信号がローに遷移し、その論理回路４６がイネーブルにされるときにおいて、ハイに遷移する。このように、論理回路４６は、ＤＳＡ信号およびＤＳＡｉ信号がＤＳ信号から継続的に生成されるように、初めにイネーブルにされる。ＤＳＡｉパルスの後縁は、パルス生成器７４に、ＮＯＲゲート７０へのそれぞれのパルスを加える。しかしながら、これらのパルスは、書き込み動作の前の２つのクロック周期まで、無視される。それは、Ｗｒｉｔｅ２ｉ信号は、非アクティブローであるからである。Ｗｒｉｔｅ２ｉ信号がアクティブローになるときにおいて、次のＤＳＡｉパルスの立上りエッジは、ＤＳＣパルスを生成させ、フリップフロップ６０をトグルすることによって、論理回路４８をイネーブルにする。論理回路４８は、次いで、ＤＳ信号の次の二つの遷移から、ＤＳＢ信号およびＤＳＢｉ信号を生成する。先に説明したように、これらのＤＳＢ信号およびＤＳＢｉ信号はそれぞれ、第３および第４のデータビットを、フリップフロップ２６および２８にラッチする。第４のデータビットをラッチするために使用されるＤＳＢｉ信号の立上りエッジは、論理回路４６を再びイネーブルにするために、フリップフロップ６０をリセットするパルスを生成するように、パルス生成器６８をトリガする。要約すると、Ｗｒｉｔｅ２ｉ信号がアクティブになるときにおいて、データストローブ回路１０は、Ｗｒｉｔｅ２ｉ信号がアクティブになる前の最後の二つのＤＳ遷移の際において、二つのデータビットを、それぞれ、フリップフロップ２２および２４にストローブする。データストローブ回路１０は、次いで、次なる二つのデータビットを、それぞれ、フリップフロップ２６および２８にストローブする。
上述したように、論理回路４６および４８は、それらのＳｉ入力部に加えられるＥＤＳＩＮ信号によってイネーブルにされる。ＥＤＳＩＮ信号は、二つのＮＯＲゲート８４および８６によって形成されるフリップフロップ８０によって生成され、その出力部はインバータ９０を介して結合される。フリップフロップ８０は、ハイのデータストローブ書き込みイネーブルＤＳＷＥ信号をＮＯＲゲート８４に加えることによって、論理回路４６および４８をイネーブルにするようセットされる。フリップフロップ８０は、非イネーブルな論理回路４６および４８をリセットし、また、アクティブローのＢＲＳＴｉ信号をインバータ９４に加えるか、非アクティブハイのＥＮＤＳｉ信号をＮＯＲゲート８６に加え、それらの出力をリセットする。しかしながら、上述したように、ＥＮＤＳｉ信号は、データストローブ回路１０の動作中では、通常、アクティブローであり、ＮＯＲゲート８６は、通常、イネーブルにされる。ローに遷移するＢＲＳＴｉパルスは、フリップフロップ８０をリセットするが、それは、ＤＳＢｉ信号がハイに遷移するときに常に、パルス生成器６８の出力部において生成される。先に説明されたように、第４のデータビットがフリップフロップ２８にラッチされるときに、これは生じる。しかしながら、データストローブ回路１０がアクティブな場合にＤＳＷＥは通常、ハイであるので、これらのＢＲＳＴｉパルスは、論理回路４６、４８を非イネーブルにするようフリップフロップ８０をリセットしない。しかしながら、データストローブ回路１０が書き込み動作のために非イネーブルされるときにおいて、ＤＳＷＥ信号は、第４のデータビットがフリップフロップ２８にストローブされるときにおいてＢＲＳＴｉパルスを生成させるように、ローに遷移する。
データストローブ回路１０全体の動作は、図３に示されるタイミング図を参照して説明され、それは、図３の上にて示される、１５０ナノ秒の期間にわたる、図２の回路に存在する様々な信号を示す。図３Ａは、図１のデータストローブ回路１０を含むメモリデバイス（図には示されていない）の基本的なタイミングを提供するクロック信号を示す。図３Ｂは、４データビットをメモリデバイスにストローブするために使用される複数のパルス対を有するデータストローブ信号ＤＳを示す。図３Ｂにさらに示されるように、ノイズパルスの対は、ほぼ１１５ナノ秒におけるＤＳラインの開始にて生じる。先に説明したように、論理回路４６は、図３Ｃにおいて示されるように、図３Ｂにおいて示されるそれぞれのＤＳパルスがＤＳＡパルスを生成させるように、初期にイネーブルにされる。このＤＳＡパルスは、第１および第２データビットをそれぞれ、フリップフロップ２２および２４にラッチする。それぞれのＤＳＡパルスが生成されると、図３Ｈに示されるように、ＤＳＡパルスの立下りエッジ（ＤＳＡｉパルスの立上りエッジ）がＤＳＣパルスを、ＮＯＲゲート７０の出力にて生成させるように、図３Ｊにおいて示されるＷｒｉｔｅ２ｉ信号はアクティブローである。これらのＤＳＣパルスのそれぞれは、フリップフロップ６０をトグルし、それにより、論理回路４６を非イネーブルにし、論理回路４８をイネーブルにする。結果として、続くＤＳパルスは、図３Ｄにおいて示されるように、ＤＳＢパルスを生成させる。それぞれのＤＳＢパルスは、第２および第３データビットをそれぞれ、フリップフロップ２６および２８にラッチし、図３Ｉに示されるように、ＤＳＲパルスを、ＮＡＮＤゲート６４の出力にて生成させる。このＤＳＣパルスはフリップフロップ６０をリセットし、それによって、上述したように、続くＤＳパルスがＤＳＢパルスよりもむしろＤＳＡパルスを生成するように、論理回路４６をイネーブルにし、論理回路４８を非イネーブルにする。
データストローブ回路１０がデータストローブラインＤＳ上のノイズパルスに影響されない方法を、図１および図３を参照して説明する。ノイズパルスが１１５ナノ秒から１２０ナノ秒の間で生成されるときにおいて、それらはそれぞれ、図３Ｃに示されるように、ＤＳＡパルスを生成させ、データをフリップフロップ２２および２４にラッチする。しかしながら、最初の真なるＤＳパルスが１２０ナノ秒にて生じた場合、フリップフロップ２２および２４にラッチされた擬似データが、このＤＳパルスの前縁および後縁によってラッチされたデータを用いて上書きされる。注目すべきは、ノイズパルスは、フリップフロップ６０をトグルせず、論理回路４６を非イネーブルにし、論理回路４８をイネーブルにする結果となる。論理回路４８がイネーブルにされた場合、真なるＤＳ信号は、ＤＳＢパルスを生成し、第３および第４のデータビットのために、第１および第２データビットをフリップフロップ２６および２８をラッチする。ノイズパルスがフリップフロップ６０をトグルしない理由は、ノイズパルスが存在する場合、図３Ｊにおいて示されるＷｒｉｔｅ２ｉ信号が非アクティブなハイであるからである。その結果、ＤＳＡ信号の立下りエッジはＮＯＲゲート７０を介して結合されず、それゆえ、フリップフロップ６０をクロックし得ない。このように、ノイズパルスの後に生じる第１のＤＳパルスは、第１および第２のデータビットを、フリップフロップ２２および２４にラッチされるようにし、ノイズパルスの後に生じる第２のＤＳパルスは、第３および第４データビットを、フリップフロップ２６および２８にラッチされるようにする。データストローブ回路１０は、このように、第１のＤＳパルスに先行するプリアンブルにおけるノイズパルスに影響されない。
図１のデータストローブ回路１０を使用するメモリデバイスの一実施形態、または本発明の一部の他の実施形態は、図４に示される。そこで図示されるメモリデバイスは、同期式ＤＲＡＭ（「ＳＤＲＡＭ」）１００であるが、本発明は、パケット化されたＤＲＡＭやＲＡＭＢＵＳ ＤＲＡＭ（「ＲＤＲＡＭＳ」）などのような同期式ＤＲＡＭの他のタイプにおいて、および、他のデジタル装置のタイプにおいても、実施され得る。ＳＤＲＡＭ１００は、アドレスバス１１４上での列アドレスか行アドレスかのいずれかを受信する、アドレスレジスタ１１２を含む。アドレスバス１１４は、通常、メモリ制御器（図４には示されていない）と結合される。通常、行アドレスは、アドレスレジスタ１１２によって初期に受信され、行アドレスマルチプレクサ１１８に加えられる。行アドレスマルチプレクサ１１８は、行アドレスを、二つのメモリアレイ１２０、１２２のいずれかに関連された多くの構成要素と結合させ、行アドレスの一部を形成する、バンクアドレスビットの状態に依存する。
個々の行アドレスラッチ１２６および行デコーダ１２８は、メモリアレイ１２０、１２２のそれぞれに関連し、その行アドレスラッチは行アドレスを格納し、その行デコーダは、その格納された行アドレスの機能として、その個々のアレイ１２０または１２２に、様々な信号を加える。これらの信号は、メモリアレイ１２０および１２２におけるメモリセルの個々の行をアクティブにする、ワード線電圧を含む。行アドレスマルチプレクサ１１８はまた、アレイ１２０および１２２におけるメモリセルをリフレッシュするために、行アドレスを、行アドレスラッチ１２６に結合させる。行アドレスは、リフレッシュの目的のために、リフレッシュカウンタ１３０によって生成され、リフレッシュ制御器１３２によって制御される。
行アドレスがアドレスレジスタ１１２へ加えられ、行アドレスラッチ１２６の一つに格納された後、列アドレスがアドレスレジスタ１１２に加えられる。アドレスレジスタ１１２は、列アドレスを列アドレスラッチ１４０に結合させる。ＳＤＲＡＭ１００の動作モードに依存し、列アドレスは、バーストカウンタ１４２を介し、列アドレスバッファ１４４と結合されるか、または、アドレスレジスタ１１２によって出力される列アドレスにて開始する列アドレスバッファ１４４に、一連の列アドレスを与えるバーストカウンタ１４２に、結合される。いずれの場合においても、列アドレスバッファ１４４は、列アドレスを列アドレスデコーダ１４８に加え、その列アドレスデコーダは、個々のアレイ１２０および１２２に対して、様々な信号を、それぞれの感知増幅器および関連した列回路１５０および１５２に加える。
アレイ１２０および１２２の一つから読み出されるデータは、それぞれ、アレイ１２０および１２２の一つのために、列回路１５０および１５２と結合される。そのデータは、次いで、読み出しデータパス１５４を介して、データ出力レジスタ１５６と結合され、そのデータをデータバス１５８に加える。
アレイ１２０および１２２の一つへ書き込まれるデータは、データバス１５８から、データ入力レジスタ１６０および書き込みデータパス１６２を介して、列回路１５０および１５２と結合され、それらの回路はそれぞれ、アレイ１２０および１２２の一つへ転送される。データストローブ回路１０は、外部において生成されるデータストローブ（「ＤＳ」）信号に応答したデータバス１５８に続いて加えられる４データビットをラッチするために、データ入力レジスタ１６０に結合される。これらの４データビットは、次いで、書き込みデータパス１６２を介して、列回路１５０および１５２と結合される。マスクレジスタ１６４は、アレイ１２０、１２２から読み出されるデータを選択的にマスクすることによってなどのように、列回路１５０および１５２への、または、列回路１５０および１５２からのデータの流れを選択に変更するために使用され得る。
上記のＳＤＲＡＭ１００の動作は、コントロールバス１７０上で受信されたコマンド信号に応答して、コマンドデコーダ１６８によって制御される。これらのハイのレベルのコマンド信号は、通常はメモリ制御器によって生成されるが（図４には示されていない）、クロックイネーブル信号ＣＫＥ＊、クロック信号ＣＬＫ、チップ選択信号ＣＳ＊、書き込みイネーブル信号ＷＥ＊、行アドレスストローブ信号ＲＡＳ＊、および列アドレスストローブ信号ＣＡＳ＊などであり、「＊」は信号がアクティブローであることを示す。これらの信号の様々な組み合わせは、読み出しコマンドまたは書き込みコマンドなどのように、個々のコマンドとして登録される。コマンドデコーダ１６８は、それぞれのコマンド信号によって指定された機能（例えば、読み出しまたは書き込み）を実行するために、コマンド信号に応答して、一連の制御信号を生成する。これらのコマンド信号と、それらが個々の機能を達成する方法とは、従来のものである。それゆえ、簡潔にいえば、これらの制御信号のさらなる説明は省略される。
図５は、図４のＳＤＲＡＭ１００を含むコンピュータシステム２００を示す。コンピュータシステム２００は、特定の計算またはタスクを実行するための特定のソフトウェアを実行することなどのような、様々なコンピュータ機能を実行するためのプロセッサ２０２を含む。プロセッサ２０２は、アドレスバス、制御バス、データバスを通常含むプロセッサバス２０４を含み、それはデータストローブ信号を含む。さらに、コンピュータシステム２００は、キーボードやマウスなどの一つ以上の入力装置２１４を含み、オペレータがコンピュータシステム２００とインターフェースをとることとを許可するようにプロセッサ２０２と結合される。通常、コンピュータシステム２００はまた、プロセッサ２０２と結合される一つ以上の出力装置２１６を含み、そのような出力装置は、通常、プリンターまたはビデオ端子である。一つ以上のデータ記憶装置２１８はまた、通常、プロセッサ２０２に、内部または外部記憶媒体（図には示されてない）にデータを格納させるか、またはデータを引き出させるプロセッサ２０２と結合される。通常の記憶装置２１８の例は、ハードディスク、フロッピー（登録商標）ディスク、カセットテープおよび、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ２０２はまた、通常、キャッシュメモリ２２６（通常は、スタティックランダムアクセスメモリ（「ＳＲＡＭ」））に、および、メモリ制御器２３０を介してＳＤＲＡＭ１００に結合される。メモリ制御器２３０は、通常、ＳＤＲＡＭ１００と結合された制御バス２３６およびアドレスバス２３８を含む。データバス２４０は、ＳＤＲＡＭ１００からプロセッサバス２０４へと、メモリ制御器２３０を介して、直接に（図に示されている）、または別の手段によって、結合される。
上記の内容からわかるように、本発明の特定の実施形態は、図示のために、ここにおいて記載されるが、様々な修正が、本発明の精神および範囲から逸脱することなく、なされ得ることは理解される。したがって、本発明は、添付された請求項による以外には、限定されない。
図１は、本発明の一実施形態によるデータストローブ回路および方法の論理図である。 図２は、図１のデータストローブ回路において用いられる論理回路の一実施形態の論理図である。 図３Ａ〜図３Ｊは、図１のデータストローブ回路に存在する様々な信号を示すタイミング図である。 図４は、図１のデータストローブ回路を用いるメモリデバイスの一実施形態のブロック図である。 図５は、図４のメモリデバイスを用いるコンピュータシステムの一実施形態のブロック図である。

Claims (63)

  1. データストローブ回路であって、
    グローバルデータストローブ信号と第１のイネーブル信号とを受信するように結合された第１の論理回路であって、該第１のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第１のデータストローブ信号を生成する、第１の論理回路と、
    該グローバルデータストローブ信号と第２のイネーブル信号とを受信するように結合された第２の論理回路であって、該第２のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第２のデータストローブ信号を生成する、第２の論理回路と、
    該第１および第２の論理回路に結合された制御回路であって、書込み制御信号を受信し、アクティブな第１のイネーブル信号を生成するように動作可能であり、該アクティブな第１のイネーブル信号を生成した後におけるアクティブな書込み制御信号の受信に応答してアクティブな第２のイネーブル信号を生成するように動作可能である、制御回路と
    を備える、データストローブ回路。
  2. 前記制御回路は、前記アクティブな第２のイネーブル信号が生成されたときにおいて、非アクティブな第１のイネーブル信号を生成するように動作可能である、請求項１に記載のデータストローブ回路。
  3. 前記制御回路が、
    フリップフロップであって、該フリップフロップは、該フリップフロップの制御入力部に加えられた信号の遷移に応答してセットまたはリセットされ、前記第１の論理回路のイネーブル入力部に結合された第１の出力部と、前記第２の論理回路のイネーブル入力部に結合された第２の出力部とを有し、該第１および第２の出力部は、該フリップフロップがセットまたはリセットのどちらであるかに依存して、それぞれ、該第１の論理回路または該第２の論理回路がイネーブル状態であるように、互いの相補物である、フリップフロップと、
    該フリップフロップの該制御入力部に結合された出力部を有する論理ゲートであって、前記第１のデータストローブ信号と前記書込み制御信号とを受信し、該書き込み制御信号がアクティブであるときにおいてイネーブルであることによって該第１のデータストローブ信号が該フリップフロップをセットまたはリセットすることを可能にする、論理ゲートと
    を備える、請求項１に記載のデータストローブ回路。
  4. 前記フリップフロップの前記制御入力部が、クロック入力部に加えられた信号が該フリップフロップをトグルすることによって該フリップフロップをセットまたはリセットするような、該フリップフロップへのクロック入力部を備える、請求項３に記載のデータストローブ回路。
  5. 前記フリップフロップの前記制御入力部に加えられた前記信号の前記遷移が該フリップフロップをセットし、前記データストローブ回路が、該フリップフロップのリセット入力部に結合された出力部を有する論理ゲートをさらに備え、該論理ゲートが前記第２のデータストローブ信号を受信することによって該第２のデータストローブ信号が該フリップフロップをリセットすることを可能にする、請求項３に記載のデータストローブ回路。
  6. 前記第１および第２の論理回路の各々が、該第１および第２の論理回路をイネーブルまたは非イネーブルにする第２のイネーブル入力部をさらに備え、該第１および第２の論理回路の該第２のイネーブル入力部はデータストローブ書込みイネーブル信号を受信するように結合されている、請求項１に記載のデータストローブ回路。
  7. データ端子に加えられたデータ信号をサンプリングするデータサンプリング回路であって、
    各々が該データ端子に結合されたデータ入力部を有する複数のデータキャプチャ回路であって、各データキャプチャ回路は、データストローブ信号に応答して該データ端子に加えられたデータをサンプリングするためのそれぞれのデータストローブ信号を受信するように結合されたクロック入力部をさらに含む、複数のデータキャプチャ回路と、
    グローバルデータストローブ信号と書込み制御信号とを受信するデータストローブ入力回路であって、該書込み制御信号がアクティブであることに応答して該データキャプチャ回路の連続した回路の該クロック入力部に加えられた連続したデータストローブ信号を生成するように動作可能である、データストローブ入力回路と
    を備える、データサンプリング回路。
  8. 前記データキャプチャ回路が各々フリップフロップを備える、請求項７に記載のデータサンプリング回路。
  9. 前記データストローブ入力回路が、
    前記グローバルデータストローブ信号と第１のイネーブル信号とを受信するように結合された第１の論理回路であって、該第１のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第１および第２のデータストローブ信号を生成し、該第１のデータストローブ信号は第１の前記データキャプチャ回路の前記クロック入力部に加えられており、該第２のデータストローブ信号は第２の該データキャプチャ回路の該クロック入力部に加えられている、第１の論理回路と、
    該グローバルデータストローブ信号と第２のイネーブル信号とを受信するように結合された第２の論理回路であって、該第２のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第３および第４のデータストローブ信号を生成し、該第３のデータストローブ信号は第３の該データキャプチャ回路の該クロック入力部に加えられており、該第４のデータストローブ信号は第４の該データキャプチャ回路の該クロック入力部に加えられている、第２の論理回路と、
    該第１および第２の論理回路に結合された制御回路であって、前記書込み制御信号を受信し、該アクティブな書込み制御信号の受信に応答してアクティブな第１のイネーブル信号を生成するように動作可能であり、該アクティブな第１のイネーブル信号を生成した後においてアクティブな第２のイネーブル信号を生成するように動作可能である、制御回路と
    を備える、請求項７に記載のデータサンプリング回路。
  10. 前記制御回路が、前記アクティブな第２のイネーブル信号の生成に応答して非アクティブな第１のイネーブル信号を生成するように動作可能である、請求項９に記載のデータサンプリング回路。
  11. 前記制御回路が、
    フリップフロップであって、該フリップフロップは、該フリップフロップの制御入力部に加えられた信号の遷移に応答してセットまたはリセットされ、前記第１の論理回路のイネーブル入力部に結合された第１の出力部と、前記第２の論理回路のイネーブル入力部に結合された第２の出力部とを有し、該第１および第２の出力部は、該フリップフロップがセットまたはリセットのどちらであるかに依存して、それぞれ、該第１の論理回路または該第２の論理回路がイネーブル状態であるように、互いの相補物である、フリップフロップと、
    該フリップフロップの該制御入力部に結合された出力部を有する論理ゲートであって、前記第１のデータストローブ信号と前記書込み制御信号とを受信し、該書き込み制御信号がアクティブであるときにおいて、イネーブルであることによって該第１のデータストローブ信号が該フリップフロップをセットまたはリセットすることを可能にする、論理ゲートと
    を備える、請求項９に記載のデータサンプリング回路。
  12. 前記フリップフロップの前記制御入力部が、クロック入力部に加えられた信号が該フリップフロップをトグルすることによって該フリップフロップをセットまたはリセットするような、該フリップフロップへのクロック入力部を備える、請求項１１に記載のデータサンプリング回路。
  13. 前記フリップフロップの前記制御入力部に加えられた前記信号の前記遷移が該フリップフロップをセットし、前記データストローブ回路が、該フリップフロップのリセット入力部に結合された出力部を有する論理ゲートをさらに備え、該論理ゲートが前記第２のデータストローブ信号を受信することによって該第２のデータストローブ信号が該フリップフロップをリセットすることを可能にする、請求項１１に記載のデータサンプリング回路。
  14. 前記第１および第２の論理回路の各々が、該第１および第２の論理回路をイネーブルまたは非イネーブルにする第２のイネーブル入力部をさらに備え、該第１および第２の論理回路の該第２のイネーブル入力部はデータストローブ書込みイネーブル信号を受信するように結合されている、請求項９に記載のデータサンプリング回路。
  15. 前記第１および第２のデータストローブ信号が、それぞれ前記グローバルデータストローブ信号に応答して生成された第１のパルスの前縁および後縁を備え、前記第３および第４のデータストローブ信号が、それぞれ該グローバルデータストローブ信号に応答して生成された第２のパルスの前縁および後縁を備える、請求項７に記載のデータサンプリング回路。
  16. メモリデバイスであって、
    外部端子に加えられた行アドレス信号を受信し、該行アドレス信号をデコードすることによって行アドレスを提供するように動作可能な行アドレス回路と、
    外部端子に加えられた列アドレス信号を受信し、該列アドレス信号をデコードすることによって列アドレスを提供するように動作可能な列アドレス回路と、
    メモリセルの少なくとも１つのアレイであって、該行アドレスおよび該列アドレスによって決定された位置において該アレイに書込まれ、または該アレイから読み出されたデータを記憶するように動作可能である、少なくとも１つのアレイと、
    該少なくとも１つのアレイと外部データ端子との間のデータに対応するデータ信号を結合するように動作可能なデータ経路回路と、
    外部端子に加えられた命令信号に対応する制御信号のシーケンスを生成するように動作可能な命令信号生成器と、
    該メモリデバイスの構成要素に結合されたデータストローブ回路であって、
    グローバルデータストローブ信号と第１のイネーブル信号とを受信するように結合された第１の論理回路であって、該第１のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第１のデータストローブ信号を生成する、第１の論理回路と、
    該グローバルデータストローブ信号と第２のイネーブル信号とを受信するように結合された第２の論理回路であって、該第２のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第２のデータストローブ信号を生成する、第２の論理回路と、
    該第１および第２の論理回路に結合された制御回路であって、書込み制御信号を受信し、アクティブな第１のイネーブル信号を生成するように動作可能であり、該アクティブな第１のイネーブル信号を生成した後におけるアクティブな書込み制御信号の受信に応答してアクティブな第２のイネーブル信号を生成するように動作可能である、制御回路と
    を備える、データストローブ回路と
    を備える、メモリデバイス。
  17. 前記データストローブ回路が、前記第１および第２のデータストローブ信号を用いることによって前記外部データ端子に結合された書込みデータをサンプリングし得るように、前記データ経路回路に結合されている、請求項１６に記載のメモリデバイス。
  18. 前記制御回路が、前記アクティブな第２のイネーブル信号が生成されたときにおいて非アクティブな第１のイネーブル信号を生成するように動作可能である、請求項１６に記載のメモリデバイス。
  19. 前記制御回路が、
    フリップフロップであって、該フリップフロップは、該フリップフロップの制御入力部に加えられた信号の遷移に応答してセットまたはリセットされ、前記第１の論理回路のイネーブル入力部に結合された第１の出力部と、前記第２の論理回路のイネーブル入力部に結合された第２の出力部とを有し、該第１および第２の出力部は、該フリップフロップがセットまたはリセットのどちらであるかに依存して、それぞれ、該第１の論理回路または該第２の論理回路がイネーブル状態であるように、互いの相補物である、フリップフロップと、
    該フリップフロップの該制御入力部に結合された出力部を有する論理ゲートであって、前記第１のデータストローブ信号と前記書込み制御信号とを受信し、該書き込み制御信号がアクティブであるときにおいて、イネーブルであることによって該第１のデータストローブ信号が該フリップフロップをセットまたはリセットすることを可能にする、論理ゲートと
    を備える、請求項１６に記載のメモリデバイス。
  20. 前記フリップフロップの前記制御入力部が、クロック入力部に加えられた信号が該フリップフロップをトグルすることによって該フリップフロップをセットまたはリセットするような、該フリップフロップへのクロック入力部を備える、請求項１９に記載のメモリデバイス。
  21. 前記フリップフロップの前記制御入力部に加えられた前記信号の前記遷移が該フリップフロップをセットし、前記データストローブ回路が、該フリップフロップのリセット入力部に結合された出力部を有する論理ゲートをさらに備え、該論理ゲートが前記第２のデータストローブ信号を受信することによって該第２のデータストローブ信号が該フリップフロップをリセットすることを可能にする、請求項１９に記載のメモリデバイス。
  22. 前記第１および第２の論理回路の各々が、該第１および第２の論理回路をイネーブルまたは非イネーブルにする第２のイネーブル入力部をさらに備え、該第１および第２の論理回路の該第２のイネーブル入力部はデータストローブ書込みイネーブル信号を受信するように結合されている、請求項１６に記載のメモリデバイス。
  23. 前記メモリデバイスがダイナミックランダムアクセスメモリデバイスを含む、請求項１６に記載のメモリデバイス。
  24. 前記グローバルデータストローブ信号が、前記メモリデバイスの外部からアクセス可能な端子に加えられる、請求項１６に記載のメモリデバイス。
  25. クロック信号と同期して動作するメモリデバイスであって、
    外部端子に加えられた行アドレス信号を受信し、該行アドレス信号をデコードすることによって行アドレスを提供するように動作可能な行アドレス回路と、
    外部端子に加えられた列アドレス信号を受信し、該列アドレス信号をデコードすることによって列アドレスを提供するように動作可能な列アドレス回路と、
    メモリセルの少なくとも１つのアレイであって、該行アドレスおよび該列アドレスによって決定された位置において該アレイに書込まれ、または該アレイから読み出されたデータを記憶するように動作可能である、少なくとも１つのアレイと、
    該少なくとも１つのアレイと外部データ端子との間のデータに対応するデータ信号を結合するように動作可能なデータ経路回路であって、書込みデータ経路を含む該データ経路回路は、
    各々が該外部データ端子に結合されたデータ入力部を有する複数のデータキャプチャ回路であって、各データキャプチャ回路は、データストローブ信号に応答して該外部データ端子に加えられたデータをサンプリングするためのそれぞれのデータストローブ信号を受信するように結合されたクロック入力部をさらに含む、複数のデータキャプチャ回路と、
    グローバルデータストローブ信号と書込み制御信号とを受信するデータストローブ入力回路であって、該書込み制御信号がアクティブであることに応答して該データキャプチャ回路の連続した回路の該クロック入力部に加えられた連続したデータストローブ信号を生成するように動作可能である、データストローブ入力回路と
    を備える、データ経路回路と、
    外部命令端子に加えられた命令信号に対応する制御信号のシーケンスを生成するように動作可能な命令信号生成器と
    を備える、メモリデバイス。
  26. 前記書込み制御信号が、内部で該メモリセルのアレイにデータを書き込む前において、書込み信号が生成した所定数のクロック信号周期を含む、請求項２５に記載のメモリデバイス。
  27. 前記データキャプチャ回路が各々フリップフロップを備える、請求項２５に記載のメモリデバイス。
  28. 前記データストローブ入力回路が、
    前記グローバルデータストローブ信号と第１のイネーブル信号とを受信するように結合された第１の論理回路であって、該第１のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第１および第２のデータストローブ信号を生成し、該第１のデータストローブ信号は第１の前記データキャプチャ回路の前記クロック入力部に加えられており、該第２のデータストローブ信号は第２の該データキャプチャ回路の該クロック入力部に加えられている、第１の論理回路と、
    該グローバルデータストローブ信号と第２のイネーブル信号とを受信するように結合された第２の論理回路であって、該第２のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第３および第４のデータストローブ信号を生成し、該第３のデータストローブ信号は第３の該データキャプチャ回路の該クロック入力部に加えられており、該第４のデータストローブ信号は第４の該データキャプチャ回路の該クロック入力部に加えられている、第２の論理回路と、
    該第１および第２の論理回路に結合された制御回路であって、前記書込み制御信号を受信し、該アクティブな書込み制御信号の受信に応答してアクティブな第１のイネーブル信号を生成するように動作可能であり、該アクティブな第１のイネーブル信号を生成した後においてアクティブな第２のイネーブル信号を生成するように動作可能である、制御回路と
    を備える、請求項２５に記載のメモリデバイス。
  29. 前記制御回路が、前記アクティブな第２のイネーブル信号の生成に応答して非アクティブな第１のイネーブル信号を生成するように動作可能である、請求項２８に記載のメモリデバイス。
  30. 前記制御回路が、
    フリップフロップであって、該フリップフロップは、該フリップフロップの制御入力部に加えられた信号の遷移に応答してセットまたはリセットされ、前記第１の論理回路のイネーブル入力部に結合された第１の出力部と、前記第２の論理回路のイネーブル入力部に結合された第２の出力部とを有し、該第１および第２の出力部は、該フリップフロップがセットまたはリセットのどちらであるかに依存して、それぞれ、該第１の論理回路または該第２の論理回路がイネーブル状態であるように、互いの相補物である、フリップフロップと、
    該フリップフロップの該制御入力部に結合された出力部を有する論理ゲートであって、前記第１のデータストローブ信号と前記書込み制御信号とを受信し、該書き込み制御信号がアクティブであるときにおいてイネーブルであることによって該第１のデータストローブ信号が該フリップフロップをセットまたはリセットすることを可能にする、論理ゲートと
    を備える、請求項２８に記載のメモリデバイス。
  31. 前記フリップフロップの前記制御入力部が、クロック入力部に加えられた信号が該フリップフロップをトグルすることによって該フリップフロップをセットまたはリセットするような、該フリップフロップへのクロック入力部を備える、請求項３０に記載のメモリデバイス。
  32. 前記フリップフロップの前記制御入力部に加えられた前記信号の前記遷移が該フリップフロップをセットし、前記データストローブ回路が、該フリップフロップのリセット入力部に結合された出力部を有する論理ゲートをさらに備え、該論理ゲートが前記第２のデータストローブ信号を受信することによって該第２のデータストローブ信号が該フリップフロップをリセットすることを可能にする、請求項３０に記載のメモリデバイス。
  33. 前記第１および第２の論理回路の各々が、該第１および第２の論理回路をイネーブルまたは非イネーブルにする第２のイネーブル入力部をさらに備え、該第１および第２の論理回路の該第２のイネーブル入力部はデータストローブ書込みイネーブル信号を受信するように結合されている、請求項２８に記載のメモリデバイス。
  34. 前記第１および第２のデータストローブ信号が、それぞれ前記グローバルデータストローブ信号に応答して生成された第１のパルスの前縁および後縁を備え、前記第３および第４のデータストローブ信号が、それぞれ該グローバルデータストローブ信号に応答して生成された第２のパルスの前縁および後縁を備える、請求項２５に記載のメモリデバイス。
  35. 前記同期式メモリデバイスが同期式ダイナミックランダムアクセスメモリデバイスを含む、請求項２５に記載のメモリデバイス。
  36. 前記グローバルデータストローブ信号が、前記メモリデバイスの外部からアクセス可能な端子に加えられる、請求項２５に記載の同期式メモリデバイス。
  37. コンピュータシステムであって、
    プロセッサバスを有するプロセッサと、
    該プロセッサバスを介して該プロセッサに結合された入力デバイスであって、データが該コンピュータシステムに入力されることを可能にするように適合された、入力デバイスと、
    該プロセッサバスを介して該プロセッサに結合された出力デバイスであって、データが該コンピュータシステムから出力されることを可能にするように適合された、出力デバイスと、
    該プロセッサバスに結合されたメモリデバイスであって、該メモリデバイスは、データが記憶されることを可能にするように適合されており、
    外部端子に加えられた行アドレス信号を受信し、該行アドレス信号をデコードすることによって行アドレスを提供するように動作可能な行アドレス回路と、
    外部端子に加えられた列アドレス信号を受信し、該列アドレス信号をデコードすることによって列アドレスを提供するように動作可能な列アドレス回路と、
    メモリセルの少なくとも１つのアレイであって、該行アドレスおよび該列アドレスによって決定された位置において該アレイに書込まれ、または該アレイから読み出されたデータを記憶するように動作可能である、少なくとも１つのアレイと、
    該少なくとも１つのアレイと外部データ端子との間のデータに対応するデータ信号を結合するように動作可能なデータ経路回路と、
    外部端子に加えられた命令信号に対応する制御信号のシーケンスを生成するように動作可能な命令信号生成器と、
    該メモリデバイスの構成要素に結合されたデータストローブ回路であって、該データストローブ回路は、
    グローバルデータストローブ信号と第１のイネーブル信号とを受信するように結合された第１の論理回路であって、該第１のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第１のデータストローブ信号を生成する、第１の論理回路と、
    該グローバルデータストローブ信号と第２のイネーブル信号とを受信するように結合された第２の論理回路であって、該第２のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第２のデータストローブ信号を生成する、第２の論理回路と、
    該第１および第２の論理回路に結合された制御回路であって、書込み制御信号を受信し、アクティブな第１のイネーブル信号を生成するように動作可能であり、該アクティブな第１のイネーブル信号を生成した後におけるアクティブな書込み制御信号の受信に応答してアクティブな第２のイネーブル信号を生成するように動作可能である、制御回路と
    を備える、データストローブ回路と
    を備える、メモリデバイスと
    を備える、コンピュータシステム。
  38. 前記データストローブ回路が、前記第１および第２のデータストローブ信号を用いることによって前記外部データ端子に結合された書込みデータをサンプリングし得るように、前記データ経路回路に結合されている、請求項３７に記載のコンピュータシステム。
  39. 前記制御回路が、前記アクティブな第２のイネーブル信号が生成されたときにおいて、非アクティブな第１のイネーブル信号を生成するように動作可能である、請求項３７に記載のコンピュータシステム。
  40. 前記制御回路が、
    フリップフロップであって、該フリップフロップは、該フリップフロップの制御入力部に加えられた信号の遷移に応答してセットまたはリセットされ、前記第１の論理回路のイネーブル入力部に結合された第１の出力部と、前記第２の論理回路のイネーブル入力部に結合された第２の出力部とを有し、該第１および第２の出力部は、該フリップフロップがセットまたはリセットのどちらであるかに依存して、それぞれ、該第１の論理回路または該第２の論理回路がイネーブル状態であるように、互いの相補物である、フリップフロップと、
    該フリップフロップの該制御入力部に結合された出力部を有する論理ゲートであって、前記第１のデータストローブ信号と前記書込み制御信号とを受信し、該書き込み制御信号がアクティブであるときにおいてイネーブルであることによって該第１のデータストローブ信号が該フリップフロップをセットまたはリセットすることを可能にする、論理ゲートと
    を備える、請求項３７に記載のコンピュータシステム。
  41. 前記フリップフロップの前記制御入力部が、クロック入力部に加えられた信号が該フリップフロップをトグルすることによって該フリップフロップをセットまたはリセットするような、該フリップフロップへのクロック入力部を備える、請求項４０に記載のコンピュータシステム。
  42. 前記フリップフロップの前記制御入力部に加えられた前記信号の前記遷移が該フリップフロップをセットし、前記データストローブ回路が、該フリップフロップのリセット入力部に結合された出力部を有する論理ゲートをさらに備え、該論理ゲートが前記第２のデータストローブ信号を受信することによって該第２のデータストローブ信号が該フリップフロップをリセットすることを可能にする、請求項４０に記載のコンピュータシステム。
  43. 前記第１および第２の論理回路の各々が、該第１および第２の論理回路をイネーブルまたは非イネーブルにする第２のイネーブル入力部をさらに備え、該第１および第２の論理回路の該第２のイネーブル入力部はデータストローブ書込みイネーブル信号を受信するように結合されている、請求項３７に記載のコンピュータシステム。
  44. 前記メモリデバイスがダイナミックランダムアクセスメモリを含む、請求項３７に記載のコンピュータシステム。
  45. 前記グローバルデータストローブ信号が、前記メモリデバイスの外部からアクセス可能な端子に加えられ、前記メモリデバイスが請求項１６に記載のメモリデバイスである、請求項３７に記載のコンピュータシステム。
  46. コンピュータシステムであって、
    プロセッサバスを有するプロセッサと、
    該プロセッサバスを介して該プロセッサに結合された入力デバイスであって、データが該コンピュータシステムに入力されることを可能にするように適合された、入力デバイスと、
    該プロセッサバスを介して該プロセッサに結合された出力デバイスであって、データが該コンピュータシステムから出力されることを可能にするように適合された、出力デバイスと、
    クロック信号と同期して動作する同期式メモリデバイスであって、該プロセッサに結合された該同期式メモリデバイスは、データが記憶されることを可能にするように適合されており、該同期式メモリデバイスは、
    外部端子に加えられた行アドレス信号を受信し、該行アドレス信号をデコードすることによって行アドレスを提供するように動作可能な行アドレス回路と、
    外部端子に加えられた列アドレス信号を受信し、該列アドレス信号をデコードすることによって列アドレスを提供するように動作可能な列アドレス回路と、
    メモリセルの少なくとも１つのアレイであって、該行アドレスおよび該列アドレスによって決定された位置において該アレイに書込まれたデータ、または該アレイから読み出されたデータを記憶するように動作可能である、少なくとも１つのアレイと、
    該少なくとも１つのアレイと外部データ端子との間のデータに対応するデータ信号を結合するように動作可能なデータ経路回路であって、書込みデータ経路を含む該データ経路回路は、
    各々が該外部データ端子に結合されたデータ入力部を有する複数のデータキャプチャ回路であって、各データキャプチャ回路は、データストローブ信号に応答して該外部データ端子に加えられたデータをサンプリングするためのそれぞれのデータストローブ信号を受信するように結合されたクロック入力部をさらに含む、複数のデータキャプチャ回路と、
    グローバルデータストローブ信号と書込み制御信号とを受信するデータストローブ入力回路であって、該書込み制御信号がアクティブであることに応答して該データキャプチャ回路の連続した回路の該クロック入力部に加えられた連続したデータストローブ信号を生成するように動作可能である、データストローブ入力回路と
    を備える、データ経路回路と、
    外部命令端子に加えられた命令信号に対応する制御信号のシーケンスを生成するように動作可能な命令信号生成器と
    を備える、同期式メモリデバイスと
    を備える、コンピュータシステム。
  47. 前記書込み制御信号が、内部で該メモリセルのアレイにデータを書き込む前において、書込み信号が生成した所定数のクロック信号周期を含む、請求項４６に記載のコンピュータシステム。
  48. 前記データキャプチャ回路が各々フリップフロップを備える、請求項４６に記載のコンピュータシステム。
  49. 前記データストローブ入力回路が、
    前記グローバルデータストローブ信号と第１のイネーブル信号とを受信するように結合された第１の論理回路であって、該第１のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第１および第２のデータストローブ信号を生成し、該第１のデータストローブ信号は第１の前記データキャプチャ回路の前記クロック入力部に加えられており、該第２のデータストローブ信号は第２の該データキャプチャ回路の該クロック入力部に加えられている、第１の論理回路と、
    該グローバルデータストローブ信号と第２のイネーブル信号とを受信するように結合された第２の論理回路であって、該第２のイネーブル信号がアクティブであるときにおいて該グローバルデータストローブ信号に応答して第３および第４のデータストローブ信号を生成し、該第３のデータストローブ信号は第３の該データキャプチャ回路の該クロック入力部に加えられており、該第４のデータストローブ信号は第４の該データキャプチャ回路の該クロック入力部に加えられている、第２の論理回路と、
    該第１および第２の論理回路に結合された制御回路であって、前記書込み制御信号を受信し、該アクティブな書込み制御信号の受信に応答してアクティブな第１のイネーブル信号を生成するように動作可能であり、該アクティブな第１のイネーブル信号を生成した後においてアクティブな第２のイネーブル信号を生成するように動作可能である、制御回路と
    を備える、請求項４６に記載のコンピュータシステム。
  50. 前記制御回路が、前記アクティブな第２のイネーブル信号の生成に応答して非アクティブな第１のイネーブル信号を生成するように動作可能である、請求項４９に記載のコンピュータシステム。
  51. 前記制御回路が、
    フリップフロップであって、該フリップフロップは、該フリップフロップの制御入力部に加えられた信号の遷移に応答してセットまたはリセットされ、前記第１の論理回路のイネーブル入力部に結合された第１の出力部と、前記第２の論理回路のイネーブル入力部に結合された第２の出力部とを有し、該第１および第２の出力部は、該フリップフロップがセットまたはリセットのどちらであるかに依存して、それぞれ、該第１の論理回路または該第２の論理回路がイネーブル状態であるように、互いの相補物である、フリップフロップと、
    該フリップフロップの該制御入力部に結合された出力部を有する論理ゲートであって、前記第１のデータストローブ信号と前記書込み制御信号とを受信し、該書き込み制御信号がアクティブであるときにおいてイネーブルであることによって該第１のデータストローブ信号が該フリップフロップをセットまたはリセットすることを可能にする、論理ゲートと
    を備える、請求項４９に記載のコンピュータシステム。
  52. 前記フリップフロップの前記制御入力部が、クロック入力部に加えられた信号が該フリップフロップをトグルすることによって該フリップフロップをセットまたはリセットするような、該フリップフロップへのクロック入力部を備える、請求項５１に記載のコンピュータシステム。
  53. 前記フリップフロップの前記制御入力部に加えられた前記信号の前記遷移が該フリップフロップをセットし、前記データストローブ回路が、該フリップフロップのリセット入力部に結合された出力部を有する論理ゲートをさらに備え、該論理ゲートが前記第２のデータストローブ信号を受信することによって該第２のデータストローブ信号が該フリップフロップをリセットすることを可能にする、請求項５１に記載のコンピュータシステム。
  54. 前記第１および第２の論理回路の各々が、該第１および第２の論理回路をイネーブルまたは非イネーブルにする第２のイネーブル入力部をさらに備え、該第１および第２の論理回路の該第２のイネーブル入力部はデータストローブ書込みイネーブル信号を受信するように結合されている、請求項４９に記載のコンピュータシステム。
  55. 前記第１および第２のデータストローブ信号が、それぞれ前記グローバルデータストローブ信号に応答して生成された第１のパルスの前縁および後縁を備え、前記第３および第４のデータストローブ信号が、それぞれ該グローバルデータストローブ信号に応答して生成された第２のパルスの前縁および後縁を備える、請求項４６に記載のコンピュータシステム。
  56. 前記同期式メモリデバイスが同期式ダイナミックランダムアクセスメモリデバイスを含む、請求項４３に記載のコンピュータシステム。
  57. 前記グローバルデータストローブ信号が、前記メモリデバイスの外部からアクセス可能な端子に加えられる、請求項４６に記載のコンピュータシステム。
  58. グローバルデータストローブパルスに応答してデータストローブパルスを生成する方法であって、
    第１の該グローバルデータストローブパルスに応答して第１のデータストローブパルスを生成することと、
    書込み命令がアクティブである場合においてのみ、第２の該グローバルデータストローブパルスに応答して第２のデータストローブパルスを生成することと
    を包含する、方法。
  59. 前記第１のデータストローブパルスが生成された場合においてのみ前記第２の前記グローバルデータストローブパルスに応答して第２のデータストローブパルスを生成する動作が、
    該第１のデータストローブパルスが該第１の該グローバルデータストローブパルスに応答して生成されたか否かを決定することと、
    該第１のデータストローブパルスが該第１の該グローバルデータストローブパルスに応答して生成された場合において、該第２の該グローバルデータストローブパルスに応答して該第２のデータストローブパルスを生成することと
    を包含する、請求項５８に記載の方法。
  60. グローバルデータストローブパルスに応答してデータ信号をサンプリングする方法であって、
    複数のグローバルデータストローブパルスの各々に応答して、第１の記憶装置を用いて該データ信号を周期的にサンプリングすることと、
    書込み命令がアクティブになる場合において、該グローバルデータストローブパルスに応答して該第１の記憶装置を用いた該データ信号のサンプリングを中止し、該グローバルデータストローブパルスの各々に応答して、第２の記憶装置を用いて該データ信号をサンプリングすることと
    を包含する、方法。
  61. 信号ライン上に存在するグローバルデータストローブパルスに応答してデータストローブパルスを生成する方法であって、該信号ライン上には第１のグローバルデータストローブパルスの前のプリアンブルにノイズパルスが存在し得、該方法は、
    該信号ライン上に存在する第１の該グローバルデータストローブパルスに応答して第１のデータストローブパルスを生成することと、
    該信号ライン上に存在する第２の該グローバルデータストローブパルスに応答して第２のデータストローブパルスを生成することと、
    該プリアンブル中において該信号ライン上に存在するノイズパルスに応答して、第１または第２のデータストローブパルスの一方が生成されることを妨げることと
    を包含する、方法。
  62. 前記信号ライン上に存在するノイズパルスに応答して、第１または第２のデータストローブパルスの一方が生成されることを妨げる動作が、
    該ノイズパルスが生成されたときにおいて、書込み制御信号が存在するか否かをチェックすることと、
    該書込み制御信号が存在しない場合において、該ノイズパルスに応答して第２のデータストローブパルスが生成されることを防ぐことと
    を包含する、請求項６１に記載の方法。
  63. 前記信号ライン上に存在するノイズパルスに応答して、第１または第２のデータストローブパルスの一方が生成されることを妨げる動作が、
    書込み制御信号が存在するか否かをチェックすることと、
    該書込み制御信号が存在しない間において、グローバルデータストローブパルスとノイズパルスとを含む該信号ライン上の各パルスに応答して、第１のデータストローブパルスを生成することと、
    該書込み制御信号が存在するようになるときにおいて、グローバルデータストローブパルスとノイズパルスとを含む該信号ライン上の各パルスに応答して、第１のデータストローブパルスが生成されることを中止することと、
    該書込み制御信号が存在するようになるときにおいて、グローバルデータストローブパルスに応答して該第２のデータストローブパルスを生成することと
    を包含する、請求項６１に記載の方法。
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