KR20050048120A - 반도체 메모리장치의 데이터 출력회로 - Google Patents

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Abstract

본 발명은 제1데이터 래치신호(FRP)를 데이터 센싱 인에이블신호의 디세이블 시점에 관계없이 데이터 출력제어신호의 폭만큼 보장하는 반도체 메모리 장치에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 데이터 출력회로는, 소정의 클럭신호(CLK)를 발생하는 클럭발생부와, 내부 로우 어드레스 스트로우브 신호(iRAS)와 내부 리플레쉬 어드레스(Ai)에 응답하여 데이터 센싱 인에이블신호(DSE)를 발생하는 데이터 센싱인에이블신호 발생기와, 상기 클럭신호(CLK)를 받아 데이터 출력 제어신호(DOC)를 발생하는 데이터 출력제어신호 발생기와, 상기 데이터 센싱인에이블신호 발생기로부터 출력된 데이터 센싱 인에이블신호(DSE)와 상기 데이터 출력 제어신호 발생기로부터 출력된 데이터 출력 제어신호(DOC)를 받아 상기 클럭신호(CLK)에 의해 래치시켜 출력하는 래치회로와, 상기 래치회로로부터 래치 출력된 데이터 센싱 인에이블신호(DSE)와 데이터 출력 제어신호(DOC)에 응답하여 제1 데이터 래치신호(FRP)를 발생하는 FRP발생기와, 상기 데이터 센싱 인에이블신호 발생기로부터 출력된 데이터 센싱 인에이블신호(DSE)를 받아 인에이블되어 비트라인 데이터를 센싱증폭 출력하는 센스앰프와, 상기 센스앰프로부터 센싱 증폭된 데이터를 상기 FRP발생기로부터 출력된 제1데이터 래치신호(FRP)에 의해 데이터를 래치 출력하는 데이터 래치를 포함함을 특징으로 한다.

Description

반도체 메모리장치의 데이터 출력회로{DATA OUTPUT CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치의 데이터 출력회로에 관한 것으로, 특히 제1데이터 래치신호(FRP)를 데이터 센싱 인에이블신호의 디세이블 시점에 관계없이 데이터 출력제어신호의 폭만큼 보장하는 반도체 메모리 장치의 데이터 출력회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)으로 나누어지는데, DRAM의 단위 메모리 셀이 SRAM의 단위 메모리 셀보다 간단한 구조로 형성될 수 있기 때문에 고집적화에 유리한 면을 가지고 있다. 데이타 읽기/쓰기 동작의 속도를 증가시키기 위해서, DRAM이 탑재되는 컴퓨터 시스템 등의 시스템 클럭에 동기하여 DRAM의 동작이 이루어지도록 할 수 있다. 이와 같이 시스템 클럭에 동기하여 동작하는 랜덤 액세스 메모리 장치를 S-DRAM(Synchronous Dynamic Random Access Memory)이라고 한다. S-DRAM은 시스템 클럭에 동기되어 로우 액티브(RowActive) 동작, 데이타 읽기/쓰기 동작의 수행 명령이 입력되며, 그 외에도 S-DRAM 기능을 수행하기 위한 다양한 명령들도 시스템 클럭에 동기되어 입/출력된다. 입/출력은 시스템 클럭에 상승 엣지 또는 하강 엣지에서 이루어지게 되며, S-DRAM설계 시 상승 엣지에서 이루어지도록 할 것인지 아니면 하강 엣지에서 이루어지도록 할 것인지를 정할 수 있다.
S-DRAM에 있어서, 칩 외부에서 인가되는 신호들은 시스템 클럭에 동기하여 이루어지지만 내부 회로는 클럭에 동기하여 동작하는 부분과 그렇지 않은 부분으로 구분될 수 있다. 또한, 클럭에 동기하여 동작하는 부분은 외부에서 인가되는 시스템클럭에 동기하여 동작하는 부분과 내부에서 발생된 내부 클럭에 동기하여 동작하는 부분으로 나누어 볼 수 있다. 예를 들어, 로우 어드레스 디코딩, 선택된 워드 라인의 활성화, 비트 라인 센싱 등의 동작은 클럭에 비동기되어 이루어지는 반면에, 반도체 메모리 장치의 데이타 입/출력 동작은 클럭에 동기되어 이루어지게 된다. 이와 같이 S-DRAM은 클럭에 비동기되어 동작하는 부분과 클럭에 동기되어 동작하는 부분이 있으며, 이들 상호 간에 인터페이스를 위하여 일정한 시간 마진이 요구된다. 인터페이스를 위한 시간 마진이 준수되지 않는 경우에는 오동작이 발생되어, 신뢰성을 상실하게 된다. 따라서, 동작의 신뢰성을 유지하면서도 반도체 메모리 장치의 동작을 고속화시키기 위해서 요구되는 시간 마진들을 축소시켜야 한다.
도 1은 종래의 반도체 메모리장치의 데이터 출력회로도이다.
내부 로우 어드레스 스트로우브 신호(iRAS)와 내부 리플레쉬 어드레스(Ai)에 응답하여 데이터 센싱 인에이블신호를 발생하는 데이터 센싱인에이블신호 발생기(10)와, 소정의 클럭신호(CLK)를 받아 데이터 출력 제어신호를 발생하는 데이터 출력제어신호 발생기(12)와, 상기 데이터 센싱인에이블신호 발생기(10)로부터 출력된 데이터 센싱 인에이블신호와 상기 데이터 출력 제어신호 발생기(12)로부터 출력된 데이터 출력 제어신호에 응답하여 제1 데이터 래치신호(First Read Pulse)를 발생하는 FRP발생기(14)와, 상기 데이터 센싱 인에이블신호를 받아 인에이블되어 비트라인 데이터를 센싱증폭 출력하는 센스앰프(16)와, 상기 센스앰프(16)로부터 센싱 증폭된 데이터를 상기 FRP발생기(14)로부터 출력된 제1데이터 래치신호(FRP)에 의해 데이터를 래치 출력하는 데이터 래치(18)로 구성되어 있다.
도 2는 종래의 도 1에 대한 동작타이밍도이다.
도 1 및 도 2를 참조하여 종래의 반도체 메모리장치의 데이터 출력동작을 설명한다.
클럭발생부(도시하지 않음)는 도 2의 CLK와 같은 소정의 클럭신호(CLK)를 발생하여 데이터 출력 제어신호 발생기(12)로 인가한다. 그리고 데이터 센싱인에이블신호 발생기(10)는 내부 로우 어드레스 스트로우브 신호(iRAS)와 내부 리플레쉬 어드레스(Ai)에 응답하여 도 2의 DSE와 같은 데이터 센싱 인에이블신호(DSE: DATA SENSING ENABLE)를 발생하여 센스앰프(16)와 FRP발생기(14)로 인가한다. 데이터 출력제어신호 발생기(12)는 소정의 클럭신호(CLK)를 받아 도 2의 DOC와 같은 데이터 출력 제어신호(DOC: DATA OUTPUT CONTROL)를 발생하여 FRP발생기(14)로 인가한다. FRP발생기(14)는 상기 데이터 센싱인에이블신호 발생기(10)로부터 출력된 데이터 센싱 인에이블신호(DSE)에 의해 인에이블되어 상기 데이터 출력 제어신호 발생기(12)로부터 출력된 데이터 출력 제어신호(DOC)에 응답하여 도 2의 FRP와 같은 제1 데이터 래치신호(FRP: First Read Pulse)를 발생하여 데이터 래치(18)로 인가한다. 그리고 센스앰프(16)는 상기 데이터 센싱 인에이블신호(DSE)를 받아 인에이블되어 비트라인 데이터를 센싱증폭하여 데이터 래치(18)로 출력한다. 데이터 래치(18)는 상기 센스앰프(16)로부터 센싱 증폭된 데이터를 상기 FRP발생기(14)로부터 출력된 제1데이터 래치신호(FRP)에 의해 데이터를 래치 출력한다.
이렇게 메모리 셀(도시하지 않음)에 저장된 데이터를 출력하고 있다가, 데이터 센싱인에이블신호 발생기(10)에서 도 2의 DSE와 같이 데이터 센싱 디세이블신호가 발생되면 센스앰프(16)와 FRP발생기(14)가 디세이블된다. 상기 FRP발생기(14)가 디세이블되면 도 2의 FRP와 같이 ③의 위치에서 제1 데이터 래치신호(FRP)가 인벨리드(invalid)된다.
그런데 상기와 같은 종래의 반도체 메모리장치의 데이터 출력회로는 SDRAM이 점점 고주파수(High Frequency)에서 동작함에 따라 도 2의 CLK와 같은 클럭신호(CLK)의 클럭싸이클 타임(Clock Cycle Time)(tCC)이 짧아지고 있다. 클럭싸이클 타임(tCC)가 짧아짐에 따라 도 2의 DOC의 ②와 같이 버스팅(Bursting)의 마지막 데이터 출력제어신호의 발생시점부터 데이터 센싱 디세이블신호가 발생되는 시점이 짧아져 제1 데이터 래치신호(FRP)의 펄스폭이 도 2의 FRP와 같이 ③만큼 짧아져 데이터 페일이 발생되는 문제가 있었다.
또한 다음 메모리 뱅크의 데이터 센싱 인에이블신호에 의해 도 2의 FRP_C와 같이 원하지 않는 제1 데이터 래치신호(FRP_C)가 생성되어 데이터 페일이 발생하는 문제가 있었다.
따라서 본 발명의 목적은 클럭신호의 클럭싸이클 타임(tCC)이 짧아질 때 제1 데이터 래치신호의 펄스폭이 짧아져 데이터 페일이 발생되는 것을 방지할 수 있는 반도체 메모리장치의 데이터 출력회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리장치에서 메모리 셀의 데이터를 출력할때 제1 데이터 래치신호의 펄스폭을 데이터 출력제어신호만큼 보장하는 반도체 메모리장치의 데이터 출력회로를 제공함에 있다.
본 발명의 다른 목적은 데이터 센싱 디세이블신호에 관계없이 제1 데이터 래치신호(FRP)의 펄스폭을 충분히 보장하여 다음 메모리뱅크의 데이터 센싱 인에이블신호에 의해 원하지 않는 제1 데이터 래치신호(FRP_C)의 발생을 방지하는 반도체 메모리장치의 데이터 출력회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 데이터 출력회로는, 소정의 클럭신호(CLK)를 발생하는 클럭발생부와, 내부 로우 어드레스 스트로우브 신호(iRAS)와 내부 리플레쉬 어드레스(Ai)에 응답하여 데이터 센싱 인에이블신호(DSE)를 발생하는 데이터 센싱인에이블신호 발생기와, 상기 클럭신호(CLK)를 받아 데이터 출력 제어신호(DOC)를 발생하는 데이터 출력제어신호 발생기와, 상기 데이터 센싱인에이블신호 발생기로부터 출력된 데이터 센싱 인에이블신호(DSE)와 상기 데이터 출력 제어신호 발생기로부터 출력된 데이터 출력 제어신호(DOC)를 받아 상기 클럭신호(CLK)에 의해 래치시켜 출력하는 래치회로와, 상기 래치회로로부터 래치 출력된 데이터 센싱 인에이블신호(DSE)와 데이터 출력 제어신호(DOC)에 응답하여 제1 데이터 래치신호(FRP)를 발생하는 FRP발생기와, 상기 데이터 센싱 인에이블신호 발생기로부터 출력된 데이터 센싱 인에이블신호(DSE)를 받아 인에이블되어 비트라인 데이터를 센싱증폭 출력하는 센스앰프와, 상기 센스앰프로부터 센싱 증폭된 데이터를 상기 FRP발생기로부터 출력된 제1데이터 래치신호(FRP)에 의해 데이터를 래치 출력하는 데이터 래치를 포함함을 특징으로 한다.
본 발명의 래치회로는 데이터 센싱 디세이블신호가 발생된 후 데이터 출력 제어신호가 디세이블될 때까지 상기 데이터 센싱디세이블신호를 래치되도록 한다.
본 발명의 래치회로는 클럭싸이클 타임이 짧아질 때 제1 데이터 래치신호를 데이터 출력신호의 폭만큼 보장함한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리장치의 데이터 출력회로의 구성도이다.
내부 로우 어드레스 스트로우브 신호(iRAS)와 내부 리플레쉬 어드레스(Ai)에 응답하여 데이터 센싱 인에이블신호(DSE: DATA SENSING ENABLE)를 발생하는 데이터 센싱인에이블신호 발생기(20)와, 소정의 클럭신호(CLK)를 받아 데이터 출력 제어신호(DOC)를 발생하는 데이터 출력제어신호 발생기(22)와, 상기 데이터 센싱인에이블신호 발생기(20)로부터 출력된 데이터 센싱 인에이블신호(DSE)와 상기 데이터 출력 제어신호 발생기(22)로부터 출력된 데이터 출력 제어신호(DOC)를 받아 클럭신호(CLK)에 의해 래치시켜 출력하는 래치회로(24)와, 상기 래치회로(24)로부터 래치 출력된 데이터 센싱 인에이블신호(DSE)와 데이터 출력 제어신호(DOC)에 응답하여 제1 데이터 래치신호(FRP)를 발생하는 FRP발생기(26)와, 상기 데이터 센싱 인에이블신호 발생기(10)로부터 출력된 데이터 센싱 인에이블신호(DSE)를 받아 인에이블되어 비트라인 데이터를 센싱증폭 출력하는 센스앰프(28)와, 상기 센스앰프(28)로부터 센싱 증폭된 데이터를 상기 FRP발생기(26)로부터 출력된 제1데이터 래치신호(FRP)에 의해 데이터를 래치 출력하는 데이터 래치(30)로 구성되어 있다.
도 4는 본 발명의 일 실시 예에 따른 도 3에 대한 동작타이밍도이다.
도 3 및 도 4를 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리장치의 데이터 출력동작을 설명한다.
클럭발생부(도시하지 않음)는 도 4의 CLK와 같은 소정의 클럭신호(CLK)를 발생하여 데이터 출력 제어신호 발생기(22)로 인가한다. 그리고 데이터 센싱인에이블신호 발생기(20)는 내부 로우 어드레스 스트로우브 신호(iRAS)와 내부 리플레쉬 어드레스(Ai)에 응답하여 도 4의 DSE와 같은 데이터 센싱 인에이블신호를 발생하여 센스앰프(28)와 래치회로(24)로 인가한다. 데이터 출력제어신호 발생기(22)는 소정의 클럭신호(CLK)를 받아 도 4의 DOC와 같은 데이터 출력 제어신호(DOC)를 발생하여 래치회로(24)로 인가한다. 이때 래치회로(24)는 상기 데이터 센싱인에이블신호 발생기(20)로부터 출력된 데이터 센싱 인에이블신호(DSE)와 상기 데이터 출력 제어신호 발생기(22)로부터 출력된 데이터 출력 제어신호(DOC)를 받아 클럭신호(CLK)에 의해 래치시켜 출력한다. 그리고 FRP발생기(26)는 상기 래치회로(24)로부터 래치출력된 데이터 센싱 인에이블신호(DSE)에 의해 인에이블되어 상기 래치회로(24)로부터 출력된 데이터 출력 제어신호에 응답하여 도 4의 FRP와 같은 제1 데이터 래치신호(FRP)를 발생하여 데이터 래치(30)로 인가한다. 그리고 센스앰프(28)는 상기 데이터 센싱 인에이블신호(DSE)를 받아 인에이블되어 비트라인 데이터를 센싱증폭하여 데이터 래치(30)로 출력한다. 데이터 래치(30)는 상기 센스앰프(28)로부터 센싱 증폭된 데이터를 상기 FRP발생기(26)로부터 출력된 제1데이터 래치신호(FRP)에 의해 데이터를 래치 출력한다.
이렇게 메모리 셀(도시하지 않음)에 저장된 데이터를 출력하고 있다가, 데이터 센싱인에이블신호 발생기(20)에서 도 2의 DSE와 같이 데이터 센싱 디세이블신호가 발생되더라도 래치회로(24)는 데이터 센싱인에이블신호(DSE)와 데이터 출력제어신호(DOC)를 래치하고 있기 때문에 즉시 FRP발생기(14)가 디세이블되지 않는다. 따라서 상기 데이터 출력 제어신호 발생기(22)로부터 하이상태에서 로우상태로 변환되는 하강에지에지일 때 FRP발생기(26)가 디세이블되기 때문에 tCC의 변화에 상관없이 제1 데이터 래치신호(FRP)는 상기 데이터 출력제어신호의 펄스폭만큼 보장하여 데이터 페일을 방지할 수 있다. 또한 다음 메모리 뱅크의 데이터 센싱 인에이블신호가 발생될 때 도 4의 FRP_C와 같이 원하지 않는 제1 데이터 래치신호가 생성되지 않게 되어 데이터 페일이 발생하지 않는다.
상술한 바와 같이 본 발명은, 반도체 메모리장치에서 데이터를 출력할 때 데이터 센싱 디세이블신호가 발생될 때 FRP발생기를 즉시 디세이블시키지 않고 데이터 출력 제어신호가 디세이블될 때 FRP발생기를 디세이블되도록 하여 클럭싸이클타임(tCC)이 짧아지더라도 제1 데이터 래치신호의 펄스폭이 감소되지 않도록 하여 데이터 페일을 방지하는 동시에 다음 메모리 뱅크의 데이터 센싱 인에이블신호가 발생될 시 원하지 않는 제1 데이터 래치신호가 발생되는 것을 방지할 수 있는 이점이 있다
도 1은 종래의 반도체 메모리장치의 데이터 출력회로도
도 2는 종래의 도 1에 대한 동작타이밍도
도 3은 본 발명의 실시 예에 따른 반도체 메모리장치의 데이터 출력회로의 구성도
도 4는 본 발명의 실시 예에 따른 도 1에 대한 동작타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10, 20: 데이터 센싱 인에이블신호 발생기
12, 22: 데이터 출력제어신호 발생기
14,26: FRP발생기 24: 래치회로
16, 28: 센스앰프 18, 30: 데이터 래치

Claims (3)

  1. 반도체 메모리장치의 데이터 출력회로에 있어서,
    소정의 클럭신호(CLK)를 발생하는 클럭발생부와,
    내부 로우 어드레스 스트로우브 신호(iRAS)와 내부 리플레쉬 어드레스(Ai)에 응답하여 데이터 센싱 인에이블신호(DSE)를 발생하는 데이터 센싱인에이블신호 발생기와,
    상기 클럭신호(CLK)를 받아 데이터 출력 제어신호(DOC)를 발생하는 데이터 출력제어신호 발생기와,
    상기 데이터 센싱인에이블신호 발생기로부터 출력된 데이터 센싱 인에이블신호(DSE)와 상기 데이터 출력 제어신호 발생기로부터 출력된 데이터 출력 제어신호(DOC)를 받아 상기 클럭신호(CLK)에 의해 래치시켜 출력하는 래치회로와,
    상기 래치회로로부터 래치 출력된 데이터 센싱 인에이블신호(DSE)와 데이터 출력 제어신호(DOC)에 응답하여 제1 데이터 래치신호(FRP)를 발생하는 FRP발생기와,
    상기 데이터 센싱 인에이블신호 발생기로부터 출력된 데이터 센싱 인에이블신호(DSE)를 받아 인에이블되어 비트라인 데이터를 센싱증폭 출력하는 센스앰프와,
    상기 센스앰프로부터 센싱 증폭된 데이터를 상기 FRP발생기로부터 출력된 제1데이터 래치신호(FRP)에 의해 데이터를 래치 출력하는 데이터 래치를 포함함을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
  2. 제1항에 있어서,
    상기 래치회로는 데이터 센싱 디세이블신호가 발생된 후 데이터 출력 제어신호가 디세이블될 때까지 상기 데이터 센싱디세이블신호를 래치되도록함을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
  3. 제1항에 있어서,
    상기 래치회로는 클럭싸이클 타임이 짧아질 때 제1 데이터 래치신호를 데이터 출력신호의 폭만큼 보장함을 특징으로 하는 반도체 메모리장치의 데이터 출력회로.
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