CN110310684A - 用于在半导体装置中提供时钟信号的设备及方法 - Google Patents

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Abstract

本发明揭示用于在半导体装置中提供时钟的设备及方法。实例性设备包含：时钟产生电路，其经配置以在第一模式中基于第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的上升边缘及后边缘中的一者而产生输出时钟信号，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号的相位相对于彼此移位。所述时钟产生电路进一步经配置以在第二模式中基于第五时钟信号及第六时钟信号的上升边缘及后边缘两者而产生所述输出时钟信号。

Description

用于在半导体装置中提供时钟信号的设备及方法
技术领域
本申请案涉及半导体装置，且更明确地说，涉及用于在半导体装置中提供时钟信号的设备及方法。
背景技术
在许多电子系统中使用半导体存储器来存储可在稍后时间检索的数据。随着对快速更快、具有更大数据容量且消耗更少功率的电子系统的需求增加，已不断地开发可更快地存取、存储更多数据且使用更少功率的半导体存储器以满足不断变化的需求。部分开发包含创建用于控制及存取半导体存储器的新规范，其中规范从一代到下一代的改变旨在改善电子系统中的存储器的性能。
半导体存储器通常通过向存储器提供命令信号、地址信号、时钟信号而控制。举例来说，各种信号可由存储器控制器提供。命令信号可控制半导体存储器执行各种存储器操作，举例来说，用以从存储器检索数据的读取操作，及用以将数据存储到存储器的写入操作。可相对于相关联命令被存储器接收而利用已知时序在控制器与存储器之间提供数据。已知时序通常通过延时信息而定义。延时信息可通过系统时钟信号CK及CKF的时钟循环的数目而定义。
在利用新开发的存储器的情况下，举例来说，可向存储器提供用于对命令信号及地址信号进行计时的系统时钟信号，且可向存储器进一步提供用于对由存储器提供的所读取数据进行计时且用于对提供到存储器的写入数据进行计时的数据时钟信号。存储器还可将用于对提供到控制器的数据的提供进行计时的时钟信号提供到控制器。提供到存储器的时钟信号还可改变时钟频率，举例来说，在期望更高速操作时具有相对高时钟频率，且在可接受更低速操作时具有相对低时钟频率。
提供到存储器的时钟信号用于提供在操作期间控制各种电路的时序的内部时钟。电路在操作期间的时序可是关键的，且时钟信号的时序偏差可造成错误操作。对于其中甚至相对小的时序偏差也可产生问题的更高频率时钟信号尤其如此。
时序偏差可通过使用调整时钟信号时序以提供具有减小的时序偏差的内部时钟信号的电路而校正。然而，这些电路通常是复杂的且在操作时消耗显著功率。在其中优先考虑减小的功率消耗的低功率应用中，此类电路所消耗的功率可是不合意的。因此，可期望用于在减小功率消耗的同时提供具有减小的时序偏差的内部时钟信号的替代方法。
发明内容
在一个方面中，本申请案涉及一种设备。所述设备包括时钟产生电路，所述时钟产生电路经配置以：在第一模式中基于第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的上升边缘及后边缘中的一者而产生输出时钟信号，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号的相位相对于彼此移位；及在第二模式中基于第五时钟信号及第六时钟信号的上升边缘及后边缘两者而产生所述输出时钟信号。
在另一方面中，本申请案涉及一种设备。所述设备包括：时钟分频电路，其经配置以接收输入时钟信号，且在第一模式中响应于所述输入时钟信号而提供第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号，所述第二时钟信号相对于所述第一时钟信号具有第一相位，所述第三时钟信号相对于所述第一时钟信号具有第二相位，且所述第四时钟信号相对于所述第一时钟信号具有第三相位，所述时钟分频电路进一步经配置以在第二模式中响应于所述输入时钟信号而提供第五时钟信号及第六时钟信号，所述第五时钟信号具有与所述第一时钟信号相同的相位，且所述第六时钟信号具有与所述第二时钟信号相同的相位；及时钟产生电路，其耦合到所述时钟分频电路，且经配置以在所述第一模式中响应于所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号而提供选通时钟信号，所述时钟产生电路进一步经配置以在所述第二模式中响应于所述第五时钟信号、所述第五时钟信号的补数、所述第六时钟信号及所述第六时钟信号的补数而提供所述选通时钟信号。
在又一方面中，本申请案涉及一种方法。所述方法包括：接收输入时钟信号；在第一模式中，提供第一时钟信号，所述第一时钟信号具有对应于所述输入时钟信号的每隔一个上升时钟边缘的上升时钟边缘；提供第二时钟信号，所述第二时钟信号具有对应于所述输入时钟信号的每隔一个下降时钟边缘的上升时钟边缘；提供第三时钟信号，所述第三时钟信号具有对应于所述输入时钟信号的在所述输入时钟信号的所述每隔一个上升时钟边缘之间的上升时钟边缘的上升时钟边缘；提供第四时钟信号，所述第四时钟信号具有对应于所述输入时钟信号的在所述输入时钟信号的所述每隔一个下降时钟边缘之间的下降时钟边缘的上升时钟边缘；及依据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号而提供输出时钟信号；及在第二模式中，提供第五时钟信号，所述第五时钟信号具有对应于所述输入时钟信号的每隔一个上升时钟边缘的上升时钟边缘；提供第六时钟信号，所述第六时钟信号具有对应于所述输入时钟信号的每隔一个下降时钟边缘的上升时钟边缘；提供第七时钟信号，所述第七时钟信号为所述第五时钟信号的补数；提供第八时钟信号，所述第八时钟信号为所述第六时钟信号的补数；及响应于所述第五时钟信号、所述第六时钟信号、所述第七时钟信号及所述第八时钟信号而提供所述输出时钟信号。
附图说明
图1是根据本发明的实施例的设备的框图。
图2是根据本发明的实施例的时钟分频电路的框图。
图3是根据本发明的实施例的时钟分频电路的框图。
图4是根据本发明的实施例的时钟产生电路的框图。
图5A及5B是根据本发明的实施例的由具有第一操作模式及第二操作模式的时钟分频电路提供的各种时钟信号的时序图。
图6是根据本发明的实施例的时钟产生电路的示意图。
图7是根据本发明的实施例的开关电路的示意图。
图8是根据本发明的实施例的输入数据时钟路径的框图。
图9是根据一实施例的开关电路的示意图。
具体实施方式
下文陈述某些细节以提供对本发明的实例的充分理解。然而，所属领域的技术人员将明了，可在不存在这些特定细节的情况下实践本发明的实例。此外，本文中所描述的本发明的特定实例不应理解为将本发明的范围限制于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地使本发明的实施例模糊。另外，例如“耦合”及“经耦合”等术语意指两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件而耦合。
图1是根据本发明的实施例的设备的框图。所述设备可为半导体装置100，且将被称为半导体装置100。在一些实施例中，举例来说，半导体装置100可包含但不限于DRAM装置，例如集成到单个半导体芯片中的低功率DDR(LPDDR)存储器。半导体装置100包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL及布置在多个字线WL与多个位线BL的相交点处的多个存储器单元MC。对字线WL的选择由行解码器140执行，且对位线BL的选择由列解码器145执行。读出放大器(SAMP)位于其对应位线BL且连接到至少一个相应局部I/O线对(LIOT/B)，所述局部I/O线对(LIOT/B)又经由传送门(TG)而耦合到至少一个相应主要I/O线对(MIOT/B)，所述传送门(TG)充当开关。
半导体装置100可采用多个外部端子，所述外部端子包含：命令端子及地址端子，其耦合到命令总线及地址总线以接收命令COM以及地址ADD及BADD；时钟端子，其用以接收时钟信号CLKT及CLKB；选通时钟端子，其用以提供或接收选通时钟信号DQS及DQSB；数据端子DQ及DM；及电力供应端子VDDQ及VSSQ。
地址端子可被供应有(举例来说)来自存储器控制器的地址ADD及存储体地址BADD。供应到地址端子的地址ADD及存储体地址BADD经由地址输入电路102而传送到地址解码器112。地址解码器112接收地址且将经解码行地址XADD供应到行解码器140及将将解码列地址YADD供应到列解码器145。地址解码器112还接收存储体地址且将经解码存储体地址BADD供应到行解码器140、列解码器145。
命令端子可被供应有来自(举例来说)存储器控制器的命令COM。命令可作为内部命令信号经由命令输入电路105而提供到命令解码器115。命令解码器115包含用以解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器115可提供用以选择字线的行命令信号及用以选择位线的列命令信号。命令解码器115还存取模式寄存器130，所述模式寄存器存储用于设定半导体装置100的各种操作模式及操作特征的信息。举例来说，模式寄存器130可存储与依据由半导体装置100提供的CLKT及CLKB时钟信号而产生选通时钟信号DQS及DQSB相关的(例如，针对读取操作)及/或与在选通信号DQS及DQSB被提供到半导体装置100时产生用以对电路的操作进行计时的内部时钟信号(例如，针对写入操作)相关的模式的信息。模式寄存器130所存储的信息可通过将信息提供到半导体装置100而编程。
在接收到读取命令且行地址及列地址被适时供应有读取命令时，从存储器阵列150中的由行地址及列地址指定的存储器单元读取所读取数据。读取命令由命令解码器115接收，所述命令解码器将内部命令提供到输入/输出电路160，使得所读取数据经由读取/写入放大器155而从数据端子DQ输出到外部，且选通时钟信号DQS及DQSB从选通时钟端子提供到外部。
在接收到写入命令且行地址及列地址被适时供应有此命令时，则根据DQS及DQSB选通时钟信号而将写入数据供应到数据端子DQ。数据掩模可提供到数据端子DM以在数据被写入到存储器时掩蔽数据的部分。写入命令由命令解码器115接收，所述命令解码器将内部命令提供到输入/输出电路160，使得写入数据由输入/输出电路160中的数据接收器接收且经由输入/输出电路160及读取/写入放大器155而供应到存储器阵列150。写入数据被写入由行地址及列地址指定的存储器单元中。
时钟端子及数据时钟端子被供应有外部时钟信号。外部时钟信号CLKT及CLKB从存储器控制器供应到输入缓冲器120。CLKT及CLKB时钟信号是互补。输入缓冲器120基于CLKT及CLKB时钟信号而产生内部时钟信号ICLK。ICLK提供到时钟分频电路122。
时钟分频电路122基于ICLK时钟信号而提供各种相位及频率受控制的内部时钟信号。内部时钟信号可为彼此具有相位关系的多相时钟信号。来自模式寄存器130的控制信号MODE致使时钟分频电路122以不同模式操作，举例来说，在第一模式中提供四个多相时钟信号，且在第二模式中提供两个多相时钟信号。内部时钟信号可具有比ICLK时钟信号(以及CLKT及CLKB时钟信号)低的时钟频率。举例来说，在本发明的一些实施例中，内部时钟信号具有ICLK时钟信号的时钟频率的一半。内部时钟信号由时钟分频电路122经由时钟总线提供到时钟产生电路124。
时钟产生电路124基于来自时钟分频电路122的内部时钟信号而提供选通时钟信号DQS及DQSB。选通时钟信号DQS及DQSB具有高于来自时钟分频电路122的内部时钟信号的时钟频率的时钟频率。在本发明的一些实施例中，选通时钟信号DQS及DQSB具有内部时钟信号的时钟频率的两倍(及与ICLK时钟信号以及CLKT及CLKB时钟信号相同的频率)。因此，ICLK时钟信号以及DQS及DQSB时钟信号是以第一时钟频率进行传送，且内部时钟信号是以第二时钟频率进行传送，所述第二时钟频率为第一时钟频率的一半。
时钟产生电路124被提供有来自模式寄存器130的用以控制操作模式的MODE信号。举例来说，在第一模式中，时钟产生电路124基于来自时钟分频电路122的第一组内部时钟信号而提供选通时钟信号DQS及DQSB，且在第二模式中，时钟产生电路124基于来自时钟分频电路122的第二组内部时钟信号而提供选通时钟信号DQS及DQSB。与基于另一组内部时钟信号而提供选通时钟信号DQS及DQSB相比，基于两组内部时钟信号中的一组内部时钟信号而提供选通时钟信号DQS及DQSB可消耗更少功率。然而，与基于另一组内部时钟信号的选通时钟信号DQS及DQSB相比，基于两组内部时钟信号中的一组内部时钟信号的选通时钟信号DQS及DQSB可具有更低时序准确性。时钟产生电路124可进一步将多相时钟信号提供到输入/输出电路160以控制所读取数据的输出时序。
输入缓冲器162接收提供到半导体装置的选通时钟信号，举例来说，针对写入操作。输入缓冲器162基于所接收选通时钟信号而将内部选通时钟信号iDQS提供到输入数据时钟路径164。输入数据时钟路径164将多相时钟信号提供到输入/输出电路160以控制写入数据的输入时序。
电力供应端子被供应有电力供应器电位VDDQ及VSSQ。电力供应器电位VDDQ及VSSQ被供应到输入/输出电路160。电力供应器电位VDDQ及VSSQ用于输入/输出电路160，使得输入/输出电路160所产生的电力供应器噪声不传播到其它电路块。
图2是根据本发明的实施例的时钟分频电路200的框图。在本发明的一些实施例中，时钟分频电路200可包含于半导体100(图1)的时钟分频电路122中。
时钟分频电路200包含接收输入时钟信号ICLK及控制信号MODE的分频器电路210。分频器电路210包含提供相应时钟信号ICLK0、ICLK90、ICLK180及ICLK270的驱动器电路220(1)、220(2)、220(3)及220(4)。ICLK0、ICLK90、ICLK180及ICLK270时钟信号可为彼此具有共同相对相位的多相时钟信号。举例来说，在本发明的实施例中，ICLK0、ICLK90、ICLK180、ICLK270时钟信号相对于彼此具有90度的相位。举例来说，ICLK90时钟信号的相位相对于ICLK0时钟信号移位达90度，ICLK180时钟信号的相位相对于ICLK0时钟信号移位达180度(且相位相对于ICLK90时钟信号移位达90度)，且ICLK270时钟信号的相位相对于ICLK0时钟信号移位达270度(且相位相对于ICLK180时钟信号移位达90度)。在此情形中，多相时钟信号ICLK0、ICLK90、ICLK180、ICLK270可称为“正交”相位时钟信号。分频器电路210所提供的ICLK0、ICLK90、ICLK180及ICLK270时钟信号还可具有比ICLK时钟信号低的时钟频率。举例来说，在本发明的一些实施例中，ICLK0、ICLK90、ICLK180及ICLK270时钟信号具有ICLK时钟信号的时钟频率的一半。
在MODE信号具有第一逻辑电平(例如，第一模式)时，分频器电路210响应于ICLK时钟信号而提供ICLK0、ICLK90、ICLK180及ICLK270时钟信号。在MODE信号具有第二逻辑电平(例如，第二模式)时，时钟分频器电路210响应于ICLK时钟信号而提供ICLK0及ICLK90时钟信号。举例来说，驱动器电路220(1)、220(2)、220(3)及220(4)可响应于具有第一逻辑电平的MODE信号而被激活以提供相应ICLK0、ICLK90、ICLK180及ICLK270时钟信号。相比之下，驱动器电路220(1)及220(2)可响应于具有第二逻辑电平的MODE信号而被激活以提供ICLK0及ICLK90时钟信号。
分频器电路210将ICLK0、ICLK90、ICLK180及ICLK270时钟信号提供到传送门230，且将ICLK0及ICLK90时钟信号提供到传送门240。通过具有第一逻辑电平(例如，第一模式)的MODE信号，传送门240被撤销激活，且传送门230被激活以分别提供ICLK0、ICLK90、ICLK180及ICLK270时钟信号作为PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号。相比之下，当MODE信号具有第二逻辑电平(例如，第二模式)时，传送门230被撤销激活，且传送门240被激活以分别提供ICLK0及ICLK90时钟信号作为PCLK_RO_16及PCLK_FO_16时钟信号。
时钟分频电路200在相应总线上将PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号或者PCLK_RO_16及PCLK_FO_16时钟信号提供到时钟产生电路124。如先前所描述，时钟产生电路124响应于来自时钟分频电路200的时钟信号而提供互补选通时钟信号DQS及DQSB。举例来说，时钟产生电路124可在MODE信号为第一逻辑电平(例如，第一模式)时基于PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号的上升时钟边缘及下降(后)时钟边缘中的一者而提供DQS及DQSB时钟信号，或在MODE信号为第二逻辑电平(例如，第二模式)时基于PCLK_RO_16及PCLK_FO_16时钟信号的上升时钟边缘及下降时钟边缘两者而提供DQS及DQSB时钟信号。在本发明的一些实施例中，选通时钟信号DQS及DQSB具有PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号的时钟频率的两倍(且具有与ICLK时钟信号相同的时钟频率)。因此，ICLK时钟信号以及DQS及DQSB时钟信号是以第一时钟频率进行传送，且PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号是以第二频率进行传送，所述第二频率为第一时钟频率的一半。
图3是根据本发明的实施例的时钟分频电路300的框图。在本发明的一些实施例中，时钟分频电路300可包含于半导体100(图1)的时钟分频电路122中。
时钟分频电路300包含接收输入时钟信号ICLK及控制信号MODE的分频器电路310。分频器电路310包含提供相应时钟信号PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE的驱动器电路320(1)、320(2)、320(3)及320(4)。PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号可为相对于彼此具有共同相位的多相时钟信号。举例来说，类似于先前参考图2所描述的ICLK0、ICLK90、ICLK180及ICLK270时钟信号，PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号可为相对于彼此具有共同相位的多相时钟信号。在本发明的实施例中，PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号相对彼此于具有90度的相位。举例来说，PCLK_FO时钟信号相对于PCLK_RO时钟信号移位达90度的相位，PCLK_RE时钟信号相对于PCLK_RO时钟信号移位达180度的相位(且相对于PCLK_FO时钟信号移位达90度的相位)，且PCLK_FE时钟信号相对于PCLK_RO时钟信号移位达270度的相位(且相对于PCLK_RE时钟信号移位达90度的相位)。在此情形中，多相时钟信号PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号可称为“正交”相位时钟信号。分频器电路310所提供的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号还可具有比ICLK时钟信号低的时钟频率。举例来说，在本发明的一些实施例中，PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号具有ICLK时钟信号的时钟频率的一半。
分频器电路310进一步包含提供相应时钟信号PCLK_RO_16及PCLK_FO_16的驱动器电路320(5)及320(6)。PCLK_FO_16时钟信号相对于PCLK_RO_16时钟信号可具有90度的相位。PCLK_RO_16时钟信号可具有与PCLK_RO时钟信号相同的相对相位，且PCLK_FO_16时钟信号可具有与PCLK_FO时钟信号相同的相对相位。时钟分频电路300所提供的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号具有比ICLK时钟信号低的时钟频率。举例来说，在本发明的一些实施例中，PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号具有ICLK时钟信号的时钟频率的一半。
在操作中，分频器电路310在MODE信号具有第一逻辑电平(例如，第一模式)时响应于ICLK时钟信号而提供PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号，且在MODE信号具有第二逻辑电平(例如，第二模式)时响应于ICLK时钟信号而提供PCLK_RO_16及PCLK_FO_16时钟信号。举例来说，驱动器电路320(1)、320(2)、320(3)及320(4)可响应于具有第一逻辑电平的MODE信号而激活以提供相应PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号。相比之下，驱动器电路320(5)及320(6)可响应于具有第二逻辑电平的MODE信号而激活以提供PCLK_RO_16及PCLK_FO_16时钟信号。
时钟分频电路300在相应总线上将PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号或者PCLK_RO_16及PCLK_FO_16时钟信号提供到时钟产生电路124。如先前所描述，时钟产生电路124响应于来自时钟分频电路300的时钟信号而提供互补选通时钟信号DQS及DQSB。时钟产生电路124可在MODE信号为第一逻辑电平(例如，第一模式)时基于PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号的上升时钟边缘及下降时钟边缘中的一者而提供DQS及DQSB时钟信号，或在MODE信号为第二逻辑电平(例如，第二模式)时基于PCLK_RO_16及PCLK_FO_16时钟信号的上升时钟边缘及下降时钟边缘两者而提供DQS及DQSB时钟信号。在本发明的一些实施例中，选通时钟信号DQS及DQSB具有PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号的时钟频率的两倍(且具有与ICLK时钟信号相同的时钟频率)。因此，ICLK时钟信号以及DQS及DQSB时钟信号是以第一时钟频率进行传送，且PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号是以第二频率进行传送，所述第二频率为第一时钟频率的一半。
图4是根据本发明的实施例的时钟产生电路400的框图。在本发明的一些实施例中，时钟产生电路400可包含于图1、2或3的时钟产生电路124中。PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号可由时钟分频电路提供，举例来说，由图1的时钟分频电路122提供、由图2的时钟分频电路200提供或由图3的时钟分频电路300提供。
时钟产生电路400包含开关电路410(1)、410(2)、410(3)及410(4)。每一开关电路410接收控制信号MODE，且进一步接收相应第一时钟信号及相应第二时钟信号。举例来说，在图4的实施例中，开关电路410(1)接收PCLK_RO时钟信号及PCLK_RO_16时钟信号；开关电路410(2)接收PCLK_FO时钟信号及PCLK_FO_16时钟信号；开关电路410(3)接收PCLK_RE时钟信号及PCLK_RO_16时钟信号的补数；且开关电路410(4)接收PCLK_FE时钟信号及PCLK_FO_16时钟信号的补数。PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数分别由反相器电路412及414提供。尽管反相器电路412及414在图4中展示为包含于时钟产生电路400中，但在不背离本发明的范围的情况下，反相器电路412及414可包含于其它地方。举例来说，在本发明的一些实施例中，反相器电路可包含于将时钟信号提供到时钟产生电路的时钟分频电路中。在本发明的一些实施例中，反相器电路可包含于时钟总线上，来自时钟分频电路的内部时钟信号在时钟总线上提供到时钟产生电路。本发明的范围不限于反相器电路的特定位置。
开关电路410(1)、410(2)、410(3)及410(4)中的每一者基于MODE信号而提供相应第一时钟信号或相应第二时钟信号。举例来说，开关电路410(1)、410(2)、410(3)及410(4)中的每一者在MODE信号具有第一逻辑电平(例如，第一模式)时提供相应第一时钟信号，且在MODE信号具有第二逻辑电平(例如，第二模式)时提供相应第二时钟信号。时钟产生电路400进一步包含选通驱动器420。选通驱动器420接收来自开关电路410(1)、410(2)、410(3)及410(4)中的每一者的相应时钟信号，且提供互补选通时钟信号DQS及DQSB。DQS及DQSB时钟信号具有高于时钟信号PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE以及PCLK_RO_16及PCLK_FO_16的时钟频率的时钟频率。
在操作中，时钟产生电路400在MODE信号具有对应于第一模式的逻辑电平时基于PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号而提供DQS及DQSB时钟信号，且在MODE信号具有对应于第二模式的逻辑电平时基于PCLK_RO_16及PCLK_FO_16时钟信号(其用于提供PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数)而提供DQS及DQSB时钟信号。举例来说，时钟产生电路124可在MODE信号为第一逻辑电平(例如，第一模式)时基于PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号的上升时钟边缘及下降(后)时钟边缘中的一者而提供DQS及DQSB时钟信号，或在MODE信号为第二逻辑电平(例如，第二模式)时基于PCLK_RO_16及PCLK_FO_16时钟信号的上升时钟边缘及下降时钟边缘两者而提供DQS及DQSB时钟信号。在本发明的一些实施例中，操作模式可基于CLKT及CLKB时钟信号(如由ICLK时钟信号所表示)的时钟频率而选择。举例来说，在CLKT及CLKB时钟信号具有相对更高频率且DQS及DQSB时钟信号期望更好时钟准确性(例如，更少工作循环误差、更少相位偏差等)时，可使用第一模式。DQS及DQSB时钟信号在第一模式中可具有更好时钟准确性，这是因为使用四个时钟信号PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE来提供DQS及DQSB时钟信号。相比之下，在CLKT及CLKB时钟信号具有相对更低时钟频率且可接受针对DQS及DQSB时钟信号的更低时钟准确性时，可使用第二模式。DQS及DQSB时钟信号在第二模式中可具有更低时钟准确性(当与第一模式相比时)，这是因为使用两个时钟信号PCLK_RO_16及PCLK_FO_16时钟信号以及其互补时钟信号来提供DQS及DQSB时钟信号。
举例来说，在可期望3.2gbps(千兆位/秒)或更大的数据速率时，可使用更高频率CLKT及CLKB时钟信号用于更快数据速率。举例来说，在期望为更快数据速率的一半的数据速率(例如，1.6gbps)时，可使用更低频率CLKT及CLKB时钟信号用于更慢数据速率。
图5A及5B是根据本发明的实施例的由具有第一操作模式及第二操作模式的时钟分频电路提供的时钟信号PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE以及时钟信号PCLK_RO_16及PCLK_FO_16的时序图。举例来说，图5A的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号由处于第一模式的时钟分频电路提供，且图5B的PCLK_RO_16及PCLK_FO_16时钟信号可由处于第二模式的时钟分频电路提供。在本发明的一些实施例中，时钟分频电路为图2的时钟分频电路200。在本发明的一些实施例中，时钟分频电路为图3的时钟分频电路300。
参考图5A，外部时钟信号CLKT展示为在时间T0、T2及T4处具有上升时钟边缘且在时间T1及T3处具有下降(后)时钟边缘。由处于第一模式的时钟分频电路提供的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号在图5A中展示为具有CLKT时钟信号的时钟频率的一半且彼此具有90度相位关系。
时钟分频电路基于CLKT时钟信号的对应上升时钟边缘或下降时钟边缘而提供具有上升时钟边缘的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号。举例来说，在时间T0处，PCLK_RO时钟信号的上升时钟边缘是基于CLKT时钟信号的上升时钟边缘；在时间T1处，PCLK_FO时钟信号的上升时钟边缘是基于CLKT时钟信号的下降时钟边缘；在时间T2处，PCLK_RE时钟信号的上升时钟边缘是基于CLKT时钟信号的上升时钟边缘；且在时间T3处，PCLK_FE时钟信号的上升时钟边缘是基于CLKT时钟信号的下降时钟边缘。在时间T4处，PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号的上升时钟边缘的序列再次随着基于CLKT时钟信号的上升时钟边缘的PCLK_RO时钟信号的第二上升时钟边缘重复发生。
通过使用CLKT时钟信号的对应上升或下降时钟边缘来提供四个多相时钟信号PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE，CLKT信号的工作循环误差可不显著影响所得PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号的上升时钟边缘的时序，且因此具有相对更高程度的时序准确性。然而，在使用CLKT时钟信号的对应上升或下降时钟边缘来提供PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号时，时钟分频电路可消耗相对更多功率。
参考图5B，外部时钟信号CLKT展示为在时间T0、T2及T4处具有上升时钟边缘且在时间T1及T3处具有下降时钟边缘。由处于第二模式的时钟分频电路提供的PCLK_RO_16及PCLK_FO_16时钟信号在图5B中展示为具有CLKT时钟信号的时钟频率的一半且彼此具有90度相位关系。与图5A相比，时钟分频电路仅提供两个时钟信号(例如，PCLK_RO_16及PCLK_FO_16时钟信号)而非四个时钟信号(例如，PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号)。因此，与第一模式相比，时钟分频电路的功率消耗在第二模式中相对更低。
PCLK_RO_16时钟信号的上升时钟边缘及下降时钟边缘可是基于CLKT时钟信号的对应上升时钟边缘，且PCLK_FO_16时钟信号的上升时钟边缘及下降时钟边缘可是基于CLKT时钟信号的对应下降时钟边缘。举例来说，如图5B中所展示，CLKT时钟信号在时间T0、T2及T4处的上升时钟边缘分别对应于PCLK_RO_16时钟信号的上升时钟边缘、下降时钟边缘及上升时钟边缘；且CLKT时钟信号在时间T1及T3处的下降时钟边缘分别对应于PCLK_FO_16时钟信号的上升时钟边缘及下降时钟边缘。
PCLK_RO_16时钟信号具有与PCLK_RO时钟信号相同的相对时序，且PCLK_FO_16时钟信号具有与PCLK_FO时钟信号相同的相对时序。另外，PCLK_RO_16时钟信号的补数具有与PCLK_RE时钟信号相同的相对时序，且PCLK_FO_16时钟信号的补数具有与PCLK_FE时钟信号相同的相对时序。因此，可使用PCLK_RO_16时钟信号、PCLK_FO_16时钟信号、PCLK_RO_16时钟信号的补数以及PCLK_FO_16时钟信号的补数来产生选通时钟信号。举例来说，如先前参考图4所描述，开关电路410可被提供有PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号，且进一步被提供有PCLK_RO_16时钟信号、PCLK_FO_16时钟信号、PCLK_RO_16时钟信号的补数及PCLKFO_16时钟信号的补数。在第一模式中，可将PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号提供到选通驱动器420，或在第二模式中，可将PCLK_RO_16时钟信号、PCLK_FO_16时钟信号、PCLK_RO_16时钟信号的补数及PCLKFO_16时钟信号的补数提供到选通驱动器420。
PCLK_RO_16及PCLK_FO_16时钟信号的下降边缘可因CLKT工作循环误差而具有时序误差，这可不利地影响PCLK_RO_16时钟信号的补数及PCLKFO_16时钟信号的补数的时序准确性，这是因为PCLK_RO_16及PLCK_FO_16时钟信号的下降时钟边缘对应于其相应互补时钟信号的上升时钟边缘。因此，与使用依据CLKT时钟信号的时钟边缘而产生的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号相比，使用PCLK_RO_16及PCLK_FO_16时钟信号以及PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数可提供具有更低时序准确性的选通时钟信号。然而，使用PCLK_RO_16及PCLK_FO_16时钟信号以及PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数来提供选通时钟信号的益处是：与提供四个PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号相比，时钟分频电路在提供两个PCLK_RO_16及PCLK_FO_16时钟信号时可消耗更少功率。
概括地说，根据本发明的实施例的时钟分频电路在第一模式中可提供具有相对更高程度的时序准确性的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号，但具有相对更高功率消耗；且在第二模式中可提供可用于提供具有相对更低程度的时序准确性的PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号的PCLK_RO_16及PCLK_FO_16时钟信号，但具有相对更低功率消耗。在CLKT时钟信号具有相对高时钟频率且PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号期望更好时序准确性时，第一模式可是合意的。相比之下，在CLKT时钟信号具有相对低时钟频率且可接受针对PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号中依赖于经分频时钟信号的下降边缘的一或多者(例如，PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数)的时序准确性时，第二模式可是合意的。
图6是根据本发明的实施例的时钟产生电路600的示意图。在本发明的一些实施例中，时钟产生电路600可包含于图1、2或3的时钟产生电路124中。在本发明的一些实施例中，时钟产生电路可包含于图4的时钟产生电路400中。
时钟产生电路600包含接收相应时钟信号及控制信号MODE的开关电路610(1)、610(2)、610(3)及610(4)。举例来说，开关电路610(1)接收PCLK_RO及PCLK_RO_16时钟信号；开关电路610(2)接收PCLK_FO及PCLK_FO_16时钟信号；开关电路610(3)接收PCLK_RE时钟信号及PCLK_RO_16时钟信号的补数；且开关电路610(4)接收PCLK_FE时钟信号及PCLK_FO_16时钟信号的补数。PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数分别由反相器电路612及614提供。MODE信号包含控制信号EnRP及EnRPa16。作用EnRP信号(例如，作用高逻辑电平)控制开关电路610(1)、610(2)、610(3)及610(4)来分别提供PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号，而作用EnRPa16信号(例如，作用高逻辑电平)控制开关电路610(1)、610(2)、610(3)及610(4)来分别提供PCLK_RO_16及PCLK_FO_16时钟信号、PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数。
开关电路610(1)、610(2)、610(3)及610(4)中的每一者通过相应缓冲器电路613及615将相应时钟信号提供到选通驱动器620。在本发明的一些实施例中，可省略缓冲器电路613及615。缓冲器电路613及615可在由开关电路610(1)、610(2)、610(3)及610(4)提供的时钟信号在信号线上被驱动到选通驱动器620时缓冲所述时钟信号。缓冲器电路613及615在图6中展示为反相器电路。然而，在不背离本发明的范围的情况下，可使用其它电路用于缓冲器电路613及615。
选通驱动器620包含各自接收来自缓冲器613及615的相应时钟信号的输入电路630(1)、630(2)、630(3)及630(4)。每一输入电路630均接收第一时钟信号及与第一时钟信号异相的第二时钟信号。举例来说，输入电路630(1)接收来自缓冲器电路615(1)的PCLK_RO时钟信号(或PCLK_RO_16时钟信号)且接收来自缓冲器电路613(2)的PCLK_FO时钟信号的补数(或PCLK_FO_16时钟信号的补数)；输入电路630(2)接收来自缓冲器电路615(2)的PCLK_FO时钟信号(或PCLK_FO_16时钟信号)且接收来自缓冲器电路613(3)的PCLK_RE时钟信号的补数(或PCLK_RO_16时钟信号)；输入电路630(3)接收来自缓冲器电路615(2)的PCLK_RE时钟信号(或PCLK_RO_16时钟信号)且接收来自缓冲器电路613(4)的PCLK_FE时钟信号的补数(或PCLK_FO_16时钟信号)；且输入电路630(4)接收来自缓冲器电路615(4)的PCLK_FE时钟信号(或PCLK_FO_16时钟信号的补数)且接收来自缓冲器电路613(1)的PCLK_RO时钟信号的补数(或PCLK_RO_16时钟信号)。
输入电路630(1)、630(2)、630(3)及630(4)中的每一者包含将输出提供到相应前置驱动器电路640的NAND逻辑门。当被启用时，前置驱动器电路640中的每一者提供驱动器信号PU及PD以控制相应驱动器电路650。前置驱动器电路640基于提供到相应输入电路630的时钟信号而提供PU及PD信号。驱动器电路650各自基于来自相应前置驱动器电路640的PU及PD信号而将高逻辑电平输出信号或低逻辑电平输出信号提供到选通驱动器620的输出节点670。
前置驱动器电路640中的每一者包含反相器电路641、NAND逻辑门643及NOR逻辑门645。来自相应输入电路630的输出提供到NOR逻辑门645的输入，且来自相应输入电路630的输出的补数经由反相器电路641而提供到NAND逻辑门643。NAND逻辑门643及NOR逻辑门645另外被提供有启用信号。每一前置驱动器电路640被提供有相应启用信号。举例来说，前置驱动器电路640(1)被提供有启用信号CqxOR；前置驱动器电路640(2)被提供有启用信号CqxOF；前置驱动器电路640(3)被提供有启用信号CqxER；且前置驱动器电路640(4)被提供有启用信号CqxEF。举例来说，启用信号可从命令解码器(例如，图1的命令解码器115)而提供。
每一驱动器电路650包含上拉晶体管652及下拉晶体管654。上拉晶体管652在被PU信号激活时提供来自电力供应器的供应电压，且下拉晶体管654在被PD信号激活时提供参考电压(例如，接地)。来自驱动器电路650的相应输出信号被提供到输出节点670，其中所述输出信号经组合以提供选通时钟信号。所得选通时钟信号具有为PCLK_RO、PCLK_FO、PCLK_RE及PCLK_FE时钟信号以及PCLK_RO_16及PCLK_FO_16时钟信号的时钟频率的两倍的时钟频率。
任选锁存器电路660可耦合到输出节点670以锁存选通时钟信号电平。图6的锁存器电路660包含配置为锁存器的反相器电路662及664，且进一步包含用以提供选通时钟信号的反相器电路663。在被复位信号RST激活时，复位电路666将反相器电路662及664的锁存器复位以提供高时钟电平。
图7是根据本发明的实施例的开关电路700的示意图。在本发明的一些实施例中，开关电路700可包含于图6的开关电路610中的每一者中。
开关电路700包含开关块710及720。开关块710被提供有第一时钟信号CLOCK1及控制信号EnRP。开关块710包含晶体管712及晶体管714。当将作用EnRP信号(例如，作用高逻辑电平)提供到开关块710时，晶体管712及714被激活以将CLOCK1时钟信号作为输出时钟信号PCLK提供到输出节点730。开关块720被提供有第二时钟信号CLOCK2及控制信号EnRPa16。开关块720包含晶体管722。当将作用EnRPa16信号(例如，作用高逻辑电平)提供到开关块720时，晶体管722经激活以将CLOCK2时钟信号作为PCLK时钟信号提供到输出节点730。
在将开关电路700包含于开关电路610(1)、610(2)、610(3)及610(4)中的每一者中的本发明的实施例中，PCLK_RO、PCLK_FO、PCLK_RE、PCLKFE时钟信号可作为CLOCK1时钟信号而提供到相应开关电路，且PCLK_RO_16、PCLK_FO_16、PLCK_RO_16的补数及PCLK_FO_16的补数可作为CLOCK2时钟信号而提供到相应开关电路。
如所描述的依据外部时钟信号而产生内部多相时钟信号还可应用于依据数据选通信号而提供内部时钟信号。内部时钟信号可用于(举例来说)包含于I/O电路160中的时钟输入数据电路。图8是根据本发明的实施例的输入数据时钟路径800的框图。在本发明的一些实施例中，输入数据时钟路径800可包含于半导体装置100的输入数据时钟路径164中。
输入数据时钟路径800包含时钟路径810，所述时钟路径将从输入缓冲器(举例来说，半导体装置100的输入缓冲器162)接收的时钟信号提供到时钟分频电路820。时钟路径810可包含用以将时钟信号从输入缓冲器提供到时钟分频电路820的信号线及电路，举例来说，传导性信号线、缓冲器电路等。在本发明的一些实施例中，时钟分频电路800包含图2的时钟分频电路200。在本发明的一些实施例中，时钟分频电路800包含图3的时钟分频电路300。在此些实施例中，ICLK时钟信号是基于数据选通时钟信号DQS及DQSB。
时钟分频电路820提供相对于彼此具有相位关系的四个多相时钟信号(PCLK_RO、PCLK_FO、PCLK_RE、PCLK_FE)，且进一步提供相对于彼此具有相位关系的两个多相时钟信号(PCLK_RO_16、PCLK_FO_16)。举例来说，在本发明的一些实施例中，所述四个多相时钟信号彼此具有90度相位关系，例如0度、90度、180度及270度，且所述两个多相时钟信号的相位相差90度，例如0度及90度。所述四个多相时钟信号及所述两个多相时钟信号可具有比输入时钟信号低(举例来说，时钟频率的一半)的时钟频率。所述两个多相时钟信号可具有与所述四个多相时钟信号中的两者相同的相对时序，举例来说，0度及90度时钟信号。
所述四个多相时钟信号及所述两个多相时钟信号被提供到提供四个多相输入数据时钟信号WRCLK的开关电路830。所述WRCLK彼此可具有90度的相位关系(例如，WRCLK0、WRCLK90、WRCLK180、WRCLK270)。WRCLK时钟信号可提供到接收数据的时钟电路，举例来说，包含于I/O电路160中的用以接收写入数据的电路。四个多相WRCLK时钟信号可是基于来自时钟分频电路820的四个多相时钟信号或两个多相时钟信号。由开关电路830做出的对四个多相时钟信号还是两个多相时钟信号的选择受控制信号MODE控制。举例来说，当MODE信号具有第一逻辑电平(例如，第一模式)时，开关电路830可基于来自时钟分频电路820的四个多相时钟信号而提供四个多相WRCLK时钟信号，且当MODE信号具有第二逻辑电平(例如，第二模式)时，开关电路830可基于两个多相时钟信号而提供四个多相WRCLK时钟信号。
图9是根据本发明的实施例的开关电路900的示意图。在本发明的一些实施例中，开关电路900可包含于开关电路830中。
开关电路900包含晶体管910(1)-910(4)及晶体管920(1)-920(4)。晶体管910(1)-910(4)分别被提供有PCLK_RO、PCLK_FO、PCLK_RE、PCLK_FE时钟信号。晶体管920(1)-920(4)分别被提供有PCLK_RO_16时钟信号、PCLK_FO_16时钟信号、PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数。当被作用控制信号EnRP激活(例如，第一模式)时，晶体管910(1)-910(4)分别提供PCLK_RO、PCLK_FO、PCLK_RE、PCLK_FE时钟信号作为WRCLK0、WRCLK90、WRCLK180、WRCLK270时钟信号。当被作用控制信号EnRPa16激活(例如，第二模式)时，晶体管920(1)-920(4)分别提供PCLK_RO_16时钟信号、PCLK_FO_16时钟信号、PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数作为WRCLK0、WRCLK90、WRCLK180、WRCLK270时钟信号。
启用第一模式可用于提供因使用四个PCLK_RO、PCLK_FO、PCLK_RE、PCLK_FE时钟信号而具有更高程度的时序准确性的WRCLK0、WRCLK90、WRCLK180、WRCLK270时钟信号。然而，在提供四个PCLK_RO、PCLK_FO、PCLK_RE、PCLK_FE时钟信号时，时钟分频电路可消耗更大功率。启用第二模式可用于提供因使用PCLK_RO_16时钟信号、PCLK_FO_16时钟信号、PCLK_RO_16时钟信号的补数及PCLK_FO_16时钟信号的补数而具有更低程度的时序准确性的WRCLK0、WRCLK90、WRCLK180、WRCLK270时钟信号。然而，在提供两个PCLK_RO_16、PCLK_FO_16时钟信号时，时钟分频电路可消耗更小功率。
根据前述内容将了解，尽管本文中已出于图解说明目的描述本发明的具体实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明的范围不应限于本文中所描述的具体实施例中的任一者。

Claims (20)

1.一种设备，其包括时钟产生电路，所述时钟产生电路经配置以：
在第一模式中基于第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号的上升边缘及后边缘中的一者而产生输出时钟信号，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号的相位相对于彼此移位；及
在第二模式中基于第五时钟信号及第六时钟信号的上升边缘及后边缘两者而产生所述输出时钟信号。
2.根据权利要求1所述的设备，其进一步包括时钟驱动器，所述时钟驱动器经配置以在所述第一模式中基于输入时钟信号而产生所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，且在所述第二模式中基于所述输入时钟信号而产生所述第五时钟信号及所述第六时钟信号。
3.根据权利要求2所述的设备，其中所述输入时钟信号及所述输出时钟信号中的每一者是以第一频率进行传送，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号、所述第四时钟信号、所述第五时钟信号及所述第六时钟信号中的每一者是以第二频率进行传送，所述第二频率为所述第一频率的一半大。
4.根据权利要求2所述的设备，其中所述第一时钟信号的相位相对于所述第二时钟信号移位达90度，所述第二时钟信号的相位相对于所述第三时钟信号移位达90度，所述第三时钟信号的相位相对于所述第四时钟信号移位达90度，所述第四时钟信号的相位相对于所述第一时钟信号移位达90度。
5.根据权利要求4所述的设备，其中所述第五时钟信号的相位相对于所述第六时钟信号移位达90度。
6.根据权利要求1所述的设备，其进一步包括：
第一总线、第二总线、第三总线及第四总线，在所述第一模式中，在所述第一总线、所述第二总线、所述第三总线及所述第四总线上驱动所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号；及
第五总线及第六总线，在所述第二模式中，在所述第五总线及所述第六总线上驱动所述第五时钟信号及所述第六时钟信号；且
其中所述第五总线及所述第六总线中的每一者与所述第一总线、所述第二总线、所述第三总线及所述第四总线中的每一者电解耦。
7.一种设备，其包括：
时钟分频电路，其经配置以接收输入时钟信号，且在第一模式中响应于所述输入时钟信号而提供第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号，所述第二时钟信号相对于所述第一时钟信号具有第一相位，所述第三时钟信号相对于所述第一时钟信号具有第二相位，且所述第四时钟信号相对于所述第一时钟信号具有第三相位，所述时钟分频电路进一步经配置以在第二模式中响应于所述输入时钟信号而提供第五时钟信号及第六时钟信号，所述第五时钟信号具有与所述第一时钟信号相同的相位，且所述第六时钟信号具有与所述第二时钟信号相同的相位；及
时钟产生电路，其耦合到所述时钟分频电路，且经配置以在所述第一模式中响应于所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号而提供选通时钟信号，所述时钟产生电路进一步经配置以在所述第二模式中响应于所述第五时钟信号、所述第五时钟信号的补数、所述第六时钟信号及所述第六时钟信号的补数而提供所述选通时钟信号。
8.根据权利要求7所述的设备，其中所述时钟分频电路包括：
分频器电路，其包含第一驱动器电路、第二驱动器电路、第三驱动器电路及第四驱动器电路，在所述第一模式中，所述第一驱动器电路、所述第二驱动器电路、所述第三驱动器电路及所述第四驱动器电路经配置以分别提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，且在所述第二模式中，所述第一驱动器电路及所述第二驱动器电路经配置以提供所述第一时钟信号及所述第二时钟信号；
第一传送门，其经配置以在所述第一模式中提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号；及
第二传送门，其经配置以在所述第二模式中分别提供所述第一时钟信号及所述第二时钟信号作为所述第五时钟信号及所述第六时钟信号。
9.根据权利要求7所述的设备，其中所述时钟分频电路包括：
分频器电路，其包含第一驱动器电路、第二驱动器电路、第三驱动器电路及第四驱动器电路，在所述第一模式中，所述第一驱动器电路、所述第二驱动器电路、所述第三驱动器电路及所述第四驱动器电路经配置以分别提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，所述分频器电路进一步包含第五驱动器电路及第六驱动器电路，在所述第二模式中，所述第五驱动器电路及所述第六驱动器电路经配置以提供所述第五时钟信号及所述第六时钟信号。
10.根据权利要求7所述的设备，其中所述时钟产生电路包括：
第一开关电路，其经配置以接收所述第一时钟信号及所述第五时钟信号；
第二开关电路，其经配置以接收所述第二时钟信号及所述第六时钟信号；
第三开关电路，其经配置以接收所述第三时钟信号及所述第五时钟信号的所述补数；及
第四开关电路，其经配置以接收所述第四时钟信号及所述第六时钟信号的所述补数，
其中所述第一开关电路、所述第二开关电路、所述第三开关电路及所述第四开关电路经配置以在所述第一模式中分别提供所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号，且进一步经配置以在所述第二模式中分别提供所述第五时钟信号、所述第六时钟信号、所述第五时钟信号的补数及所述第六时钟信号的补数。
11.根据权利要求7所述的设备，其中所述时钟产生电路进一步包括：
选通驱动器，其经配置以接收来自所述第一开关电路、所述第二开关电路、所述第三开关电路及所述第四开关电路的相应时钟信号，且响应于来自所述第一开关电路、所述第二开关电路、所述第三开关电路及所述第四开关电路的所述相应时钟信号而提供所述选通时钟信号。
12.根据权利要求11所述的设备，其中所述选通驱动器包括：
第一输入电路、第二输入电路、第三输入电路及第四输入电路，每一输入电路经配置以接收来自所述第一开关电路、所述第二开关电路、所述第三开关电路及所述第四开关电路的所述时钟信号中的相应一者，每一输入电路经配置以响应于所述时钟信号中的所述相应一者而提供相应输出；
第一前置驱动器电路、第二前置驱动器电路、第三前置驱动器电路及第四前置驱动器电路，其各自经配置以接收来自所述第一输入电路、所述第二输入电路、所述第三输入电路及所述第四输入电路的相应输出，且每一前置驱动器电路进一步经配置以响应于来自所述第一输入电路、所述第二输入电路、所述第三输入电路及所述第四输入电路的所述相应输出而提供相应第一驱动器信号及第二驱动器信号；及
第一驱动器电路、第二驱动器电路、第三驱动器电路及第四驱动器电路，其各自经配置以接收来自所述第一前置驱动器电路、所述第二前置驱动器电路、所述第三前置驱动器电路及所述第四前置驱动器电路中的一者的相应第一驱动器信号及第二驱动器信号，且每一驱动器电路进一步经配置以响应于来自所述第一前置驱动器电路、所述第二前置驱动器电路、所述第三前置驱动器电路及所述第四前置驱动器电路中的一者的所述相应第一驱动器信号及第二驱动器信号而将第一供应电压或第二供应电压提供到输出节点。
13.根据权利要求7所述的设备，其中所述时钟产生电路进一步经配置以在所述第一模式中响应于所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号而提供所述选通时钟信号的补数，且所述时钟产生电路进一步经配置以在所述第二模式中响应于所述第五时钟信号、所述第五时钟信号的补数、所述第六时钟信号及所述第六时钟信号的补数而提供所述选通时钟信号的所述补数。
14.根据权利要求7所述的设备，其进一步包括：
第一反相器电路，其经配置以响应于所述第五时钟信号而提供所述第五时钟信号的所述补数；及
第二反相器电路，其经配置以响应于所述第六时钟信号而提供所述第六时钟信号的所述补数。
15.一种方法，其包括：
接收输入时钟信号；
在第一模式中，
提供第一时钟信号，所述第一时钟信号具有对应于所述输入时钟信号的每隔一个上升时钟边缘的上升时钟边缘；
提供第二时钟信号，所述第二时钟信号具有对应于所述输入时钟信号的每隔一个下降时钟边缘的上升时钟边缘；
提供第三时钟信号，所述第三时钟信号具有对应于所述输入时钟信号的在所述输入时钟信号的所述每隔一个上升时钟边缘之间的上升时钟边缘的上升时钟边缘；
提供第四时钟信号，所述第四时钟信号具有对应于所述输入时钟信号的在所述输入时钟信号的所述每隔一个下降时钟边缘之间的下降时钟边缘的上升时钟边缘；及
依据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号而提供输出时钟信号；及
在第二模式中，
提供第五时钟信号，所述第五时钟信号具有对应于所述输入时钟信号的每隔一个上升时钟边缘的上升时钟边缘；
提供第六时钟信号，所述第六时钟信号具有对应于所述输入时钟信号的每隔一个下降时钟边缘的上升时钟边缘；
提供第七时钟信号，所述第七时钟信号为所述第五时钟信号的补数；
提供第八时钟信号，所述第八时钟信号为所述第六时钟信号的补数；及
响应于所述第五时钟信号、所述第六时钟信号、所述第七时钟信号及所述第八时钟信号而提供所述输出时钟信号。
16.根据权利要求15所述的方法，其中所述第一时钟信号、所述第二时钟信号、所述第三时钟信号、所述第四时钟信号、所述第五时钟信号及所述第六时钟信号具有所述输入时钟信号的时钟频率的一半。
17.根据权利要求15所述的方法，其中依据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号而提供所述输出时钟信号包括：在输出节点处组合所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号。
18.根据权利要求15所述的方法，其中所述第一时钟信号、所述第二时钟信号、所述第三时钟信号及所述第四时钟信号是正交时钟信号。
19.根据权利要求15所述的方法，其中所述输入时钟信号在所述第一模式期间具有第一时钟频率且在所述第二模式期间具有第二时钟频率，所述第二时钟频率低于所述第一时钟频率。
20.根据权利要求15所述的方法，其中所述输入时钟信号包括输入数据选通信号，且其中所述输出时钟信号为多个多相输入数据时钟信号中的一者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695394B2 (en) 2021-10-15 2023-07-04 Changxin Memory Technologies, Inc. Data synthesizer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418081B1 (en) 2018-10-10 2019-09-17 Micron Technology, Inc. Apparatuses and methods for providing voltages to conductive lines between which clock signal lines are disposed
US11315622B2 (en) 2020-03-30 2022-04-26 Micron Technology, Inc. DDR5 four-phase generator with improved metastability resistance

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020116423A1 (en) * 2000-12-20 2002-08-22 International Business Machines Corporation Programmable non-integer fractional divider
CN1820322A (zh) * 2003-07-09 2006-08-16 米克伦技术公司 用于双倍数据速率多位写入的数据选通同步电路和方法
US20060244503A1 (en) * 2005-04-27 2006-11-02 Lee Geun I Internal clock generator
CN1902708A (zh) * 2003-10-09 2007-01-24 米克伦技术公司 用于为低功率刷新操作而控制时钟同步电路的电路及方法
US20080001638A1 (en) * 2006-06-30 2008-01-03 Byoung Jin Choi Clock generator circuit, method of clock generating, and data output circuit using the clock generating circuit and method
US20110248752A1 (en) * 2010-04-09 2011-10-13 Micron Technology, Inc. Clock signal generators having a reduced power feedback clock path and methods for generating clocks
CN103026627A (zh) * 2010-08-09 2013-04-03 德州仪器公司 高速分频器及使用高速分频器的锁相环路
US20130155792A1 (en) * 2011-12-14 2013-06-20 Elpida Memory, Inc. Semiconductor device having data terminal supplied with plural write data in serial
CN104282325A (zh) * 2013-05-31 2015-01-14 飞思卡尔半导体公司 具有读取定时信息的多数据速率存储器
US20150293556A1 (en) * 2014-04-14 2015-10-15 Macronix International Co., Ltd. Configurable clock interface device
US9818462B1 (en) * 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
CN107545915A (zh) * 2016-06-29 2018-01-05 三星电子株式会社 操作半导体存储器装置的方法和半导体存储器装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705942A (en) 1995-09-29 1998-01-06 Intel Corporation Method and apparatus for locating and improving critical speed paths in VLSI integrated circuits
US7126874B2 (en) 2004-08-31 2006-10-24 Micron Technology, Inc. Memory system and method for strobing data, command and address signals
KR100674916B1 (ko) 2004-10-28 2007-01-26 삼성전자주식회사 꼬인 다면 위상 클록 전송 라인 및 이를 이용한 반도체 장치
KR100906059B1 (ko) 2007-11-05 2009-07-03 주식회사 동부하이텍 Ｍｔｃｍｏｓ셀 제조 방법
IT1394705B1 (it) 2009-05-29 2012-07-13 St Microelectronics Srl Divisore di un segnale multifase.

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020116423A1 (en) * 2000-12-20 2002-08-22 International Business Machines Corporation Programmable non-integer fractional divider
CN1820322A (zh) * 2003-07-09 2006-08-16 米克伦技术公司 用于双倍数据速率多位写入的数据选通同步电路和方法
CN1902708A (zh) * 2003-10-09 2007-01-24 米克伦技术公司 用于为低功率刷新操作而控制时钟同步电路的电路及方法
US20060244503A1 (en) * 2005-04-27 2006-11-02 Lee Geun I Internal clock generator
US20080001638A1 (en) * 2006-06-30 2008-01-03 Byoung Jin Choi Clock generator circuit, method of clock generating, and data output circuit using the clock generating circuit and method
US20110248752A1 (en) * 2010-04-09 2011-10-13 Micron Technology, Inc. Clock signal generators having a reduced power feedback clock path and methods for generating clocks
CN103026627A (zh) * 2010-08-09 2013-04-03 德州仪器公司 高速分频器及使用高速分频器的锁相环路
US20130155792A1 (en) * 2011-12-14 2013-06-20 Elpida Memory, Inc. Semiconductor device having data terminal supplied with plural write data in serial
CN104282325A (zh) * 2013-05-31 2015-01-14 飞思卡尔半导体公司 具有读取定时信息的多数据速率存储器
US20150293556A1 (en) * 2014-04-14 2015-10-15 Macronix International Co., Ltd. Configurable clock interface device
CN107545915A (zh) * 2016-06-29 2018-01-05 三星电子株式会社 操作半导体存储器装置的方法和半导体存储器装置
US9818462B1 (en) * 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHING-CHE CHUNG: "An All-Digital Delay-Locked Loop for DDR SDRAM Controller Applications", 《2006 INTERNATIONAL SYMPOSIUM ON VLSI DESIGN, AUTOMATION AND TEST》 *
季振凯等: "基于FPGA的时钟信号实现方法", 《电子与封装》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695394B2 (en) 2021-10-15 2023-07-04 Changxin Memory Technologies, Inc. Data synthesizer

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Publication number Publication date
US10339998B1 (en) 2019-07-02
US10803923B2 (en) 2020-10-13
CN110310684B (zh) 2023-05-12
US20190304532A1 (en) 2019-10-03

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