JPH07271490A - バス入出力回路 - Google Patents
バス入出力回路Info
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- JPH07271490A JPH07271490A JP6063258A JP6325894A JPH07271490A JP H07271490 A JPH07271490 A JP H07271490A JP 6063258 A JP6063258 A JP 6063258A JP 6325894 A JP6325894 A JP 6325894A JP H07271490 A JPH07271490 A JP H07271490A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的は、ノイズの発生を抑えること
のできるバス入出力回路を提供することである。 【構成】 内部データバス３４ｂと外部データバス４６
ｂとの間には、アンドゲート１２ｂと出力バッファ１２
ｃと、それらと並列に入力バッファ１２ａが接続されて
おり、出力バッファ１２ｃの制御端子には制御信号ａ
が、入力バッファ１２ａの制御端子には制御信号ａを反
転させた信号が供給されている。また、アンドゲート１
２ｂの一方の入力端子には制御信号ｂが供給されてい
る。外部ＲＡＭ４７、外部ＲＯＭ４８に対するアクセス
要求でないときには、ＣＰＵからはハイレベルの制御信
号ａとローレベルの制御信号ｂが出力され、各出力バッ
ファ１２ｃはスルーとなるが、アンドゲート１２ｂは閉
じた状態となるので、内部データバス３４ｂのデータは
外部データバス４６ｂに出力されない。
のできるバス入出力回路を提供することである。 【構成】 内部データバス３４ｂと外部データバス４６
ｂとの間には、アンドゲート１２ｂと出力バッファ１２
ｃと、それらと並列に入力バッファ１２ａが接続されて
おり、出力バッファ１２ｃの制御端子には制御信号ａ
が、入力バッファ１２ａの制御端子には制御信号ａを反
転させた信号が供給されている。また、アンドゲート１
２ｂの一方の入力端子には制御信号ｂが供給されてい
る。外部ＲＡＭ４７、外部ＲＯＭ４８に対するアクセス
要求でないときには、ＣＰＵからはハイレベルの制御信
号ａとローレベルの制御信号ｂが出力され、各出力バッ
ファ１２ｃはスルーとなるが、アンドゲート１２ｂは閉
じた状態となるので、内部データバス３４ｂのデータは
外部データバス４６ｂに出力されない。
Description
【０００１】
【産業上の利用分野】本発明は、内部バスと外部バスと
を接続するバス入出力回路に関する。
を接続するバス入出力回路に関する。
【０００２】
【従来の技術】ＣＰＵ、ＲＯＭ、ＲＡＭ、入出力回路等
を１つのチップに内蔵したＬＳＩでも、メモリの拡張用
のデータバス、アドレスバス、制御信号の出力線等が設
けられており、それらのバスを介して外部ＲＡＭ、外部
ＲＯＭ等を増設できるようになっている。
を１つのチップに内蔵したＬＳＩでも、メモリの拡張用
のデータバス、アドレスバス、制御信号の出力線等が設
けられており、それらのバスを介して外部ＲＡＭ、外部
ＲＯＭ等を増設できるようになっている。
【０００３】最近、電話回線を利用して無線により受信
端末を携帯している人を呼び出すことのできる無線呼び
出しシステムが普及してきている。この無線呼び出しシ
ステムで使用されるページング受信機の中には、より多
くの情報を記憶できるようにＲＡＭ等を増設できるよう
になっているものもある。
端末を携帯している人を呼び出すことのできる無線呼び
出しシステムが普及してきている。この無線呼び出しシ
ステムで使用されるページング受信機の中には、より多
くの情報を記憶できるようにＲＡＭ等を増設できるよう
になっているものもある。
【０００４】図３は、外部ＲＯＭ、外部ＲＡＭを接続可
能なページング受信機の回路ブロック図である。無線部
３１は、アンテナ３２で受信したディジタル信号を復調
してランダムロジック（デコーダ部）３３に出力する回
路である。
能なページング受信機の回路ブロック図である。無線部
３１は、アンテナ３２で受信したディジタル信号を復調
してランダムロジック（デコーダ部）３３に出力する回
路である。
【０００５】ランダムロジック３３は、無線部３１で復
調されたディジタル信号を復号し、受信データに含まれ
るＩＤコードがＩＤ−ＲＯＭ４２に記憶されている自装
置のＩＤコードと一致するか否かを判断し、ＩＤコード
が一致するときには、続いて受信されるディジタルデー
タを復号して内部バス３４に出力し、ＩＤコードが不一
致のときには受信を中止する。
調されたディジタル信号を復号し、受信データに含まれ
るＩＤコードがＩＤ−ＲＯＭ４２に記憶されている自装
置のＩＤコードと一致するか否かを判断し、ＩＤコード
が一致するときには、続いて受信されるディジタルデー
タを復号して内部バス３４に出力し、ＩＤコードが不一
致のときには受信を中止する。
【０００６】ＣＰＵ３５は、ＲＯＭ３６に格納されてい
る制御プログラムに従って受信処理等を実行し、ランダ
ムロジック３３から出力される受信データをＲＡＭ３７
へ格納する。また、ＣＰＵ３５は入出力回路（Ｉ／Ｏ）
３８に指示して、着信があったことをスピーカ４３によ
り報知させる。また、ＣＰＵ３５は、入出力回路３８に
指示して受信メッセージを表示器４４に表示させ、キー
入力部４４からのキー入力の検出等を行わせる。
る制御プログラムに従って受信処理等を実行し、ランダ
ムロジック３３から出力される受信データをＲＡＭ３７
へ格納する。また、ＣＰＵ３５は入出力回路（Ｉ／Ｏ）
３８に指示して、着信があったことをスピーカ４３によ
り報知させる。また、ＣＰＵ３５は、入出力回路３８に
指示して受信メッセージを表示器４４に表示させ、キー
入力部４４からのキー入力の検出等を行わせる。
【０００７】内部バス３４は、入力バッファ３９ａ、３
９ｂ及び入出力バッファ４０を介して外部バス４６に接
続されており、その外部バス４６には拡張用の外部ＲＡ
Ｍ４７と外部ＲＯＭ４８とが接続されている。なお、内
部バス３４から出力バッファ３９ａを介してアドレスデ
ータが外部バス４６に出力され、出力バッファ３９ｂを
介してＲＤ、ＷＲ等の制御信号が出力される。また、入
出力バッファ４０を介して内部バス３４と外部バス４６
との間でデータがやりとりされる。なお、上述したラン
ダムロジック３３、ＣＰＵ３５、ＲＯＭ３６、ＲＡＭ３
７、入出力回路３８、入力バッファ３９ａ、３９ｂ、入
出力バッファ４０は、１つのＬＳＩ４１に内蔵されてい
る。
９ｂ及び入出力バッファ４０を介して外部バス４６に接
続されており、その外部バス４６には拡張用の外部ＲＡ
Ｍ４７と外部ＲＯＭ４８とが接続されている。なお、内
部バス３４から出力バッファ３９ａを介してアドレスデ
ータが外部バス４６に出力され、出力バッファ３９ｂを
介してＲＤ、ＷＲ等の制御信号が出力される。また、入
出力バッファ４０を介して内部バス３４と外部バス４６
との間でデータがやりとりされる。なお、上述したラン
ダムロジック３３、ＣＰＵ３５、ＲＯＭ３６、ＲＡＭ３
７、入出力回路３８、入力バッファ３９ａ、３９ｂ、入
出力バッファ４０は、１つのＬＳＩ４１に内蔵されてい
る。
【０００８】ここで、入出力バッファ４０の構成を図４
を参照して説明する。入出力バッファ４０は、入出力用
の２個のスリーステート・バッファ４０ａ、４０ｂと、
入力用バッファ４０ａの制御端子に接続されるインバー
タ４０ｃとで構成されている。制御信号ａは、出力バッ
ファ４０ｂの制御端子に供給され、その制御信号ａをイ
ンバータ４０ｃで反転させた信号が入力バッファ４０ａ
の制御端子に供給されている。この制御信号ａは、外部
ＲＡＭ４７や外部ＲＯＭ４８からデータを読み出す時以
外は、ハイレベルとなっており、そのとき入力バッファ
４０ａはハイインピーダンス状態、出力バッファ４０ｂ
は入力データがそのまま出力されるスルーな状態になっ
ている。
を参照して説明する。入出力バッファ４０は、入出力用
の２個のスリーステート・バッファ４０ａ、４０ｂと、
入力用バッファ４０ａの制御端子に接続されるインバー
タ４０ｃとで構成されている。制御信号ａは、出力バッ
ファ４０ｂの制御端子に供給され、その制御信号ａをイ
ンバータ４０ｃで反転させた信号が入力バッファ４０ａ
の制御端子に供給されている。この制御信号ａは、外部
ＲＡＭ４７や外部ＲＯＭ４８からデータを読み出す時以
外は、ハイレベルとなっており、そのとき入力バッファ
４０ａはハイインピーダンス状態、出力バッファ４０ｂ
は入力データがそのまま出力されるスルーな状態になっ
ている。
【０００９】
【発明が解決しようとする課題】ところで、上述したよ
うに出力バッファ４０ｂがスルーな状態となっている
と、内部バス３４に出力されたデータがそのまま外部バ
ス４６に出力される。外部バス４６は、通常プリント基
板上の配線パターンなどで構成されるので、内部バスの
データの変化が配線パターン上の電流変化となり不要輻
射波等が発生する。そして、その不要輻射波がアンテナ
３２などから受信部３１にまわりこみＳ／Ｎ比を低下さ
せるという問題点があった。
うに出力バッファ４０ｂがスルーな状態となっている
と、内部バス３４に出力されたデータがそのまま外部バ
ス４６に出力される。外部バス４６は、通常プリント基
板上の配線パターンなどで構成されるので、内部バスの
データの変化が配線パターン上の電流変化となり不要輻
射波等が発生する。そして、その不要輻射波がアンテナ
３２などから受信部３１にまわりこみＳ／Ｎ比を低下さ
せるという問題点があった。
【００１０】本発明の目的は、ノイズの発生を抑えるこ
とのできるバス入出回路を提供することである。
とのできるバス入出回路を提供することである。
【００１１】
【課題を解決するための手段】内部バスと外部とを接続
するバス入出力回路において、本発明のバス入出力回路
は、内部バスから外部バスへ、あるいは外部バスから内
部バスへ双方向にデータを入出力する入出力バッファ
と、内部バスから入力するデータを外部バスに出力する
か、それとも出力しないかを制御する制御ゲートとを備
える。
するバス入出力回路において、本発明のバス入出力回路
は、内部バスから外部バスへ、あるいは外部バスから内
部バスへ双方向にデータを入出力する入出力バッファ
と、内部バスから入力するデータを外部バスに出力する
か、それとも出力しないかを制御する制御ゲートとを備
える。
【００１２】
【作用】本発明では、例えば外部バスに接続されている
記憶装置にデータを書き込む場合には、制御ゲートを開
き、その制御ゲートと入出力バッファを介して内部バス
から外部バスへデータを出力する。それに対して、内部
バスに接続されている記憶装置に対してデータを書き込
む場合、あるいは読み出す場合には、制御ゲートを閉
じ、内部バスから外部バスへデータが出力されないよう
にしている。
記憶装置にデータを書き込む場合には、制御ゲートを開
き、その制御ゲートと入出力バッファを介して内部バス
から外部バスへデータを出力する。それに対して、内部
バスに接続されている記憶装置に対してデータを書き込
む場合、あるいは読み出す場合には、制御ゲートを閉
じ、内部バスから外部バスへデータが出力されないよう
にしている。
【００１３】従って、内部バスのデータの変化が外部バ
スに影響しないので、外部バスから不要輻射波が放射さ
れるのを防止できる。特に、無線回路を有する装置で
は、外部バスから放射されるノイズが減少するので、そ
のノイズにより無線回路のＳ／Ｎ比が劣化するのを防止
できる。
スに影響しないので、外部バスから不要輻射波が放射さ
れるのを防止できる。特に、無線回路を有する装置で
は、外部バスから放射されるノイズが減少するので、そ
のノイズにより無線回路のＳ／Ｎ比が劣化するのを防止
できる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。以下の実施例は本発明のバス入出力回路をペ
ージング受信機に適用した場合を示している。この実施
例のベージング受信機は、バス入出力回路を除くと、図
３に示した従来のページング受信機と基本的には同様な
構成を有しており、以下図３と同一な回路ブロックには
同じ符号を付けてそれらの説明を省略する。
説明する。以下の実施例は本発明のバス入出力回路をペ
ージング受信機に適用した場合を示している。この実施
例のベージング受信機は、バス入出力回路を除くと、図
３に示した従来のページング受信機と基本的には同様な
構成を有しており、以下図３と同一な回路ブロックには
同じ符号を付けてそれらの説明を省略する。
【００１５】図１は、本発明の実施例のバス入出力回路
の回路構成図である。内部バス３４は、内部アドレスバ
ス３４ａ、内部データバス３４ｂ、内部制御バス３４ｃ
とからなり、外部バス４６は、外部アドレスバス４６ａ
と、外部データバス４６ｂと、外部制御信号線からなっ
ている。
の回路構成図である。内部バス３４は、内部アドレスバ
ス３４ａ、内部データバス３４ｂ、内部制御バス３４ｃ
とからなり、外部バス４６は、外部アドレスバス４６ａ
と、外部データバス４６ｂと、外部制御信号線からなっ
ている。
【００１６】内部アドレスバス３４ａと外部アドレスバ
ス４６ａとの間には、アドレスデータのビット数分の出
力バッファ１１が接続され、内部データバス３４ｂと外
部データバス４６ｂとの間にはデータのビット数分の入
出力バッファ１２が接続されている。
ス４６ａとの間には、アドレスデータのビット数分の出
力バッファ１１が接続され、内部データバス３４ｂと外
部データバス４６ｂとの間にはデータのビット数分の入
出力バッファ１２が接続されている。
【００１７】入出力バッファ１２は、外部データバス４
６ｂのデータを内部データバス３４ｂに出力する入力バ
ッファ１２ａと、内部データバス４６のデータと制御信
号ｂとが入力するアンドゲート１２ｂと、そのアンドゲ
ート１２ｂの出力を外部データバス４６ｂに出力する出
力バッファ１２ｃとからなり、入力バッファ１２ａの制
御端子には制御信号ａをインバータ１４で反転させた信
号が与えられ、出力バッファ１２ｃの制御端子には制御
信号ａが与えられている。
６ｂのデータを内部データバス３４ｂに出力する入力バ
ッファ１２ａと、内部データバス４６のデータと制御信
号ｂとが入力するアンドゲート１２ｂと、そのアンドゲ
ート１２ｂの出力を外部データバス４６ｂに出力する出
力バッファ１２ｃとからなり、入力バッファ１２ａの制
御端子には制御信号ａをインバータ１４で反転させた信
号が与えられ、出力バッファ１２ｃの制御端子には制御
信号ａが与えられている。
【００１８】また、内部制御バス３４ｃと外部制御信号
線との間には、リード信号ＲＤ用出力バッファ１３、ラ
イト信号ＷＲ用出力バッファ１３、チップイネーブル信
号ＣＥ１用出力バッファ１３、チップイネーブル信号Ｃ
Ｅ２用出力バッファ１３がそれぞれ接続されている。な
お、リード信号ＲＤは外部ＲＡＭ４７及び外部ＲＯＭ４
８のＲＤ端子に供給され、ライト信号ＷＲは、外部ＲＡ
Ｍ４７及び外部ＲＯＭ４８のＷＲ端子に供給されてい
る。さらに、チップイネーブル信号ＣＥ１は、外部ＲＯ
Ｍ４８のＣＥ端子に、チップイネーブル信号ＣＥ２は外
部ＲＡＭ４７のＣＥ端子に供給されている。
線との間には、リード信号ＲＤ用出力バッファ１３、ラ
イト信号ＷＲ用出力バッファ１３、チップイネーブル信
号ＣＥ１用出力バッファ１３、チップイネーブル信号Ｃ
Ｅ２用出力バッファ１３がそれぞれ接続されている。な
お、リード信号ＲＤは外部ＲＡＭ４７及び外部ＲＯＭ４
８のＲＤ端子に供給され、ライト信号ＷＲは、外部ＲＡ
Ｍ４７及び外部ＲＯＭ４８のＷＲ端子に供給されてい
る。さらに、チップイネーブル信号ＣＥ１は、外部ＲＯ
Ｍ４８のＣＥ端子に、チップイネーブル信号ＣＥ２は外
部ＲＡＭ４７のＣＥ端子に供給されている。
【００１９】なお、外部ＲＯＭ４８、外部ＲＡＭ４７に
は、ＣＰＵ３５側からアクセスする場合のアドレスが割
りつけられており、外部ＲＡＭ４７のアドレスを指定し
てデータを書き込む場合のみ、制御信号ｂがハイレベル
となるようになっている。
は、ＣＰＵ３５側からアクセスする場合のアドレスが割
りつけられており、外部ＲＡＭ４７のアドレスを指定し
てデータを書き込む場合のみ、制御信号ｂがハイレベル
となるようになっている。
【００２０】次に、図２は、入出力バッファ１２の構成
を示す図である。ただし、同図には制御信号ａを反転さ
せるインバータ１４も併せて示してある。ここで、図１
のバス入出力回路の動作を説明する。外部ＲＯＭ４８か
らデータを読み出す場合には、ＣＰＵ３５から外部ＲＡ
Ｍ４８をイネーブルにするチップイネーブル信号ＣＥ２
と、リード信号ＲＤと、ローレベルの制御信号ａが出力
される。これにより、各入力バッファ１２ａはスルーと
なり、各出力バッファ１２ｃはハイインピーダンス状態
となる。
を示す図である。ただし、同図には制御信号ａを反転さ
せるインバータ１４も併せて示してある。ここで、図１
のバス入出力回路の動作を説明する。外部ＲＯＭ４８か
らデータを読み出す場合には、ＣＰＵ３５から外部ＲＡ
Ｍ４８をイネーブルにするチップイネーブル信号ＣＥ２
と、リード信号ＲＤと、ローレベルの制御信号ａが出力
される。これにより、各入力バッファ１２ａはスルーと
なり、各出力バッファ１２ｃはハイインピーダンス状態
となる。
【００２１】このとき、内部アドレスバス３４ａには外
部ＲＯＭ４８の特定のアドレスを指定するアドレスデー
タが出力され、そのアドレスデータが出力バッファ１１
を通り外部アドレスバス４６に出力されて外部ＲＯＭ４
８がアクセスされる。そして、そのアドレスデータで指
定される外部ＲＯＭ４８のデータが読み出されて外部デ
ータバス４６ｂに出力される。このとき、入出力バッフ
ァ１２は、入力バッファ１２ａがスルーとなっているの
で、外部ＲＯＭ４８から読み出されたデータは各入力バ
ッファ１２ａを通り内部データバス３４ｂに出力され
る。
部ＲＯＭ４８の特定のアドレスを指定するアドレスデー
タが出力され、そのアドレスデータが出力バッファ１１
を通り外部アドレスバス４６に出力されて外部ＲＯＭ４
８がアクセスされる。そして、そのアドレスデータで指
定される外部ＲＯＭ４８のデータが読み出されて外部デ
ータバス４６ｂに出力される。このとき、入出力バッフ
ァ１２は、入力バッファ１２ａがスルーとなっているの
で、外部ＲＯＭ４８から読み出されたデータは各入力バ
ッファ１２ａを通り内部データバス３４ｂに出力され
る。
【００２２】次に、外部ＲＡＭ４７からデータを読み出
す場合には、ＣＰＵ３５から外部ＲＡＭ４７をイネーブ
ルとするチップイネーブル信号ＣＥ２と、リード信号Ｒ
Ｄと、ローレベルの制御信号ａが出力される。これによ
り、入出力バッファ１２の各入力バッファ１２ａはスル
ーとなり、各出力バッファ１２ｂはハイインピーダンス
状態となる。
す場合には、ＣＰＵ３５から外部ＲＡＭ４７をイネーブ
ルとするチップイネーブル信号ＣＥ２と、リード信号Ｒ
Ｄと、ローレベルの制御信号ａが出力される。これによ
り、入出力バッファ１２の各入力バッファ１２ａはスル
ーとなり、各出力バッファ１２ｂはハイインピーダンス
状態となる。
【００２３】このとき、内部アドレスバス３４ａには外
部ＲＡＭ４７の特定のアドレスを指定するアドレスデー
タが出力され、そのアドレスデータが出力バッファ１１
を通って外部アドレスバス４６ａに出力されてる。そし
て、そのアドレスデータで指定される外部ＲＡＭ４７の
データが読み出されて外部データバス４６ｂに出力され
る。このとき、入力バッファ１２ａがスルーとなってい
るので、外部ＲＡＭ４７から出力されたデータは入力バ
ッファ１２ａを通り内部データバス３４ｂに出力され
る。
部ＲＡＭ４７の特定のアドレスを指定するアドレスデー
タが出力され、そのアドレスデータが出力バッファ１１
を通って外部アドレスバス４６ａに出力されてる。そし
て、そのアドレスデータで指定される外部ＲＡＭ４７の
データが読み出されて外部データバス４６ｂに出力され
る。このとき、入力バッファ１２ａがスルーとなってい
るので、外部ＲＡＭ４７から出力されたデータは入力バ
ッファ１２ａを通り内部データバス３４ｂに出力され
る。
【００２４】一方、外部ＲＡＭ４７にデータを書き込む
場合には、ＣＰＵ３５から外部ＲＡＭ４７をイネーブル
とするチップイネーブル信号ＣＥ２と、ライト信号ＷＲ
と、ハイレベルの制御信号ａと、ハイレベルの制御信号
ｂとが出力される。これにより各入力バッファ１２ａは
ハイインピーダンス状態となり、各出力バッファ１２ｃ
はスルーとなる。また、各アンドゲート１２ｂも開いた
状態となり、各アンドゲート１２ｂの他方の入力端子に
入力するデータがそのまま出力される。
場合には、ＣＰＵ３５から外部ＲＡＭ４７をイネーブル
とするチップイネーブル信号ＣＥ２と、ライト信号ＷＲ
と、ハイレベルの制御信号ａと、ハイレベルの制御信号
ｂとが出力される。これにより各入力バッファ１２ａは
ハイインピーダンス状態となり、各出力バッファ１２ｃ
はスルーとなる。また、各アンドゲート１２ｂも開いた
状態となり、各アンドゲート１２ｂの他方の入力端子に
入力するデータがそのまま出力される。
【００２５】このとき、内部アドレスバス３４ａには外
部ＲＡＭ４７の特定のアドレスを指定するアドレスデー
タがバッファ１１を通って外部アドレスバス４６ａに出
力される。そして、このアドレスデータで外部ＲＡＭ４
７の書き込みアドレスが指定される。そのとき、出力バ
ッファ１２ｃがスルーとなり、アンドゲート１２ｂも開
いているので、内部データバス３４ｂに出力されたデー
タはアンドゲート１２ｂ、出力バッファ１２ｃを通り外
部データバス４６ｂに出力され外部ＲＡＭ４７の該当す
るアドレスに書き込まれる。
部ＲＡＭ４７の特定のアドレスを指定するアドレスデー
タがバッファ１１を通って外部アドレスバス４６ａに出
力される。そして、このアドレスデータで外部ＲＡＭ４
７の書き込みアドレスが指定される。そのとき、出力バ
ッファ１２ｃがスルーとなり、アンドゲート１２ｂも開
いているので、内部データバス３４ｂに出力されたデー
タはアンドゲート１２ｂ、出力バッファ１２ｃを通り外
部データバス４６ｂに出力され外部ＲＡＭ４７の該当す
るアドレスに書き込まれる。
【００２６】他方、外部ＲＯＭ４８、外部ＲＡＭ４７に
対するアクセス要求以外の場合、すなわちＬＳＩ４１内
部のＲＯＭ３６、ＲＡＭ３７に対するアクセス要求の場
合には、ＣＰＵ３５からはハイレベルの制御信号ａとロ
ーレベルの制御信号ｂが出力される。これにより、出力
バッファ１２ｃはスルーとなるが、アンドゲート１２ｂ
の一方の入力端子がローレベルとなるのでアンドゲート
１２ｃは閉じた状態となり、内部データバス３４ｂのデ
ータはアンドゲート１２ｂから出力されず、外部データ
バス４６ｂに出力されない。さらにこのとき、各入力バ
ッファ１２ａはハイインピーダンス状態となっているの
で、結局、内部データバス３４ｂと外部データバス４６
ｂとは完全に分離されることになる。
対するアクセス要求以外の場合、すなわちＬＳＩ４１内
部のＲＯＭ３６、ＲＡＭ３７に対するアクセス要求の場
合には、ＣＰＵ３５からはハイレベルの制御信号ａとロ
ーレベルの制御信号ｂが出力される。これにより、出力
バッファ１２ｃはスルーとなるが、アンドゲート１２ｂ
の一方の入力端子がローレベルとなるのでアンドゲート
１２ｃは閉じた状態となり、内部データバス３４ｂのデ
ータはアンドゲート１２ｂから出力されず、外部データ
バス４６ｂに出力されない。さらにこのとき、各入力バ
ッファ１２ａはハイインピーダンス状態となっているの
で、結局、内部データバス３４ｂと外部データバス４６
ｂとは完全に分離されることになる。
【００２７】従って、外部ＲＯＭ４８、外部ＲＡＭ４７
をアクセスしない場合には、内部データバス３４ｂと外
部データバス４６ｂとが分離されるので、内部データバ
ス３４ｂのデータの変化が外部データバス４６ｂに影響
し、それにより不要輻射波が放射され無線部３１に雑音
として入力されるのを防止することができる。
をアクセスしない場合には、内部データバス３４ｂと外
部データバス４６ｂとが分離されるので、内部データバ
ス３４ｂのデータの変化が外部データバス４６ｂに影響
し、それにより不要輻射波が放射され無線部３１に雑音
として入力されるのを防止することができる。
【００２８】なお、上述した実施例は、ページング受信
機について述べたが、これに限らず無線回路を有する無
線送受信機、携帯電話機等にも適用でき、さらには無線
回路を持たない装置でも不要輻射波を抑える上で有効で
ある。また、上述した実施例では、出力バッファ１２ｃ
にアンドゲート１２ｂを直列に接続しているが、他のゲ
ート回路を組み合わせて同様な機能を実現することもで
きる。
機について述べたが、これに限らず無線回路を有する無
線送受信機、携帯電話機等にも適用でき、さらには無線
回路を持たない装置でも不要輻射波を抑える上で有効で
ある。また、上述した実施例では、出力バッファ１２ｃ
にアンドゲート１２ｂを直列に接続しているが、他のゲ
ート回路を組み合わせて同様な機能を実現することもで
きる。
【００２９】
【発明の効果】本発明によれば、内部データバスと外部
データバスとを接続するバス入出力回路において、内部
データバスのみを使用するときには、内部データバスと
外部データバスとを分離することができるので、内部デ
ータバスの変化が外部データバスに影響して外部に不要
輻射波が放射されるのを防止できる。
データバスとを接続するバス入出力回路において、内部
データバスのみを使用するときには、内部データバスと
外部データバスとを分離することができるので、内部デ
ータバスの変化が外部データバスに影響して外部に不要
輻射波が放射されるのを防止できる。
【図１】本発明の実施例のページング受信機のバス入出
力回路の回路構成図である。
力回路の回路構成図である。
【図２】入出力バッファの構成を示す図である。
【図３】従来のページング受信機の回路ブロック図であ
る。
る。
【図４】従来の入出力バッファの構成を示す図である。
１２ 入出力バッファ １２ａ 入力バッファ １２ｂ アンドゲート １２ｃ 出力バッファ
Claims (3)
- 【請求項１】 内部バスと外部バスとを接続するバス入
出力回路において、 内部バスから外部バスへ、あるいは外部バスから内部バ
スへ双方向にデータを入出力する入出力バッファと、 内部バスから入力するデータを外部バスに出力するか、
それとも出力しないかを制御する制御ゲートとを備える
ことを特徴とするバス入出力回路。 - 【請求項２】 前記制御ゲートは、外部バスに接続され
る装置に対するデータの書き込み要求のときには、内部
バスのデータを外部バスに出力し、外部バスに接続する
装置に対するデータの書き込み要求以外のときには、内
部データバスのデータを外部バスに出力しないことを特
徴とする請求項１記載のバス入出力回路。 - 【請求項３】 前記制御ゲートはアンドゲートであり、
外部バスに接続される装置に対するデータの書き込み要
求のときには、内部バスのデータを前記入出力バッファ
に出力し、外部バスに接続する装置に対するデータの書
き込み要求以外のときは、内部データバスのデータを前
記入出力バッファに出力しないことを特徴とする請求項
１記載のバス入出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063258A JPH07271490A (ja) | 1994-03-31 | 1994-03-31 | バス入出力回路 |
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| CN95103609.2A CN1115441A (zh) | 1994-03-31 | 1995-03-31 | 集成电路的总线接口电路及输入/输出缓冲电路 |
| KR1019950007470A KR0157142B1 (ko) | 1994-03-31 | 1995-03-31 | 집적회로의 버스 인터페이스회로 및 입출력 버퍼회로 |
| EP95104863A EP0675448A1 (en) | 1994-03-31 | 1995-03-31 | Bus interface circuit of integrated circuit and input/output buffer circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063258A JPH07271490A (ja) | 1994-03-31 | 1994-03-31 | バス入出力回路 |
Publications (1)
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|---|---|
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0675448A1 (ja) |
| JP (1) | JPH07271490A (ja) |
| KR (1) | KR0157142B1 (ja) |
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