CN1115441A - 集成电路的总线接口电路及输入/输出缓冲电路 - Google Patents

Abstract

本发明提供能抑制噪音生成的总线接口电路。在内部数据总线和外部数据总线之间，AND门与输出缓存器被与输入缓存器并联起来。控制信号a被加到输出缓存器控制端，而其反相信号被加到输入缓存器的控制端。控制信号b被加到AND门的一输入端。当没有到外部RAM和外部ROM的存取请求时，CPU使控制信号a和b分别以高电平和低电平输出，这时，各输出缓存器允许相应的数据通过，但内部数据总线上的数据因AND门被置关闭状态而不被输出到外部数据总线。

Description

集成电路的总线接口电路及 输入/输出缓冲电路

本发明涉及一种带有内部总线线路的集成电路，特别地涉及一种用于将设于集成电路内的总线线路(内部总线)连到例如在一印刷电路板上形成的总线线路(外部总线)上的总线接口电路，上述集成电路安装在上述印刷电路板上。

目前的电子装置中使用了所谓的LSI(大规模集成电路)装置的IC(集成电路)结构，它将CPU、ROM、RAM和输入/输出电路等都包含在一块芯片上，并通过一内部总线将这些电路元件连接在一起。在这些大规模集成电路中，有些装置装有总线接口电路，用以通过一总线系统与外部RAM、外部ROM等相连。例如在用于无线寻呼系统的寻呼接收器中，其中的一些在这类大规模集成电路中就带有扩展RAM等，以储存更多的信息。

图1是一方框图，其示出了连有外部ROM和外部RAM的一寻呼接收器。这类装置中的一射频单元1将从天线2接收的数字信号解调并将该解调的信号输出到一随机逻辑单元(解码单元)31。

该随机逻辑单元31对来自射频单元1的解调数字信号进行解码并判断所接收数据中的ID(标识)码是否同存于ID-ROM4中的用户设备标识码一致。如果一致，则相继的数字数据继续被接收，并被解码以输出到一内部总线32。如果不一致，则数据接收中断。

CPU33根据存于ROM34中的控制程序执行接收处理过程等，并使来自随机逻辑单元31的接收数据存于一RAM35。进一步地，CPU33发出指令给输入/输出(I/O)电路36，通知用户设备一输入呼叫的到达。CPU33向输入/输出电路36发出指令，以使接收的信息可在显示器6上显示出来，并使键输入部7的键输入数据被检测到，等等。

内部总线32通过输出缓存器37、输入/输出缓存器38和输出缓存器39与外部总线8相连。用于扩充的外部RAM9和ROM10被连到外部总线8上。地址数据通过输出缓存器37从内部总线32输出到外部总线8，而诸如读(RD)和写(WR)的控制信号则通过输出缓存器39输出到外部总线8。数据存取是通过输入/输出缓存器38而在内部总线32和外部总线8之间完成的。随机逻辑单元31、内部总线32、CPU33、ROM34、RAM35、输入/输出电路36、输出缓存器37和39以及输入/输出缓存器38均装在一LSI装置3中。

下面将参照图2说明输入/输出缓存器38的结构。

输入/输出缓存器38包括一输入三态缓存器38a、一输出三态缓存器38b以及一与输入缓存器38a的控制端相连的反相器38c。控制信号a被加到输出缓存器38b的控制端，并且由反相器38c输出的控制信号a的反相信号被加到输入缓存器38a的控制端。除非从外部RAM9或外部ROM10读取数据，则控制信号a保持一高电平，此时输入缓存器38a被置为高阻状态并且输出缓存器38b允许输入数据通过。

当形成上述情况时，三态输出缓存器38b被置为这种“通过”状态，输出到内部总线32上的数据按原样被传送到外部总线8。由于外部总线8通常是以互连形式等装在印刷电路板上而构成的，因而在内部总线上的任何数据变化都会转变为在互连形式上的电流变化，从而生成不需要的辐射波。在传统的寻呼接收器中，用在LSI装置中的工作时钟的频率都较低，大约在32.768KHz；因而工作电压也较低，大约为1.5V。这样接收器受到上述辐射波的不良影响比较小。然而，如果用在LSI装置中的工作时钟的频率高到兆赫(MHz)级(例如1.92MHz)，则工作电压也必须高到大约3V，从而就不能忽略在接收器中的不良影响。此时，不需要的辐射波就被例如射频单元1通过天线2接收，从而使其信噪比降低。更进一步地，这种不需要的辐射波可通过一输入端进入LSI装置3，从而导致内部电路产生工作误差。在天线与LSI装置都装于同一罩壳内的射频装置中，存在不需要的辐射波的问题就更为突出。

因而本发明的目的就是要提供一种能够抑制不需要的辐射波生成的总线接口电路以及输入/输出缓冲电路。

根据本发明的一个方面，其提供了一种装于一集成电路装置内的总线接口电路，用以将该集成电路装置的内部总线同装在集成电路装置外部的一外部总线连接起来。该总线接口电路包括：

一第一输出缓存器，用于将内部总线上的数据输出到外部总线；

一输入缓存器，用于将外部总线上的数据输入到内部总线；以及

用于通过第一输出缓存器控制数据输出和通过输入缓存器控制数据输入的装置；

其中，控制装置在数据处理仅在集成电路装置内被执行的时候，禁止数据从第一输出缓存器输出。

根据本发明的另一个方面，其提供了一种集成电路装置的输入/输出缓中电路，包括：

一个被连在一内部数据信号线路和一输入/输出端之间的输出缓存器，用于输出数据，其中的输入/输出端与一外部数据信号线路相连；

一个被连在内部数据信号线路与并联到上述输出缓存器上的输入/输出端之间的输入缓存器，用于输出数据；以及

用于通过输出缓存器控制数据输出和通过输入缓存器控制数据输入的装置；

其中，控制装置在数据处理仅在集成电路装置内被执行的时候，禁止数据从输出缓存器输出。

按照本发明，当数据被写入例如一与外部总线相连的存储装置时，控制装置允许数据从第一输出缓存器输出到外部总线。当数据被写入一与内部总线相连的存储装置或由该存储装置中被读取时，控制装置禁止数据从第一输出缓存器输出到外部总线。

结果，由于在内部总线上的数据失真不会对外部总线产生不良影响，因而就可避免外部总线出现不需要的波辐射。尤其对带有射频电路的装置，其外部总线可以辐射较小的噪音(即不需要的波)，避免了射频电路的信噪比因噪音而被降低。

本发明其他的目的和优点将通过下面的说明而体现出来，并且其中的一部分将从说明中得到明显的体现或通过实践本发明而获得。本发明的目的和优点可以通过特别在所附的权利要求中指出的手段及其组合而实现和获得。

同具体说明相结合并构成说明书的一部分的附图例示了本发明当前的较佳实施例，这时附图同上面的总体说明与下面将给出的较佳实施例的说细说明一起，用来对本发明的原则进行解释说明。

图1示出了传统寻呼接收器的方框图；

图2示出了传统的输入/输出缓存器的结构；

图3是按照本发明第一实施例示出的用于寻呼接收器的一总线接口电路的电路图；

图4示出在图3的总线输入/输出电路中的输入/输出缓存器的结构；

图5为示于图3中的输入/输出缓存器的详细的电路图；

图6是用来示出图3中的另一输入/输出缓存器的电路图；

图7是按照本发明第二实施例示出的一总线接口电路的电路图；以及

图8是按照本发明第三实施例示出的一总线接口电路的电路结构。

下面将参照附图对本发明的实施例进行说明。

                 第一实施例

下面所述的实施例用来对将本发明的一总线接口电路应用于一寻呼接收器的示例进行说明。本发明的寻呼接收器除了总线接口电路外，具有与示于图1的传统的寻呼接收器基本相同的构造，因而对于在本实施例中所使用的与示于图1的部分和组件相对应的部分和组件的参考编号的进一步说明予以省略。

图3对按照本发明的第一实施例示出的一总线接口电路的电路结构进行了说明。按照上面所形成的电路，内部总线32包括一内部地址总线32a、一内部数据总线32b以及一内部控制总线32c；而外部总线8包括一外部地址总线8a、一外部数据总线8b以及外部控制信号线路。

内部地址总线32a的各信号线路通过输出缓存器11分别被连到外部地址总线8a的相应的信号线路上。内部数据总线32b的信号线路和外部数据总线8b的信号线路被连到一输入/输出缓存器12上。

输入/输出缓存器12包括：一输入三态缓存器12a，用于将外部数据总线8b的数据传送给内部数据总线32b；一与(AND)门12b，其输入端被加有内部总线32b的数据和一控制信号b；以及一输出三态缓存器12c，用于将AND门12b的输出传送给外部数据总线8b。一控制信号a经反相器14，即作为反相复制信号，被加到输入缓存器12a的控制端，该控制信号亦被直接加到输出缓存器12c的控制端。

这样，与示于图2的传统的输入/输出缓存器38相对应的按描述的这种方式构成的输入/输出缓存器12的结构即如图4所示。

图5是图4中的输入/输出缓存器12的更详细一些的结构图。示于图5的电路基本上提供了逻辑电路，但它主要由与非(NAND)电路、或非(NOR)电路和反相器构成，它们是由金属氧化物半导体(MOS)晶体管构成的基本电路。三态缓存器12a和12c每一个都包括跨接于电源VDD和接地端之间的P型沟道和N型沟道MOS晶体管、NAND电路、NOR电路和反相电路。AND电路12b包括NAND电路和反相电路。

一读信号RD输出缓存器13a、一写信号WR输出缓存器13b、一片选信号CE1输出缓存器13c和一片选信号CE2输出缓存器13d被连在外部控制信号线路和内部总线32c的相应的信号线路之间。读信号RD被加到外部RAM9和外部ROM10的RD端，而写信号WR被加到外部RAM9的WR端。片选信号CE1被加到外部ROM10的CE端，而片选信号CE2被力口到外部RAM9的CE端。

被CPU33访问的地址被分配到外部ROM10和外部RAM9。控制信号b仅当数据通过外部RAM9的地址指定而被写入时变为一高电平。

下面将对总线接口电路的运行进行说明(参见图1和图3)。

当数据从外部ROM被读出时，CPU33输出一用于启动外部ROM10的片选信号CE1、一读信号RD以及一低电平控制信号a。在这种情况下，各输入缓存器12a允许其输出通过，而各输出缓存器12c变为高阻状态。

此时，用于指定在外部ROM10的一特定地址的地址数据被作为一输出传送到内部数据总线32a。该地址数据通过输出缓存器11被传送到外部地址总线8a，以使其可以访问外部ROM10。由地址数据指定的数据从外部ROM10被读出并作为一输出被传送到外部数据总线8b。此时，由于输入/输出缓存器12中的输入缓存器12a允许其输出通过，因而从外部ROM10读出的数据经各输入缓存器12a被传送到内部总线32b。

当数据从外部RAM9被读出时，CPU33输出一用于启动外部RAM9的片选信号CE2、一读信号RD以及一低电平控制信号a。这样，输入/输出缓存器12中的各输入缓存器12a允许其输出通过，并且各输出缓存器12b变为高阻状态。

这时，用于指定外部RAM9的一特定地址的地址数据作为一输出被传送到内部地址总线32a。该地址数据通过输出缓存器11被传送到外部地址总线8a。由地址数据指定的数据从外部RAM9被读出，并作为一输出被传送到外部数据总线8b。此时，输入缓存器12a允许其输出通过，从而由外部RAM9输出的数据作为一输出，经输入缓存器12a被传送到内部数据总线32b。

另一方面，当数据要被写入外部RAM9时，CPU33输出一用于开启外部RAM的片选信号CE2、一写信号WR，一高电平控制信号a以及一高电平控制信号b。这样，各输入缓存器12a被置为高阻状态，而各输出缓存器12c允许其输出通过。进而，各AND门12b被打开，允许加到AND门12b的另一输出端的数据作为一输出被原样地传送。

在这时，用于指定外部RAM9的一特定地址的地址数据从内部地址总线32a经缓存器11被输出到外部地址总线8a。一外部RAM9的写地址被地址数据指定。此时，输出缓存器12c允许其输出通过，并且AND门12b也被打开。这样，输出到内部数据总线32b的数据经AND门12b和输出缓存器12c被传送到外部数据总线8b并被写入外部RAM9的相应地址中。

当设有对外部ROM10和外部RAM9的存取请求时，即当存取请求是对LSI装置的内部ROM34或内部RAM35发出的时，CPU33输出一高电平控制信号a和一低电平控制信号b。这样，输出缓存器12c允许其输出通过，但AND门12b的一个输入端变为低电平，从而使AND门12b关闭。结果，内部数据总线32的数据未能从AND门12b输出，从而使它末被输出到外部数据总线8b。这时，各输入缓存器12a被置为高阻状态，并使得内部数据总线32b同外部数据总线8b之间达到完全隔离。

由于没有到外部ROM10和外部RAM9的存取，就保证了内部数据总线32b和外部数据总线8b之间的隔离状态，从而避免了作为噪音的不需要的辐射波的生成。

图6为示出了图3中的另一输入/输出缓存器的电路图。图6示出了一个例子，在该例子中，输出端通过一负载电阻RL与一电源电位VDD相连。

虽然为了避免在内部数据总线32b上的数据失真进入外部数据总线8b，而在上述实施例中将AND门12b提供到输出三态缓存器12c的输入端，并通过仅当数据被写入外部RAM9时才变为高电平的控制信号b对AND门12b进行控制，但输出三态缓存器12c也可以直接被控制信号b控制。图6示出了这种电路的实用形式。如图6所示，一输入/输出缓存器12包括一输入三态缓存器12a和一输出三态缓存器12c。输入三态缓存器12a是由一控制信号c，即控制信号a的反相信号 a来控制。该控制信号当数据从外部RAM9和外部ROM10被读出的时候变为高电平，而在其他时候则为低电平。输出三态缓存器是由上面提到的控制信号b来控制。按照上述构造，当控制信号b和c都为低电平时，输出三态缓存器12c被置为高阻状态，并且在输入/输出缓存器12的输出端上的电压被置为浮动状态。因而，更优化地可将输出端通过在LSI装置3中的负载电阻与一电源电位或一地电位相连。

                 第二实施例

图7为一电路图，其示出了依据本发明第二实施例的一总线接口电路。

在上述第一实施例中，当地址仅增加1时，却要在LSI装置3中执行大量数据处理。即使在地址改变的时候，也仅仅是地址总线32a的一或两个信号线路上的数据发生变化，因而内部地址总线32a的信号线路和外部总线8a的信号线路之间的接口才能够被如此简化：即仅经过输出缓存器11将这两个总线的信号线路连接起来。

然而，地址总线的接口也可以构造为如同数据总线的接口那样，即除了在对内部地址总线32a和外部地址总线8a进行访问的时候，在其他时间里均使内部地址总线32a和外部地址总线8a之间处于完全隔离的状态。图7示出了这样构造的一种形式。

在如图7所示的总线接口电路中，将在图3所示的总线接口电路中用于地址总线接口的输出缓存器11替换为三态缓存器15；并且当对外部ROM10和外部RAM9进行存取的时候，将一高电平信号作为控制信号d加到三态缓存器15的控制端，而在其他的时间里则将一低电平信号作为控制信号d加到三态缓存器15的控制端。这样，就有可能不仅在外部数据总线8b而且也在外部地址总线8a避免不需要的辐射波的产生。

                 第三实施例

图8示出了依据本发明第三实施例设计的总线接口电路的另一实用形式。在图8中，一个或(OR)电路16的第一和第二输入端被分别连到控制总线32c内的片选信号CE1输出线路和片选信号CE2输出线路上，该OR电路16的输出被用作控制信号d，并且用AND电路17来替换三态缓存器15。虽然控制信号d是按上述方式设置的，但也可以用其他的信号比如片选信号作为控制信号。另外，AND电路可以用来代替三态缓存器15。

尽管上面的实施例是结合寻呼接收器进行说明的，但本发明并不局限于此，还可以应用到带有射频电路的无线发射/接收单元、手提电话等等。本实施例在抑制不需要的辐射波方面，对未配备任何射频电路的装置来说仍然是有效的。

根据本发明，只要将内部数据总线用在总线接口电路上，来连接内部和外部数据总线，则能使内部数据总线和外部数据总线之间彼此隔离，从而有可能避免因内部数据总线上的失真对外部数据总线造成的不良影响引起的不需要的波的辐射现象。

对于熟悉本领域技术的人来说还会发现更多的优点和改进。因而本发明在其更广的范围里并不局限于在这里示出和描述的特定细节和代表性的装置。相应地，在不偏离由所附权利要求及其等价物规定的总的发明概念的精神和范围的情况下，可以做出各种修改。

Claims (7)

1、装于集成电路装置里的一个总线接口电路，用以将所述集成电路装置的一内部总线连到装在所述集成电路装置外部的一外部总线上。所述的总线接口电路包括：

一第一输出缓存器，用于将所述内部总线上的数据输出到所述的外部总线；

一输入缓存器，用于将所述外部总线上的数据输入到所述内部总线；及

用于通过所述第一输出缓存器控制数据输出和通过所述输入缓存器控制数据输入的装置；

其中所述的控制装置当数据处理仅在所述集成电路装置内进行的时候，禁止从所述的第一输出缓存器进行所述的数据输出。

2、根据权利要求1所述的一个总线接口电路，其中所述的控制装置具有一连在所述内部总线和所述输出缓存器之间的门装置，并且所述的控制装置当数据处理仅在所述集成电路装置内进行的时候，通过关闭所述的门装置来禁止从所述的第一输出缓存器进行所述的数据输出。

3、根据权利要求1所述的一个总线接口电路，其中所述的第一输出缓存器包括一个三态缓存器，并且所述的控制装置当数据处理仅在所述集成电路装置内进行的时候，通过将所述的三态缓存器置为高阻状态来禁止从所述的第一输出缓存器进行所述的数据输出。

4、根据权利要求1所述的一个总线接口电路，其还包括用于将内部地址总线上的数据输出到外部地址总线上的一第二输出缓存器；

其中所述的控制装置具有用于禁止从所述第二输出缓存器进行地址数据的输出的装置。

5、一个集成电路装置的输入/输出缓冲电路，包括：

连在一内部数据信号线路和一输入/输出端之间的一输出缓存器，用于输出数据，其中所述的输入/输出端与一外部数据信号线路相连。

连在所述内部数据信号线路和所述的输入/输出端之间的一输入缓存器，用于输入数据，其中的输入/输出端以并联的方式连到所述的输出缓存器上。以及

用于通过所述输出缓存器控制数据输出和通过所述输入缓存器控制数据输入的装置；

其中所述的控制装置当数据处理仅在所述的集成电路装置内进行时，禁止从所述的输出缓存器进行所述的数据输出。

6、根据权利要求5所述的一个输入/输出缓存器，其中所述的控制装置具有一连在所述内部总线与所述输出缓存器之间的门装置，并且所述的控制装置当数据处理仅在所述的集成电路装置内进行的时候，通过关闭所述的门装置来禁止从所述的输出缓存器进行所述的数据输出。

7、根据权利要求5所述的一个输入/输出缓存器，其中所述的输出缓存器包括一个三态缓存器，并且所述的控制装置当数据处理仅在所述的集成电路装置内进行时，通过将所述的三态缓存器置为高阻状态，来禁止从所述的输出缓存器进行所述的数据输出。

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