ES2228166T3

ES2228166T3 - Metodo y aparato para aislar del ruido un bus iic de un sintonizador de un receptor de television.

Info

Publication number: ES2228166T3
Application number: ES99968174T
Authority: ES
Inventors: David Glen White; Matthew Thomas Mayer
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 1999-07-15
Filing date: 1999-12-22
Publication date: 2005-04-01
Anticipated expiration: 2019-12-22
Also published as: EP1228636B1; KR100660451B1; CN1378669A; CN1188792C; KR20020019525A; JP2003505943A; DE69920776T2; JP4695800B2; MXPA02000477A; WO2001006767A2; AU2484800A; DE69920776D1; EP1228636A2; WO2001006767A3

Abstract

Aparato para aislar un dispositivo (140) intolerante al ruido, de una fuente de ruido, que comprende: un procesador (106) para generar señales de reloj y de datos (SCL, SDA) y una señal de control, siendo dicho procesador una fuente de ruido que puede interferir con el funcionamiento del dispositivo (140) intolerante al ruido; una memoria intermedia (114); y una línea de enlace común (118) digital que acopla dichas señales de reloj y de datos a la mencionada memoria intermedia (114), en el que, en respuesta a dicha señal de control (109), dicha memoria intermedia (114) acopla selectivamente dichas señales de reloj y de datos a entradas de reloj y de datos respectivas de dicho dispositivo intolerante al ruido de tal manera que dicho dispositivo (140) intolerante al ruido sea acoplado operativamente a dicho procesador (106) a través de dicha línea de enlace común digital solamente cuando dicho procesador se encuentre en comunicación con el citado dispositivo intolerante al ruido (140), y desacoplado de dicho procesador cuando el citado procesador (106) no se encuentre en comunicación con dicho dispositivo intolerante al ruido, de forma que el ruido generado por el procesador (106) no afecte al funcionamiento del dispositivo (140) intolerante al ruido.

Description

Método y aparato para aislar del ruido un Bus IIC de un sintonizador de un receptor de televisión.

Antecedentes del invento Campo del invento

El presente invento se refiere a un receptor de televisión. Más particularmente, el invento se refiere a un método de reducir la interferencia del ruido de fase en un circuito de bucle de bloqueo de fase de un receptor de televisión.

Descripción de la técnica anterior

Un sistema típico de televisión de alta definición (HDTV) emplea un extremo frontal que comprende un sintonizador, un circuito digital de IF (frecuencia intermedia) y un circuito integrado (IC) digital de desmodulación. El sistema es controlado a partir de la placa descodificadora digital utilizando una línea de enlace común entre circuitos integrados (I^{2}C). La terminología línea de enlace común IIC, línea de enlace común I2C o línea de enlace común I^{2}C tiene significados equivalentes, en la forma en que se utiliza en esta memoria.

La línea de enlace común IIC es una línea bidireccional, de dos conductores, que solamente permite que dos circuitos integrados (IC) se comuniquen, en un momento, por una vía de enlace común. Un IC que sirve en un modo de funcionamiento "principal" inicia una transmisión de datos en la línea de enlace común y genera señales de reloj que permiten la transmisión de datos. Un IC que sirve en un modo de funcionamiento "subordinado" es el IC que es hecho funcionar por el IC principal o con el que comunica éste, por lo que el IC subordinado recibe instrucciones para enviar o recibir datos. Cada IC tiene su propia dirección única de siete bitios, con la que el IC principal inicia y, también, termina las comunicaciones.

Una línea de reloj en serie (SCL) propaga señales de reloj por la línea de enlace común IIC desde un IC principal a un IC subordinado. Cada IC principal genera sus propias señales de reloj cuando se transmiten datos por la línea de enlace común. El segundo conductor bidireccional de la línea de enlace común IIC es una línea de datos en serie (SDA) que transmite datos utilizando transacciones en serie de ocho bitios. Típicamente, como bitio de acuse de recibo se utiliza un noveno bitio. Cuando tanto la línea de reloj como la línea de datos tienen valor "ALTO", no pueden transmitirse datos entre dos IC. Una transición de ALTO a BAJO en la línea SDA mientras la línea SCL tiene valor ALTO, indica una condición de comienzo para el intercambio de bitios. A la inversa, una transición de BAJO a ALTO en la línea SDA, mientras la línea SCL tiene valor ALTO, define una condición de parada. El IC principal genera un impulso de reloj para cada bitio de datos transmitido en la línea SDA, y el estado ALTO o BAJO de línea de datos solamente puede cambiar cuando la señal de reloj en la línea SCL tiene estado BAJO.

La línea de enlace común IIC es compartida por múltiples IC. Por ejemplo, un microprocesador, en un controlador de un receptor de televisión, comunica con numerosos IC dentro del receptor de televisión a través de una línea de enlace común IIC. Se ha descubierto un problema cuando una señal de televisión es convertida reduciéndola a una señal de frecuencia intermedia (IF) específica. Se ha encontrado que el tráfico coincidente del microprocesador, que funciona como IC principal, en la línea de enlace común genera interferencia de ruido de fase en un sintonizador del receptor. Específicamente, un circuito integrado de bucle de bloqueo de fase (PLL) está acoplado en serie en la línea de enlace común IIC del sintonizador del receptor de televisión, y actúa como generador de tonos de frecuencia variable. El microprocesador controla la frecuencia de oscilador del PLL a través de la línea de enlace común IIC. El bucle de bloqueo de fase es susceptible al tráfico de la línea de enlace común cuando el microprocesador envía órdenes a otros IC de la línea de enlace común de manera que, en lugar de producir un tono bloqueado a una frecuencia específica, se genera una gama de otras frecuencias en torno a la frecuencia tonal deseada.

Por ejemplo, en un PLL con un oscilador de 4 Mhz, cualesquiera señales de ruido incidentales generadas por el microprocesador pueden ser recibidas por otras espigas del circuito integrado de PLL conectado a la línea de enlace común IIC. Este ruido se sumará a la frecuencia de señal resultante. En un caso, cuando un usuario selecciona un canal a 701 Mhz y el sistema receptor requiere una señal de IF convertida a la baja a 44 Mhz, entonces el PLL debe generar un tono bloqueado a una frecuencia de 745 Mhz. Normalmente, la señal de televisión a 701 Mhz y la señal tonal a 745 Mhz, se mezclan para producir una señal de IF bloqueada a 44 Mhz. No obstante, el ruido adicional generará otras frecuencias armónicas alrededor de la frecuencia tonal, haciendo en cambio que la frecuencia IF fluctúe en el margen de unos 44 Mhz.

Así, el tableteo de la línea de enlace común se suma a la señal digital de vídeo/audio entrante y provoca la degradación del comportamiento de la tasa de errores de bitios (BER) del receptor de televisión. Finalmente, los errores de bitios se manifiestan por sí mismos como componentes de elementos de imagen (pixel) de luminancia y de crominancia adicionales o que faltan en el vídeo que el usuario contempla, así como en forma de "chasquidos y estallidos" en la salida de audio. En forma similar, cuando se trata una señal de televisión analógica, el tableteo de la línea de enlace común IIC se manifestará como una imagen deformada y/o un lloro y/o una fluctuación indeseables de la salida de audio.

La interferencia de ruido de fase provocada por el tráfico de la línea de enlace común IIC puede compensarse en parte ampliando el ancho de banda del bucle de seguimiento de la portadora de IC de desmodulación para permitirle que "pierda la pista" de la degradación. Sin embargo, tal método permite que el ruido adicional de baja frecuencia se combine con la señal de vídeo/audio, degradando así la tasa de errores de bitios del receptor de televisión.

Así, existe la necesidad de reducir el tableteo de la línea de enlace común IIC creado por el tráfico de los IC en la línea de enlace común IIC. Además, existe la necesidad de reducir el tableteo de la línea de enlace común IIC antes de que influya sobre la circuitería del bucle de bloqueo de fase del sintonizador.

Por el documento JP60144857 se conoce una disposición de circuito periférico de CPU que protege las operaciones en memoria contra el ruido de un elemento periférico.

Por el documento WO 99/31598 se conoce un controlador de línea de enlace común de datos de alta velocidad para la línea de enlace común IIC.

Sumario del invento

Las desventajas hasta ahora asociadas con la técnica anterior se superan merced al presente invento, que aporta un método y un aparato para aislar, de una fuente de ruido, un dispositivo intolerante al ruido, por ejemplo un bucle de bloqueo de fase de un sintonizador de un receptor de televisión. En una realización, el aparato aísla un circuito integrado (IC) de bucle de bloqueo de fase de la línea de enlace común proporcionando una memoria intermedia de aislamiento que sólo le permite al receptor pasar datos al IC del bucle de bloqueo de fase del sintonizador cuando un procesador emite una orden de sintonización.

Cuando no se está sintonizando, las líneas IIC al sintonizador son mantenidas con un valor ALTO mediante una memoria intermedia hasta que sea necesario llevar a cabo, de nuevo, la función de sintonización. Esto permite que la circuitería de desmodulación utilice un ajuste para un bucle de seguimiento de portadora que optimice el comportamiento de la tasa de errores de bitios.

Breve descripción de los dibujos

Las enseñanzas del presente invento pueden comprenderse fácilmente considerando la siguiente descripción detallada en conjunto con los dibujos adjuntos, en los que:

las Figs. 1A y B representan un diagrama de bloques de parte de un receptor de televisión que comprende una memoria intermedia para una línea de enlace común IIC; y

la Fig. 2 ilustra un diagrama de flujo de un método para aislar el sintonizador del conjunto controlador de acuerdo con el presente invento.

Para facilitar la comprensión, se han utilizado números de referencia idénticos, cuando ha sido posible, para designar elementos idénticos que son comunes a las Figuras.

Descripción detallada del invento

El invento se describirá, principalmente, en el contexto de un receptor de televisión que recibe señales de televisión de audio y de vídeo. Sin embargo, los expertos en la técnica apreciarán que el invento es perfectamente adecuado a cualquier sistema en el que se comuniquen señales digitales por una línea de enlace común I2C. Otras señales y otros sistemas pueden incluir, ilustrativamente pero sin limitarse a ellos, información isócrona transmitida a un receptor de televisión, o datos digitalizados que se transmitan entre ordenadores a través de módems de cable en un sistema de cable. Las Figs. 1A y 1B representan, juntas, un diagrama de bloques de parte de un receptor de televisión (al que, en lo que sigue, se hará referencia como receptor 100) que comprende una memoria intermedia 114 para una línea de enlace común IIC 118 de acuerdo con el presente invento.

El receptor 100 comprende un conjunto controlador 102 (Fig. 1A) para seleccionar señales 120 de televisión empleando un dispositivo de entrada 104. El conjunto controlador 102 comprende un procesador 106, un expansor 108 de línea de enlace común, y una memoria intermedia 114. Un sintonizador 140 (Fig. 1B) comprende al menos un bucle 142 de bloqueo de fase y al menos un convertidor-reductor 146, para sintonizar y convertir a la baja la señal 120 de televisión. El sintonizador 140 está acoplado desde una salida de la memoria intermedia 114 a una entrada del bucle 142 de bloqueo de fase. La memoria intermedia 114 controla selectivamente la transmisión de datos al sintonizador 140. Los términos "procesador" y "microprocesador" se consideran intercambiables para los fines de esta memoria.

De esta forma, se excluirá el paso del ruido de tráfico del microprocesador 106, que es generado cuando el microprocesador 106 se comunica con otros IC receptores 105 del sistema, por el bucle 142 de bloqueo de fase. La eliminación del ruido del bucle 142 de bloqueo de fase permite que el bucle 142 de bloqueo de fase se enclave en una frecuencia específica y, entonces, genere un tono claro para mezclarlo con el convertidor-reductor 144 de frecuencia. Así, se genera una señal de televisión de IF sustancialmente exenta de ruido.

Específicamente, el receptor 100 comprende un conjunto 130 de extremo frontal (Fig. 1B) que tiene al menos un sintonizador 140, por lo menos un desmodulador digital 131 y al menos un desmodulador analógico 132, un convertidor-reductor de IF, digital, 133 y un convertidor-reductor de IF, analógico, 134 para, selectivamente, sintonizar, desmodular o "recibir" de otro modo al menos una de una pluralidad de señales de televisión 120, con información de audio y de vídeo transmitida en formatos analógico o digital. Los formatos analógicos incluyen sistemas de radiodifusión analógicos usuales, tales como los que están conformes a las normas de transmisión NTSC. Los formatos digitales incluyen Radiodifusión Digital por Satélite (DBS), Radiodifusión Digital de Vídeo (DVB), así como radiodifusión terrestre tal como formatos de cable y de televisión de alta definición (HDTV), cada uno de los cuales se conforma, por ejemplo, a las normas de transmisión ATSC y MPEG.

Un conjunto controlador 102 (Fig. 1A) está acoplado al conjunto 130 de extremo frontal (Fig. 1B) a través de una línea 145 de reloj de entrada y una línea 146 de datos de entrada del bucle 142 de bloqueo de fase. El conjunto controlador 102 le permite a un usuario seleccionar y sintonizar el conjunto 130 de extremo frontal a cualquiera de las señales 120 de televisión. El usuario realiza una selección de canal mediante un dispositivo de entrada 104, tal como un control remoto, y el conjunto controlador 102 envía una señal de selección de canal por la línea de enlace común IIC 118 al conjunto 130 de extremo frontal.

El conjunto 130 de extremo frontal, en respuesta a la señal de selección de canal proporcionada por el controlador 102, funciona para sintonizar para recepción una señal 120 de televisión seleccionada. En caso de que la señal de televisión seleccionada sea una señal de televisión digital, tal como un canal de HDTV, el desmodulador digital 131 del conjunto 130 de extremo frontal desmodula la corriente de bitios. La señal digital de IF desmodulada es enviada luego para tratamiento al procesador 126 de transporte MPEG. El procesador 126 de transporte MPEG separa la información de señal de vídeo y de audio y envía dicha información de vídeo y de audio a un procesador de vídeo 122 (por la vía 123 de señales) y a un procesador 124 de audio (por la vía 125 de señales), respectivamente.

En el caso en que se seleccione una señal de televisión analógica, un desmodulador analógico 132 del conjunto 130 de extremo frontal desmodula la información de audio y de vídeo contenida en la señal de televisión seleccionada y proporciona la información de vídeo y de audio al procesador 122 de vídeo y al procesador 124 de audio, respectivamente. Así, en una circunstancia de señal analógica, no es necesario enviar la señal de IF de audio/vídeo desmodulada al procesador 126 de transporte MPEG. Finalmente, una vez recuperada la señal de banda de base digital o analógica, el procesador 122 de vídeo y el procesador 124 de audio tratan la información de vídeo y de audio y, luego, envían la información de vídeo y de audio a sus dispositivos de salida, tales como un panel de presentación y un altavoz.

En particular, el conjunto controlador 102 comprende un microprocesador 106 acoplado a un expansor 108 de línea de enlace común, a través de la línea de enlace común IIC 118, las vías de señal de reloj y de datos en serie 110 y 112, y una pluralidad de otros IC receptores 105 acoplados, asimismo, a la línea de enlace común IIC 118 para otros fines de tratamiento de datos. El microprocesador 106 funciona como un IC principal en la línea de enlace común IIC y controla en todo momento a la línea de enlace común IIC 118. Como tal, todos los IC restantes acoplados a la línea de enlace común IIC 118 funcionan en un modo subordinado.

El IC 109 expansor de línea de enlace común se acopla a la línea de enlace común IIC 118 para permitir que los IC que no se adaptan al protocolo IIC se interconecten con los IC que sí se adaptan al protocolo IIC por la línea de enlace común IIC 118. El IC 106 expansor de línea de enlace común se acopla, además, a una memoria intermedia 114. La memoria intermedia 114 comprende un par de puertas O, 116 y 117. Sin embargo, un experto en la técnica a la que pertenece el invento reconocerá que también pueden utilizarse otros dispositivos de almacenamiento intermedio, tales como circuitos de transistores discretos.

Un puerto 109 de control de salida del expansor 108 de línea de enlace común está acoplado a ambas puertas O primera y segunda, 116 y 117, a través de primeros puertos de entrada 116_{1} y 117_{1} en cada puerta O 116 y 117. Además, una línea 110 de reloj en serie está acoplada a un segundo puerto de entrada 116_{2} de la primera puerta O 116. De forma similar, una línea 112 de datos en serie está acoplada a un segundo puerto de entrada 117_{2} de la segunda puerta O 117. El par de puertas O 116 y 117 se acoplan, luego, a un sintonizador 140 del receptor 130 de extremo frontal, a través de sus respectivos puertos de salida 116_{3} y 117_{3}. El puerto de salida 116_{3} de la primera puerta O está acoplado a la línea 145 de reloj de entrada del bucle 142 de bloqueo de fase. Además, el puerto de salida 117_{3} de la segunda puerta O está acoplado a la línea 146 de datos de entrada del bucle 142 de bloqueo de fase.

En funcionamiento, el microprocesador 106 envía una señal de orden al expansor 108 de línea de enlace común para asignarle al puerto 109 de control de salida del expansor de línea de enlace común un estado lógicamente ALTO. La circuitería interna del expansor 108 de línea de enlace común (no mostrada) le asigna al puerto 109 de control un valor ALTO, fijando por tanto los primeros puertos de entrada 116_{1} y 117_{1} del par de puertas O 116 y 117 en estado ALTO. Por tanto, la lógica Booleana para una puerta O dicta que sin importar qué señal de entrada pueda estar presente en los segundos puertos de entrada 116_{2} y 117_{2} de la primera y de la segunda puertas O, 116 y 117, las respectivas salidas 116_{3} y 117_{3} de las puertas O 116 y 117 siempre tendrán un estado lógico ALTO, es decir, se impedirá que el ruido del tráfico de la línea de enlace común sea acoplado al sintonizador 140.

El sintonizador 140 del receptor 100 comprende un IC de bucle de bloqueo de fase (PLL) 142 que tiene un oscilador (por ejemplo, un oscilador controlado por tensión (VCO)) 143 acoplado a un convertidor reductor 144 por una vía 147 de señales. En un caso en que un usuario selecciona un canal analógico, el sintonizador 140 genera las señales de IF de vídeo y de audio enviadas a los procesadores 122 y 124 de vídeo y de audio para tratar la información de vídeo y de audio. En un caso en que un usuario selecciona un canal digital, el sintonizador 140 genera una señal de IF digital (por ejemplo, de 5,38 MHz) que es enviada al desmodulador digital 131 para separar la componente de portadora de la señal y proporcionar la señal de banda de base. La señal de banda de base es enviada entonces al procesador 126 de transporte MPEG, en el que se separan los flujos secundarios de vídeo y de audio para tratamiento en los procesadores 122 y 124 de vídeo y de audio.

La salida 116_{3} de la primera puerta O se acopla a la línea 145 de reloj de entrada del IC 142 de bucle de bloqueo de fase del sintonizador 140. Además, la salida 117_{3} de la segunda puerta O se acopla a la línea 146 de datos de entrada del IC 142 de bucle de bloqueo de fase. Así, la memoria intermedia 114 funciona para aislar selectivamente ambas entradas del bucle de bloqueo de fase, 145 y 146, del IC 142 de bucle de bloqueo de fase respecto de la línea de enlace común IIC 118 y el microprocesador 106.

En funcionamiento, cuando al expansor 108 de línea de enlace común se le envía una señal de orden desde el microprocesador 106 para mantener el estado "ALTO" en el puerto 109 de control de salida, cada puerta O 116 y 117 mantendrá lógicamente sus salidas respectivas 116_{3} y 117_{3} en estado ALTO. Así, la línea 145 de reloj de entrada y la línea 146 de datos de entrada del IC 142 de bucle de bloqueo de fase tienen lógicamente un estado ALTO. En el caso de que ambas líneas de datos en serie y de reloj en serie en una línea de enlace común IIC se mantengan en estado ALTO, no pueden ser transmitidos datos entre ambos dispositivos. Por tanto, en este caso, el ruido de tráfico procedente del microprocesador 106, que existe cuando éste está en comunicación con otros IC receptores 105 del sistema, no será dejado pasar por las líneas 145 y 146 de entradas de reloj y de datos del IC 142 de bucle de bloqueo de fase y no afectará a la generación de tonos por parte del oscilador 143.

La Fig. 2 representa un diagrama de flujo de un método para aislar el sintonizador de la línea de enlace común de acuerdo con el presente invento. El método comienza en la operación 200 y llega a la operación 202, en la que un usuario selecciona una señal de televisión desde un dispositivo de control. En la operación 204, la señal de televisión es acoplada a un convertidor reductor o mezclador para tratamiento adicional.

En la operación 206, el microprocesador (principal) le indica al expansor de línea de enlace común, mediante una primera orden IIC, que fije en estado BAJO la salida del expansor de línea de enlace común. A partir de entonces, el bucle de bloqueo de fase puede recibir una transmisión de datos desde el microprocesador, a través de las líneas SCL y SDA. Para comenzar la transmisión de datos, el microprocesador hace que la línea SDA de la línea de enlace común IIC pase de un estado ALTO estable a una transición con valor BAJO, mientras se mantiene la línea SCL en un estado ALTO estable. Tal transición indica una condición de inicio para el intercambio de bitios de datos. El estado ALTO o BAJO de la línea de datos (SDA) sólo puede cambiar cuando la señal de reloj en la línea SCL tiene valor BAJO. Al siguiente impulso de reloj del microprocesador, la línea de reloj en serie se fija a valor BAJO, haciendo que la línea de reloj de salida de la memoria intermedia (es decir, la primera puerta O de la Fig. 1) acoplada a la entrada de reloj del bucle de bloqueo de fase, adopte un estado BAJO.

A cada impulso de reloj BAJO subsiguiente, pueden transmitirse datos por la línea SDA, permitiendo por tanto que el IC del bucle de bloqueo de fase reciba transmisiones de datos por la línea de enlace común IIC desde el microprocesador. Las transmisiones de datos contienen la información necesaria para el que bucle de bloqueo de fase genere un tono, que facilita la desmodulación de una señal de televisión situada en un canal particular. En tanto el microprocesador envíe una señal de COMENZAR repetida, antes de transmitir cada byte, la línea de enlace común IIC permanece en estado "ocupado". Cuando el microprocesador ha completado la transmisión de datos, genera una transición de BAJO a ALTO en la línea SDA, mientras que la SCL tiene valor ALTO para definir una condición de parada.

En la operación 208, una vez que el bucle de bloqueo de fase recibe la información necesaria para generar el tono, el bucle de bloqueo de fase se bloquea a una frecuencia específica designada por el microprocesador. El método pasa a la operación 210, en la que el microprocesador, por medio de una segunda orden de IIC procedente del microprocesador, hace que la salida en el expansor de línea de enlace común adopte un estado ALTO. El estado ALTO en la salida del expansor de línea de enlace común hace, por tanto, que la memoria intermedia adopte, también, un estado ALTO, en forma similar a la descrita en lo que antecede. En este punto, el bucle de bloqueo de fase está bloqueado apropiadamente a una frecuencia específica, y está aislado de cualesquiera comunicaciones (ruido) adicionales debidas a las actividades del microprocesador con otros IC en la línea de enlace común IIC.

En la operación 212, la señal de televisión y el tono bloqueado en frecuencia son combinados en un convertidor-reductor, y se genera una señal de IF. Así, cuando el tono es mezclado con la señal de televisión en el convertidor-reductor, se genera una señal de IF sin fluctuación alguna de frecuencia debida al ruido de la línea de enlace común generado en el microprocesador. En la operación 214, la señal de IF es desmodulada (enviada luego a un procesador MPEG para generar flujos secundarios de vídeo y de audio en el caso en que la señal sea una señal de IF digital), y es tratada para obtener la salida de audio y de vídeo deseada. En la operación 216, el método llega a su fin, hasta que un usuario solicita un canal de televisión diferente, en cuyo momento se repite el método del invento.

Debe ser evidente, para los expertos en la técnica, que se han proporcionado un aparato y un método nuevos para excluir el ruido de una entrada de un sintonizador para señales de televisión terrestres. El dispositivo de almacenamiento intermedio funciona, de acuerdo con el invento, para aislar el IC del bucle de bloqueo de fase del ruido que se genera en la línea de enlace común IIC. Aunque se han mostrado y descrito con detalle en esta memoria diversas realizaciones que incorporan las enseñanzas del presente invento, los expertos en la técnica pueden desarrollar fácilmente muchas otras diversas realizaciones que seguirán incorporando estas enseñanzas.

Claims

1. Aparato para aislar un dispositivo (140) intolerante al ruido, de una fuente de ruido, que comprende:

un procesador (106) para generar señales de reloj y de datos (SCL,SDA) y una señal de control, siendo dicho procesador una fuente de ruido que puede interferir con el funcionamiento del dispositivo (140) intolerante al ruido;

una memoria intermedia (114); y

una línea de enlace común (118) digital que acopla dichas señales de reloj y de datos a la mencionada memoria intermedia (114),

en el que, en respuesta a dicha señal de control (109), dicha memoria intermedia (114) acopla selectivamente dichas señales de reloj y de datos a entradas de reloj y de datos respectivas de dicho dispositivo intolerante al ruido de tal manera que dicho dispositivo (140) intolerante al ruido sea acoplado operativamente a dicho procesador (106) a través de dicha línea de enlace común digital solamente cuando dicho procesador se encuentre en comunicación con el citado dispositivo intolerante al ruido (140), y desacoplado de dicho procesador cuando el citado procesador (106) no se encuentre en comunicación con dicho dispositivo intolerante al ruido, de forma que el ruido generado por el procesador (106) no afecte al funcionamiento del dispositivo (140) intolerante al
ruido.

2. Aparato de acuerdo con la reivindicación 1, en el que dicha línea de enlace común digital es una línea de enlace común IIC (entre circuitos integrados) y que comprende, además, un expansor (108) de línea de enlace común IIC para transmitir dicha señal de control a la citada memoria intermedia (114).

3. Aparato de acuerdo con la reivindicación 1 o la reivindicación 2, que comprende:

una línea de enlace común IIC que tiene una vía (110) de señales de reloj para transmitir impulsos de reloj desde dicho procesador (108) a dichas entradas de reloj del citado expansor (108) de línea de enlace común y dicha memoria intermedia (114);

una vía (112) de señales de datos para transmitir datos desde dicho procesador (106) por dicha vía (112) de señales de datos durante cada uno de dichos impulsos de reloj por dicha vía (110) de señales de reloj a dichas entradas de reloj y de datos del citado expansor (108) de línea de enlace común IIC y dicha memoria intermedia (114); y

en el que dicha salida de dicho expansor (108) de línea de enlace común IIC acoplada a dicha memoria intermedia (114), controla selectivamente una salida de reloj y una salida de datos de dicha memoria intermedia (114) para aislar dicho dispositivo (140) intolerante al ruido de dicha línea de enlace común IIC y dicho procesador (106).

4. Aparato de acuerdo con la reivindicación 3, en el que dicho dispositivo (140) intolerante al ruido comprende:

un sintonizador acoplado a dichas salidas de reloj y de datos del citado dispositivo (114) de memoria intermedia, que tiene un bucle (142) de bloqueo de fase para generar tonos de frecuencia variable, y un convertidor reductor (144) acoplado a dicho bucle de bloqueo de fase para mezclar una de una pluralidad de señales de televisión con uno de una pluralidad de tonos de frecuencia variable para generar una señal de televisión en IF.

5. Aparato de acuerdo con la reivindicación 4, en el que dicha memoria intermedia comprende:

una primera puerta O (116) y una segunda puerta O (117), teniendo cada una de dicha primera y dicha segunda puertas O una primera entrada (116_{1}, 117_{1}) acoplada a dicha salida del citado expansor (108) de línea de enlace común IIC;

una segunda entrada (116_{2}) de dicha primera puerta O (116) acoplada a una vía (110) de señales de reloj de la citada línea de enlace común IIC, y una segunda entrada (117_{2}) de dicha segunda puerta O (117) acoplada a una vía (112) de señales de datos de dicha línea de enlace común IIC; y

una salida (116_{3}) de dicha primera puerta O (116), estando dicha salida de reloj de la citada memoria intermedia (114) acoplada a dicha entrada de reloj del citado bucle (143) de bloqueo de fase, y una salida (117_{3}) de dicha segunda puerta O (117), estando dicha salida de datos de dicha memoria intermedia (114), acoplada a dicha entrada de datos del citado bucle (143) de bloqueo de fase.

6. Receptor de televisión (100) para recibir y tratar señales de televisión, que comprende un aparato de acuerdo con una cualquiera de las reivindicaciones 1-5.

7. Método para aislar un bucle de bloqueo de fase en un sintonizador de un receptor (100) de televisión, que utiliza un aparato de acuerdo con las reivindicaciones 4 o 5, que comprende las operaciones de:

enviar (208) una primera orden desde un procesador (106) a un bucle (143) de bloqueo de fase para generar un tono de frecuencia; y

enviar (210) una segunda orden a una memoria intermedia (114) para aislar dicho bucle (143) de bloqueo de fase respecto de dicho procesador (106).

8. Método de acuerdo con la reivindicación 7, en el que dicha operación de envío de una primera orden comprende, además, los pasos de:

establecer una salida de un expansor de línea de enlace común IIC (entre circuitos integrados) en un estado lógico BAJO, después de recibir una petición de una señal de televisión seleccionada de un usuario en respuesta a dicha primera orden por dicho procesador (106); y

acoplar dicho bucle (143) de bloqueo de fase a una línea de enlace común IIC, para habilitar dicho procesador (106) para que se comunique con dicho bucle (143) de bloqueo de fase con el fin de generar dicho tono de frecuencia.

9. Método de acuerdo con la reivindicación 8, en el que dicho paso de acoplamiento comprende, además, la operación de:

habilitar, en respuesta a una salida del expansor de línea de enlace común, una memoria intermedia (114) para acoplar dicho bucle (143) de bloqueo de fase a dicha línea de enlace común IIC.

10. Método de acuerdo con la reivindicación 8 o la reivindicación 9, en el que dicho segundo paso comprende, además, la operación de:

establecer una salida de dicha memoria intermedia (114) en un estado lógico ALTO después de que dicho bucle (143) de bloqueo de fase se bloquee en dicho tono de frecuencia único, en respuesta a dicha segunda orden procedente de dicho procesador (106).