JP2998501B2 - クロック信号・同期リセット信号発生回路 - Google Patents
クロック信号・同期リセット信号発生回路Info
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- JP2998501B2 JP2998501B2 JP5185693A JP18569393A JP2998501B2 JP 2998501 B2 JP2998501 B2 JP 2998501B2 JP 5185693 A JP5185693 A JP 5185693A JP 18569393 A JP18569393 A JP 18569393A JP 2998501 B2 JP2998501 B2 JP 2998501B2
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- signal
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Description
【０００１】
【産業上の利用分野】本発明は、順序論理回路等に用い
られるクロック信号・同期リセット信号発生回路に関す
る。
られるクロック信号・同期リセット信号発生回路に関す
る。
【０００２】
【従来の技術】システムクロックを分周して任意に同期
のクロック信号を得るためのクロック信号発生回路とし
ては従来図１１のようなカウンタ１を用いたものがあ
る。ここで使用されるカウンタ１はその内部に適当なｂ
ｉｔ長のレジスタを持ち、外部から入る”Ｈ”のリセッ
ト信号RESTが図１２（ｂ）に示すように入力されるとそ
のレジスタをクリアし、ＲＳＴ端子に”Ｌ”が入力され
ている時にはＣＬＫ端子に入力する図１２（ａ）に示す
システムクロック信号SCLKの値が”Ｌ”から”Ｈ”に変
化するとレジスタの値をインクリメントするカウンタで
あり、内部レジスタの適当な位置のｂｉｔの値をＯＵＴ
端子より図１２（ｃ）に示すように出力する。
のクロック信号を得るためのクロック信号発生回路とし
ては従来図１１のようなカウンタ１を用いたものがあ
る。ここで使用されるカウンタ１はその内部に適当なｂ
ｉｔ長のレジスタを持ち、外部から入る”Ｈ”のリセッ
ト信号RESTが図１２（ｂ）に示すように入力されるとそ
のレジスタをクリアし、ＲＳＴ端子に”Ｌ”が入力され
ている時にはＣＬＫ端子に入力する図１２（ａ）に示す
システムクロック信号SCLKの値が”Ｌ”から”Ｈ”に変
化するとレジスタの値をインクリメントするカウンタで
あり、内部レジスタの適当な位置のｂｉｔの値をＯＵＴ
端子より図１２（ｃ）に示すように出力する。
【０００３】これでシステムクロック信号SCLKを望む回
数だけ分周した信号がカウンタ１より得られるが、リセ
ット信号RESTが”Ｈ”の時にはカウンタ１が動かないた
めカウンタ１の出力は変化せず、そのためリセット時に
もクロック信号が変化している必要があるブロックにカ
ウンタ１の出力をクロック信号として供給することがで
きない。そこでセレクタ２を用いてリセット信号REST
が”Ｈ”の時にはシステムクロック信号SCLKを、そうで
ない時にはカウンタ１の出力を選択した図１２（ｄ）に
示すセレクタ２の出力をクロック信号CLK として他のブ
ロックに供給するようになっている。図１２はシステム
クロック信号SCLKを１回分周してクロック信号CLK 出力
を作る場合のタイムチャートを示す。
数だけ分周した信号がカウンタ１より得られるが、リセ
ット信号RESTが”Ｈ”の時にはカウンタ１が動かないた
めカウンタ１の出力は変化せず、そのためリセット時に
もクロック信号が変化している必要があるブロックにカ
ウンタ１の出力をクロック信号として供給することがで
きない。そこでセレクタ２を用いてリセット信号REST
が”Ｈ”の時にはシステムクロック信号SCLKを、そうで
ない時にはカウンタ１の出力を選択した図１２（ｄ）に
示すセレクタ２の出力をクロック信号CLK として他のブ
ロックに供給するようになっている。図１２はシステム
クロック信号SCLKを１回分周してクロック信号CLK 出力
を作る場合のタイムチャートを示す。
【０００４】
【発明が解決しようとする課題】ところで上記従来例で
はリセット信号RESTが入力されるタイミングによっては
誤動作する虞れがあるという問題がある。図１３にシス
テムクロック信号SCLKを２回分周してセレクタ２を経て
クロック信号CLK を作る場合のタイムチャートを示す。
図１３（ｄ）の（イ）、（ロ）および（ハ）の領域は図
１３（ｂ）に示すようにリセット信号RESTが”Ｈ”であ
るため、セレクタ２が図１３（ａ）に示すシステムクロ
ック信号SCLKを選択してクロック信号CLK として出力し
ている部分で、（ニ）の領域はリセット信号RESTが”
Ｌ”であるため、セレクタ２がカウンタ１の出力を選択
してクロック信号CLK として出力している部分である。
ここでリセット信号RESTが”Ｌ”から”Ｈ”に変化す
る（イ）の部分や”Ｈ”から”Ｌ”に変化する（ハ）の
部分では、システムクロック信号SCLKが”Ｈ”の時にリ
セット信号RESTが変化していて、その結果セレクタ２か
ら出力されるクロック信号CLK には”Ｈ”になっている
時間がシステムクロック信号SCLKよりも短い信号となっ
て現れる。次に従来例の回路をある論理手順回路を構成
するＬＳＩのクロック信号発生ブロックとして用いる場
合を考える。
はリセット信号RESTが入力されるタイミングによっては
誤動作する虞れがあるという問題がある。図１３にシス
テムクロック信号SCLKを２回分周してセレクタ２を経て
クロック信号CLK を作る場合のタイムチャートを示す。
図１３（ｄ）の（イ）、（ロ）および（ハ）の領域は図
１３（ｂ）に示すようにリセット信号RESTが”Ｈ”であ
るため、セレクタ２が図１３（ａ）に示すシステムクロ
ック信号SCLKを選択してクロック信号CLK として出力し
ている部分で、（ニ）の領域はリセット信号RESTが”
Ｌ”であるため、セレクタ２がカウンタ１の出力を選択
してクロック信号CLK として出力している部分である。
ここでリセット信号RESTが”Ｌ”から”Ｈ”に変化す
る（イ）の部分や”Ｈ”から”Ｌ”に変化する（ハ）の
部分では、システムクロック信号SCLKが”Ｈ”の時にリ
セット信号RESTが変化していて、その結果セレクタ２か
ら出力されるクロック信号CLK には”Ｈ”になっている
時間がシステムクロック信号SCLKよりも短い信号となっ
て現れる。次に従来例の回路をある論理手順回路を構成
するＬＳＩのクロック信号発生ブロックとして用いる場
合を考える。
【０００５】図１４は図１１に示すクロック信号発生回
路が同じＬＳＩ中の別のブロックにクロック信号を供給
している様子を示したものである。クロック発生回路Ｃ
Ｇはシステムクロック信号SCLKとリセット信号RESTが与
えられ、クロック信号CLK を出力する。このクロック信
号CLK がＬＳＩ内部のブロックＢのＣＬＫ端子に入力さ
れるのだが、クロック発生回路ＣＧのクロック信号CLK
からブロックＢの間には遅延時間が存在するため、クロ
ック信号CLK を遅延要素Ｄ１を介してブロックＢのＣＬ
Ｋ端子に入力されるものとする。リセット信号RESTも同
様に遅延要素Ｄ２を介してブロックＢのＲＳＴ端子に入
力される。
路が同じＬＳＩ中の別のブロックにクロック信号を供給
している様子を示したものである。クロック発生回路Ｃ
Ｇはシステムクロック信号SCLKとリセット信号RESTが与
えられ、クロック信号CLK を出力する。このクロック信
号CLK がＬＳＩ内部のブロックＢのＣＬＫ端子に入力さ
れるのだが、クロック発生回路ＣＧのクロック信号CLK
からブロックＢの間には遅延時間が存在するため、クロ
ック信号CLK を遅延要素Ｄ１を介してブロックＢのＣＬ
Ｋ端子に入力されるものとする。リセット信号RESTも同
様に遅延要素Ｄ２を介してブロックＢのＲＳＴ端子に入
力される。
【０００６】図１５は遅延要素Ｄ１の遅延時間が遅延要
素Ｄ２の遅延時間よりも大きい時のタイムチャートを示
しており、この例では遅延要素Ｄ１の遅延時間を図１５
（ａ）に示すシステムクロック信号SCLKの１周期分と
し、遅延素子Ｄ２の遅延時間をシステムクロック信号SC
LKの半周期分としている。このような場合、ブロックＢ
に入力される図１５（ｅ）に示すクロック信号CLK ’と
図１５（ｄ）に示すリセット信号REST’とを比べると、
遅延要素Ｄ２のリセット信号REST’の方が早く入力され
ることになり、リセット信号REST’が”Ｌ”になった後
で不正なクロック信号（ホ）が入力されることになる。
ブロックＢがリセット解除後に用いる本来のクロック信
号は（ヘ）の部分であり、クロック信号（ホ）が入力さ
れると誤動作の原因になる。また、このクロック信号
（ホ）が”Ｈ”になっている期間はリセット信号RESTが
変化するタイミングに依存しており、前以て予測するこ
とはできない。従って上記の例では誤動作するのかどう
かということも事前に知ることはできない。図１５
（ｂ），（ｃ）はそれぞれクロック発生回路ＣＧに入力
するリセット信号RESTと、出力するクロック信号CLK を
示す。
素Ｄ２の遅延時間よりも大きい時のタイムチャートを示
しており、この例では遅延要素Ｄ１の遅延時間を図１５
（ａ）に示すシステムクロック信号SCLKの１周期分と
し、遅延素子Ｄ２の遅延時間をシステムクロック信号SC
LKの半周期分としている。このような場合、ブロックＢ
に入力される図１５（ｅ）に示すクロック信号CLK ’と
図１５（ｄ）に示すリセット信号REST’とを比べると、
遅延要素Ｄ２のリセット信号REST’の方が早く入力され
ることになり、リセット信号REST’が”Ｌ”になった後
で不正なクロック信号（ホ）が入力されることになる。
ブロックＢがリセット解除後に用いる本来のクロック信
号は（ヘ）の部分であり、クロック信号（ホ）が入力さ
れると誤動作の原因になる。また、このクロック信号
（ホ）が”Ｈ”になっている期間はリセット信号RESTが
変化するタイミングに依存しており、前以て予測するこ
とはできない。従って上記の例では誤動作するのかどう
かということも事前に知ることはできない。図１５
（ｂ），（ｃ）はそれぞれクロック発生回路ＣＧに入力
するリセット信号RESTと、出力するクロック信号CLK を
示す。
【０００７】本発明は上述の点に鑑みて為されたもの
で、その目的とするところは、クロック信号及びリセッ
ト信号を与えるＬＳＩ内のブロックがリセット解除時に
誤動作する可能性を無くしたクロック信号・同期リセッ
ト信号発生回路を提供するにある。
で、その目的とするところは、クロック信号及びリセッ
ト信号を与えるＬＳＩ内のブロックがリセット解除時に
誤動作する可能性を無くしたクロック信号・同期リセッ
ト信号発生回路を提供するにある。
【０００８】
【課題を解決するための手段】請求項１記載のクロック
信号・同期リセット信号発生回路は、上述の目的を達成
するために、ＬＳＩ外部から入力されるシステムクロッ
ク信号を分周して任意の周期のクロック信号出力を発生
させる同期カウンタと、ＬＳＩ外部から入力されるリセ
ット信号に適切な遅延を施して内部リセット信号を発生
させ且つ上記リセット信号の出力が変化する時に上記ク
ロック信号の発生を停止させるための同期カウンタ用リ
セット信号を発生させるリセット信号発生回路とを備え
たものである。
信号・同期リセット信号発生回路は、上述の目的を達成
するために、ＬＳＩ外部から入力されるシステムクロッ
ク信号を分周して任意の周期のクロック信号出力を発生
させる同期カウンタと、ＬＳＩ外部から入力されるリセ
ット信号に適切な遅延を施して内部リセット信号を発生
させ且つ上記リセット信号の出力が変化する時に上記ク
ロック信号の発生を停止させるための同期カウンタ用リ
セット信号を発生させるリセット信号発生回路とを備え
たものである。
【０００９】また、請求項２記載のクロック信号・同期
リセット信号発生回路は、請求項１記載のクロック信号
・同期リセット信号発生回路で、前期リセット信号に、
前記リセット信号が解除された一定時間後に所定期間リ
セット状態となる信号を付加して前記リセット信号発生
回路に出力する初期化回路を具備したことを特徴とする
ものである。
リセット信号発生回路は、請求項１記載のクロック信号
・同期リセット信号発生回路で、前期リセット信号に、
前記リセット信号が解除された一定時間後に所定期間リ
セット状態となる信号を付加して前記リセット信号発生
回路に出力する初期化回路を具備したことを特徴とする
ものである。
【００１０】
【作用】本発明の構成によれば、ＬＳＩ外部から入力さ
れるリセット信号の入力のタイミングに関わらず、ＬＳ
Ｉ内の他のブロックに対してクロック信号が停止してい
る時に変化するような内部リセット信号を与えることが
でき、ブロックがリセット解除時に誤動作を起こす可能
性を無くすことができるのである。
れるリセット信号の入力のタイミングに関わらず、ＬＳ
Ｉ内の他のブロックに対してクロック信号が停止してい
る時に変化するような内部リセット信号を与えることが
でき、ブロックがリセット解除時に誤動作を起こす可能
性を無くすことができるのである。
【００１１】
【実施例】以下本発明を実施例により説明する。
【００１２】図１は本発明の実施例のブロック図を示
し、図１において、１０の同期カウンタは、ＬＳＩ外部
から入力するシステムクロック信号SCLKを所望の周期に
分周したクロック信号CLK を出力する。一方１１のリセ
ット信号発生回路はＬＳＩ外部からのリセット信号REST
をリセット信号入力端子RSTIN に入力し、同期カウンタ
用リセット信号CREST と内部リセット信号REST' を出力
する。
し、図１において、１０の同期カウンタは、ＬＳＩ外部
から入力するシステムクロック信号SCLKを所望の周期に
分周したクロック信号CLK を出力する。一方１１のリセ
ット信号発生回路はＬＳＩ外部からのリセット信号REST
をリセット信号入力端子RSTIN に入力し、同期カウンタ
用リセット信号CREST と内部リセット信号REST' を出力
する。
【００１３】上記クロック信号CLK 及び内部リセット信
号REST' はＬＳＩ内の他のブロックに与えられるもので
ある。
号REST' はＬＳＩ内の他のブロックに与えられるもので
ある。
【００１４】図２は上記実施例のタイムチャートを示し
ており、図示例では図２（ａ）に示すシステムクロック
信号SCLKを同期カウンタ１０で１回分周して、２倍の周
期のクロック信号CLK を図２（ｄ）に示すように出力す
る。図２（ｂ）に示すリセット信号RESTが変化した後の
しばらくの期間だけ図２（ｃ）に示すように同期カウン
タ用リセット信号CREST が”Ｌ”から”Ｈ”に変化す
る。その結果クロック信号CLK が停止しているときに、
変化するように、リセット信号RESTに適当な遅延を施し
て図２（ｅ）に示す内部リセット信号REST' として出力
する。ＬＳＩ中に存在する他のブロックはクロック信号
CLK と、内部リセット信号REST' をクロック信号とリセ
ット信号として使うので、従来例のような不正なクロッ
ク信号による誤動作は発生しないのである。
ており、図示例では図２（ａ）に示すシステムクロック
信号SCLKを同期カウンタ１０で１回分周して、２倍の周
期のクロック信号CLK を図２（ｄ）に示すように出力す
る。図２（ｂ）に示すリセット信号RESTが変化した後の
しばらくの期間だけ図２（ｃ）に示すように同期カウン
タ用リセット信号CREST が”Ｌ”から”Ｈ”に変化す
る。その結果クロック信号CLK が停止しているときに、
変化するように、リセット信号RESTに適当な遅延を施し
て図２（ｅ）に示す内部リセット信号REST' として出力
する。ＬＳＩ中に存在する他のブロックはクロック信号
CLK と、内部リセット信号REST' をクロック信号とリセ
ット信号として使うので、従来例のような不正なクロッ
ク信号による誤動作は発生しないのである。
【００１５】図３は上記実施例の具体例を示しており、
同期カウンタ１０は内部に１ｂｉｔ長のレジスタを持つ
カウンタで構成され、同期カウンタ１０はＲＳＴ端子
に”Ｈ”の同期カウンタ用リセット信号CREST が入力さ
れるとレジスタの値を０にし、そうでない時はＣＬＫ端
子に図４（ａ）に示すシステムクロック信号SCLKの立ち
上がりエッジがきた時にレジスタの値をインクリメント
する。レジスタの値が”１”の時にさらに立ち上がりエ
ッジが入力されると、レジスタの値は”０”になる。Ｏ
ＵＴ端子にはこのレジスタの値が出力され、これにより
同期カウンタ１０は入力されたシステムクロック信号SC
LKの２倍の周期を持つ図４（ｅ）に示すクロック信号CL
K に変換する働きをする。
同期カウンタ１０は内部に１ｂｉｔ長のレジスタを持つ
カウンタで構成され、同期カウンタ１０はＲＳＴ端子
に”Ｈ”の同期カウンタ用リセット信号CREST が入力さ
れるとレジスタの値を０にし、そうでない時はＣＬＫ端
子に図４（ａ）に示すシステムクロック信号SCLKの立ち
上がりエッジがきた時にレジスタの値をインクリメント
する。レジスタの値が”１”の時にさらに立ち上がりエ
ッジが入力されると、レジスタの値は”０”になる。Ｏ
ＵＴ端子にはこのレジスタの値が出力され、これにより
同期カウンタ１０は入力されたシステムクロック信号SC
LKの２倍の周期を持つ図４（ｅ）に示すクロック信号CL
K に変換する働きをする。
【００１６】リセット信号発生回路１１はカウンタＣ
１、Ｃ２と、比較器ＣＭＰ１、ＣＭＰ２、フリップフロ
ップＦ１〜Ｆ４、オアゲートＯＲ、ノットゲートＮＴか
ら構成され、カウンタＣ１、Ｃ２は、３ｂｉｔ幅のレジ
スタを持ち、夫々のＲＳＴ端子が”Ｈ”の時にレジスタ
の値を０にし、ＲＳＴ端子が”Ｌ”で且つレジスタの値
が４以下のときはレジスタの値をインクリメントするよ
うなカウンタであり、３ｂｉｔ幅のレジスタの値をその
まま出力する。比較器ＣＭＰ１、ＣＭＰ２は入力される
データが１以上４以下の時に”Ｈ”を出力し、そうでな
い時に”Ｌ”を出力する。そしてこれらのカウンタＣ
１、Ｃ２と比較器ＣＭＰ１、ＣＭＰ２により、オアゲー
トＯＲの入力端ａには図４（ｂ）に示すリセット信号RE
STが”Ｌ”から”Ｈ”に変化した時からシステムクロッ
ク信号SCLKの１周期後〜５周期後の間だけ図４（ｃ）に
示すように”Ｈ”が入力され、入力端ｂにはリセット信
号RESTが”Ｈ”から”Ｌ”に変化した時からシステムク
ロック信号SCLKの１周期後〜５周期後の間だけ図４
（ｄ）に示すように”Ｈ”が入力される。そして両入力
信号の論理和演算の結果が同期カウンタ用リセット信号
CREST となる。またフリップフロップＦ１〜Ｆ４はリセ
ット信号RESTをシステムクロック信号SCLKの４周期の時
間だけ遅らせて図４（ｆ）に示す内部リセット信号RES
T’として出力する。上記具体例においては同期カウン
タ１０の設定やリセット信号発生回路１１内のカウンタ
Ｃ１，Ｃ２の設定、内部リセット信号用のシフトレジス
タの段数を変更することにより容易に必要な特性を持つ
クロック信号CLK と内部リセット信号REST' を得ること
ができる。
１、Ｃ２と、比較器ＣＭＰ１、ＣＭＰ２、フリップフロ
ップＦ１〜Ｆ４、オアゲートＯＲ、ノットゲートＮＴか
ら構成され、カウンタＣ１、Ｃ２は、３ｂｉｔ幅のレジ
スタを持ち、夫々のＲＳＴ端子が”Ｈ”の時にレジスタ
の値を０にし、ＲＳＴ端子が”Ｌ”で且つレジスタの値
が４以下のときはレジスタの値をインクリメントするよ
うなカウンタであり、３ｂｉｔ幅のレジスタの値をその
まま出力する。比較器ＣＭＰ１、ＣＭＰ２は入力される
データが１以上４以下の時に”Ｈ”を出力し、そうでな
い時に”Ｌ”を出力する。そしてこれらのカウンタＣ
１、Ｃ２と比較器ＣＭＰ１、ＣＭＰ２により、オアゲー
トＯＲの入力端ａには図４（ｂ）に示すリセット信号RE
STが”Ｌ”から”Ｈ”に変化した時からシステムクロッ
ク信号SCLKの１周期後〜５周期後の間だけ図４（ｃ）に
示すように”Ｈ”が入力され、入力端ｂにはリセット信
号RESTが”Ｈ”から”Ｌ”に変化した時からシステムク
ロック信号SCLKの１周期後〜５周期後の間だけ図４
（ｄ）に示すように”Ｈ”が入力される。そして両入力
信号の論理和演算の結果が同期カウンタ用リセット信号
CREST となる。またフリップフロップＦ１〜Ｆ４はリセ
ット信号RESTをシステムクロック信号SCLKの４周期の時
間だけ遅らせて図４（ｆ）に示す内部リセット信号RES
T’として出力する。上記具体例においては同期カウン
タ１０の設定やリセット信号発生回路１１内のカウンタ
Ｃ１，Ｃ２の設定、内部リセット信号用のシフトレジス
タの段数を変更することにより容易に必要な特性を持つ
クロック信号CLK と内部リセット信号REST' を得ること
ができる。
【００１７】図３に示した構成では、リセット信号発生
回路１１のカウンタＣ１は、ＲＳＴ端子が”Ｌ”になっ
た時にリセットされ”Ｈ”になった時にインクリメント
されるカウンタであり、カウンタＣ２はＲＳＴ端子が”
Ｈ”になった時にリセットされ”Ｌ”になった時にイン
クリメントされるカウンタである。パワーオンリセット
時、カウンタＣ１，Ｃ２のレジスタ値は図５に示すよう
になる。図において、（ａ）はパワーオン時のリセット
信号RESTの一例を示すもので、”Ｈ”から”Ｌ”にのみ
変化する信号である、（ｂ）はカウンタＣ１のレジスタ
値、（ｃ）はカウンタＣ２のレジスタ値を示している。
図に示すように、リセット信号RESTが”Ｈ”の状態でカ
ウンタＣ２はリセットされて正常に動作するが、（ｂ）
に示すように、カウンタＣ１はリセットされていないた
め、そのレジスト値は不定となり、正常な同期カウンタ
用リセット信号を出力できない可能性がある。よってこ
の回路をパワーオンリセット時に、外部から与えるリセ
ット信号RESTが”Ｈ”から”Ｌ”にしか変化しない回路
に適用すると、カウンタＣ１を正しく初期化することが
できず誤動作の原因となる。このような回路に本発明の
クロック信号・同期リセット信号発生回路を適用する場
合は、例えば、図６のブロック図に示すように構成する
とよい。
回路１１のカウンタＣ１は、ＲＳＴ端子が”Ｌ”になっ
た時にリセットされ”Ｈ”になった時にインクリメント
されるカウンタであり、カウンタＣ２はＲＳＴ端子が”
Ｈ”になった時にリセットされ”Ｌ”になった時にイン
クリメントされるカウンタである。パワーオンリセット
時、カウンタＣ１，Ｃ２のレジスタ値は図５に示すよう
になる。図において、（ａ）はパワーオン時のリセット
信号RESTの一例を示すもので、”Ｈ”から”Ｌ”にのみ
変化する信号である、（ｂ）はカウンタＣ１のレジスタ
値、（ｃ）はカウンタＣ２のレジスタ値を示している。
図に示すように、リセット信号RESTが”Ｈ”の状態でカ
ウンタＣ２はリセットされて正常に動作するが、（ｂ）
に示すように、カウンタＣ１はリセットされていないた
め、そのレジスト値は不定となり、正常な同期カウンタ
用リセット信号を出力できない可能性がある。よってこ
の回路をパワーオンリセット時に、外部から与えるリセ
ット信号RESTが”Ｈ”から”Ｌ”にしか変化しない回路
に適用すると、カウンタＣ１を正しく初期化することが
できず誤動作の原因となる。このような回路に本発明の
クロック信号・同期リセット信号発生回路を適用する場
合は、例えば、図６のブロック図に示すように構成する
とよい。
【００１８】図６に示す異なる実施例は、図３に示した
クロック信号・同期リセット信号発生回路に、初期化回
路２１を付加したものである。初期化回路２１は、図７
（ａ）に示すようなリセット信号RESTを入力して、その
リセット信号RESTに、図７（ｂ）に示すように、リセッ
ト信号RESTが”Ｈ”から”Ｌ”に変化した一定時間後
に、”Ｈ”を所定時間出力した後”Ｌ”に変化する信号
を付加した初期化信号RTEST'' をリセット信号発生回路
１１に供給する回路である。図７（ｃ）はカウンタＣ１
のレジスト値、図７（ｄ）はカウンタＣ２のレジスタ値
を示している。このように、リセット信号RESTを”Ｌ”
にしてカウンタＣ１をリセットした後、所定期間、リセ
ット信号RESTを”Ｈ”にしてやることで正常にカウンタ
Ｃ１、Ｃ２をリセットすることができる。
クロック信号・同期リセット信号発生回路に、初期化回
路２１を付加したものである。初期化回路２１は、図７
（ａ）に示すようなリセット信号RESTを入力して、その
リセット信号RESTに、図７（ｂ）に示すように、リセッ
ト信号RESTが”Ｈ”から”Ｌ”に変化した一定時間後
に、”Ｈ”を所定時間出力した後”Ｌ”に変化する信号
を付加した初期化信号RTEST'' をリセット信号発生回路
１１に供給する回路である。図７（ｃ）はカウンタＣ１
のレジスト値、図７（ｄ）はカウンタＣ２のレジスタ値
を示している。このように、リセット信号RESTを”Ｌ”
にしてカウンタＣ１をリセットした後、所定期間、リセ
ット信号RESTを”Ｈ”にしてやることで正常にカウンタ
Ｃ１、Ｃ２をリセットすることができる。
【００１９】図８に基づいて上記に示した実施例の具体
回路を説明する。図に示したクロック信号・同期リセッ
ト信号発生回路は、内部に１ｂｉｔ長のレジスタを有
し、システムクロックSCLKを２倍に分周してクロック信
号CLK を出力する同期カウンタ１０と、リセット信号発
生回路１１と、リセット信号発生回路１１の前段に接続
された初期化回路２１で構成されている。システムクロ
ック信号SCLKを、同期カウンタ１０と、リセット信号発
生回路１１と初期化回路２１に供給すると共に、リセッ
ト信号RESTを、初期化回路２１に入力しリセット信号発
生回路１１を正常に初期化する機能を有する初期化信号
REST''に変換してリセット信号発生回路１１供給する。
回路を説明する。図に示したクロック信号・同期リセッ
ト信号発生回路は、内部に１ｂｉｔ長のレジスタを有
し、システムクロックSCLKを２倍に分周してクロック信
号CLK を出力する同期カウンタ１０と、リセット信号発
生回路１１と、リセット信号発生回路１１の前段に接続
された初期化回路２１で構成されている。システムクロ
ック信号SCLKを、同期カウンタ１０と、リセット信号発
生回路１１と初期化回路２１に供給すると共に、リセッ
ト信号RESTを、初期化回路２１に入力しリセット信号発
生回路１１を正常に初期化する機能を有する初期化信号
REST''に変換してリセット信号発生回路１１供給する。
【００２０】初期化回路２１で、Ｃ３は４ｂｉｔ長のレ
ジスタを有するカウンタで、リセット信号RESTが”Ｈ”
の時はデータをリセットしリセット信号RESTが”Ｌ”で
且つデータが１４以下の場合に、そのデータをインクリ
メントするもので、４ｂｉｔ長のレジスタに保持された
値をデータDATAとしてそのまま出力する。ＣＭＰ３はカ
ウンタＣ３から入力された４ｂｉｔ長のデータDATAが０
以上６以下、または１５の場合には”Ｌ”を出力し、そ
れ以外の場合は”Ｈ”を出力する比較器で、Ｓ１はリセ
ット信号RESTと比較器ＣＭＰ３の出力を入力し、リセッ
ト信号RESTが”Ｈ”の時はリセット信号REST（”Ｈ”）
を出力し、リセット信号RESTが”Ｌ”の時は、比較器Ｃ
ＭＰ３の出力を出力するセレクタである。上記のように
構成した初期化回路２１のタイムチャートを図９に示
す。図９（ｂ）に示すように、リセット信号RESTが”
Ｈ”である場合は、カウンタＣ３の出力であるデータDA
TA（図９（ｃ））はリセットされて０となっていると共
に、図９（ｄ）に示すように、初期化信号REST''とし
て”Ｈ”であるリセット信号RESTがそのまま出力されて
いる。リセット信号RESTが”Ｈ”から”Ｌ”に変化した
時、データDATAは０であるので、”Ｌ”である比較器Ｃ
ＭＰ３の出力が初期化信号REST''として出力される。カ
ウンタＣ３のＲＳＴ端子は”Ｌ”の状態となったのでカ
ウンタＣ３のデータDATAはインクリメントされ、そのデ
ータDATAが１から６までの間、比較器ＣＭＰ３は”Ｌ”
を出力し、そのデータDATAが７から１４までの間、比較
器ＣＭＰ３は”Ｈ”を出力する。その後、データDATA
は、１５となった時点でそれ以上インクリメントされな
くなり、初期化信号REST''として比較器ＣＭＰ３から”
Ｌ”状態が出力される。
ジスタを有するカウンタで、リセット信号RESTが”Ｈ”
の時はデータをリセットしリセット信号RESTが”Ｌ”で
且つデータが１４以下の場合に、そのデータをインクリ
メントするもので、４ｂｉｔ長のレジスタに保持された
値をデータDATAとしてそのまま出力する。ＣＭＰ３はカ
ウンタＣ３から入力された４ｂｉｔ長のデータDATAが０
以上６以下、または１５の場合には”Ｌ”を出力し、そ
れ以外の場合は”Ｈ”を出力する比較器で、Ｓ１はリセ
ット信号RESTと比較器ＣＭＰ３の出力を入力し、リセッ
ト信号RESTが”Ｈ”の時はリセット信号REST（”Ｈ”）
を出力し、リセット信号RESTが”Ｌ”の時は、比較器Ｃ
ＭＰ３の出力を出力するセレクタである。上記のように
構成した初期化回路２１のタイムチャートを図９に示
す。図９（ｂ）に示すように、リセット信号RESTが”
Ｈ”である場合は、カウンタＣ３の出力であるデータDA
TA（図９（ｃ））はリセットされて０となっていると共
に、図９（ｄ）に示すように、初期化信号REST''とし
て”Ｈ”であるリセット信号RESTがそのまま出力されて
いる。リセット信号RESTが”Ｈ”から”Ｌ”に変化した
時、データDATAは０であるので、”Ｌ”である比較器Ｃ
ＭＰ３の出力が初期化信号REST''として出力される。カ
ウンタＣ３のＲＳＴ端子は”Ｌ”の状態となったのでカ
ウンタＣ３のデータDATAはインクリメントされ、そのデ
ータDATAが１から６までの間、比較器ＣＭＰ３は”Ｌ”
を出力し、そのデータDATAが７から１４までの間、比較
器ＣＭＰ３は”Ｈ”を出力する。その後、データDATA
は、１５となった時点でそれ以上インクリメントされな
くなり、初期化信号REST''として比較器ＣＭＰ３から”
Ｌ”状態が出力される。
【００２１】図８に示したクロック信号・同期リセット
信号発生回路の、パワーオンリセット時のタイムチャー
トを図１０に示す。図において、（ａ）はシステムクロ
ック信号SCLK、（ｂ）は外部から与えられるリセット信
号REST、（ｃ）は比較器ＣＭＰ１の出力、（ｄ）は比較
器ＣＭＰ２の出力、（ｅ）はクロック信号 CLK、（ｆ）
は内部リセット信号REST' 、（ｇ）は初期化信号REST''
である。図に示すように、初期化信号REST''が”Ｌ”で
ある（ト）の部分でカウンタＣ１は初めてリセットさ
れ、初期化信号REST''が”Ｈ”の期間の（チ）の部分で
そのレジスタはインクリメントされて、正常な比較器Ｃ
ＭＰ１の出力（ｃ）が得られる。また、カウンタＣ２も
初期化信号REST''の（チ）の部分で再びリセットされる
ので、正常な比較器ＣＭＰ２の出力（ｄ）が得られる。
これにより、内部リセット信号REST' の（リ）の部分の
立上がり及び立ち下がり時にはクロック信号CLKは”
Ｌ”となっており、ＬＳＩの他のブロックは内部リセッ
ト信号REST' の（リ）の部分で正常にリセットされるこ
とになる。
信号発生回路の、パワーオンリセット時のタイムチャー
トを図１０に示す。図において、（ａ）はシステムクロ
ック信号SCLK、（ｂ）は外部から与えられるリセット信
号REST、（ｃ）は比較器ＣＭＰ１の出力、（ｄ）は比較
器ＣＭＰ２の出力、（ｅ）はクロック信号 CLK、（ｆ）
は内部リセット信号REST' 、（ｇ）は初期化信号REST''
である。図に示すように、初期化信号REST''が”Ｌ”で
ある（ト）の部分でカウンタＣ１は初めてリセットさ
れ、初期化信号REST''が”Ｈ”の期間の（チ）の部分で
そのレジスタはインクリメントされて、正常な比較器Ｃ
ＭＰ１の出力（ｃ）が得られる。また、カウンタＣ２も
初期化信号REST''の（チ）の部分で再びリセットされる
ので、正常な比較器ＣＭＰ２の出力（ｄ）が得られる。
これにより、内部リセット信号REST' の（リ）の部分の
立上がり及び立ち下がり時にはクロック信号CLKは”
Ｌ”となっており、ＬＳＩの他のブロックは内部リセッ
ト信号REST' の（リ）の部分で正常にリセットされるこ
とになる。
【００２２】以上のように、初期化回路２１を図３に示
したクロック信号・同期リセット信号発生回路に付加す
ることにより、ＬＳＩ外部から入力されるリセット信号
が”Ｈ”から”Ｌ”に変化するだけの回路の場合でも、
クロック信号・同期リセット信号発生回路を正しく初期
化することができ誤動作を防止することができる。な
お、初期化回路は実施例の回路に限定されるものではな
い。
したクロック信号・同期リセット信号発生回路に付加す
ることにより、ＬＳＩ外部から入力されるリセット信号
が”Ｈ”から”Ｌ”に変化するだけの回路の場合でも、
クロック信号・同期リセット信号発生回路を正しく初期
化することができ誤動作を防止することができる。な
お、初期化回路は実施例の回路に限定されるものではな
い。
【００２３】
【発明の効果】本発明は、ＬＳＩ外部から入力されるシ
ステムクロック信号を分周して任意の周期のクロック信
号出力を発生させる同期カウンタと、ＬＳＩ外部から入
力されるリセット信号に適切な遅延を施して内部リセッ
ト信号を発生させ且つ上記内部リセット信号の出力が変
化する時に上記クロック信号の発生を停止させるための
同期カウンタ用リセット信号を発生させるリセット信号
発生回路とを備えたから、ＬＳＩ外部から入力されるリ
セット信号の入力のタイミングに関わらず、ＬＳＩ内の
他のブロックに対してクロック信号が停止している時に
変化するような内部リセット信号を与えることができ、
ＬＳＩの他のブロックがリセット解除時に誤動作を起こ
す可能性を無くすことができるという効果がある。
ステムクロック信号を分周して任意の周期のクロック信
号出力を発生させる同期カウンタと、ＬＳＩ外部から入
力されるリセット信号に適切な遅延を施して内部リセッ
ト信号を発生させ且つ上記内部リセット信号の出力が変
化する時に上記クロック信号の発生を停止させるための
同期カウンタ用リセット信号を発生させるリセット信号
発生回路とを備えたから、ＬＳＩ外部から入力されるリ
セット信号の入力のタイミングに関わらず、ＬＳＩ内の
他のブロックに対してクロック信号が停止している時に
変化するような内部リセット信号を与えることができ、
ＬＳＩの他のブロックがリセット解除時に誤動作を起こ
す可能性を無くすことができるという効果がある。
【図１】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図２】同上の動作説明用タイムチャートである。
【図３】同上の具体回路図である。
【図４】同上の具体回路の動作説明用タイムチャートで
ある。
ある。
【図５】同上の具体回路の誤動作説明用タイムチャート
である。
である。
【図６】本発明の異なる実施例を示す回路ブロック図で
ある。
ある。
【図７】本発明の異なる実施例の動作説明用タイムチャ
ートである。
ートである。
【図８】本発明の異なる実施例の具体回路図である。
【図９】本発明の異なる実施例の初期化回路のタイムチ
ャートである。
ャートである。
【図１０】本発明の異なる実施例の動作説明用タイムチ
ャートである。
ャートである。
【図１１】従来例の回路ブロック図である。
【図１２】同上の動作説明用タイムチャートである。
【図１３】同上の誤動作説明用タイムチャートである。
【図１４】同上をＬＳＩ内に組み込んだ場合のブロック
図である。
図である。
【図１５】同上の動作説明用タイムチャートである。
１０ 同期カウンタ １１ リセット信号発生回路 ２１ 初期化回路 SCLK システムクロック信号 CLK クロック信号 REST リセット信号 REST' 内部リセット信号 REST'' 初期化信号 CREST 同期カウンタ用リセット信号
フロントページの続き (56)参考文献 特開 昭63−169826（ＪＰ，Ａ) 特開 平２−256321（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ＬＳＩ外部から入力されるシステムクロッ
ク信号を分周して任意の周期のクロック信号出力を発生
させる同期カウンタと、ＬＳＩ外部から入力されるリセ
ット信号に適切な遅延を施して内部リセット信号を発生
させ且つ上記内部リセット信号の出力が変化する時に上
記クロック信号の発生を停止させるための同期カウンタ
用リセット信号を発生させるリセット信号発生回路とを
備えたことを特徴とするクロック信号・同期リセット信
号発生回路。 - 【請求項２】前期リセット信号に、前記リセット信号が
解除された一定時間後に所定期間リセット状態となる信
号を付加して前記リセット信号発生回路に出力する初期
化回路を具備したことを特徴とする請求項１記載のクロ
ック信号・同期リセット信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185693A JP2998501B2 (ja) | 1993-07-28 | 1993-07-28 | クロック信号・同期リセット信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185693A JP2998501B2 (ja) | 1993-07-28 | 1993-07-28 | クロック信号・同期リセット信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746119A JPH0746119A (ja) | 1995-02-14 |
| JP2998501B2 true JP2998501B2 (ja) | 2000-01-11 |
Family
ID=16175215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5185693A Expired - Fee Related JP2998501B2 (ja) | 1993-07-28 | 1993-07-28 | クロック信号・同期リセット信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998501B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912570A (en) * | 1997-01-08 | 1999-06-15 | Nokia Mobile Phones Limited | Application specific integrated circuit (ASIC) having improved reset deactivation |
-
1993
- 1993-07-28 JP JP5185693A patent/JP2998501B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746119A (ja) | 1995-02-14 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |