DE69122189T2 - Flip-Flop-Schaltung vom "Master-Slave"-Typ - Google Patents
Flip-Flop-Schaltung vom "Master-Slave"-TypInfo
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Description
- Die Erfindung bezieht sich auf eine Master-Slave Flip-Flop Schaltung nach dem Oberbegriff des Patentanspruchs 1. Eine solche Master-Slave Flip-Flop Schaltung ist aus den Patent Abstracts of Japan, Vol. 14, Nr. 182 (E-91), vom 12. April 1990 und aus der JP-A-20034018 bekannt.
- Eine herkömmliche Master-Slave Flip-Flop Schaltung ist z.B. durch einen Verbindungshalbleiter (GaAs) IC (integrierte Schaltung) gebildet, wobei ein GaAs MES FET (GaAs Metall-Halbleiter Feldeffektransistor) als logisches Gatelement eingesetzt wird, wie es z.B. in der veröffentlichten japanischen Patentanmeldung Nr.63-280509 offenbart ist.
- Die Fig. 1 zeigt einen Schaltplan einer beispielhaften herkömmlichen Master- Slave Flip-Flop Schaltung. Die gezeigte Flip-Flop Schaltung enthält erste bis achte NOR Schaltungen NOR&sub1; bis NOR&sub8;. Die dritte und vierte NOR Schaltung NOR&sub3; und NOR&sub4; sowie die siebte und achte NOR Schaltung NOR&sub7; und NOR&sub8; bilden jeweils eine Flip-Flop Schaltung. Die erste und zweite NOR Schaltung NOR&sub1; und NOR&sub2; sind so geschaltet, daß sie über einen Eingangsanschluß D&sub1; und einen Eingangsanschluß für invertierte Daten D&sub2; jeweils ein pulsförmiges Eingangssignal und ein invertiertes pulsförmiges Eingangssignal und über einen Takteingangsanschluß CLK&sub1; ein Taktsignal erhalten. Die fünfte und sechste NOR Schaltung NOR&sub5; und NOR&sub6; sind so geschaltet, daß an ihnen jeweils die Ausgangssignale der dritten und der vierten NOR Schaltung NOR&sub3; und NOR&sub4; anliegen. Weiter erhalten sie über einen Eingangsanschluß für einen invertierten Takt CLK&sub2; ein invertiertes Taktsignal. Die Ausgangssignale der siebten und der achten NOR Schaltung NOR&sub7; und NOR&sub8; sind jeweils an einen Ausgangsanschluß AUS&sub1; und einen Ausgangsanschluß für invertierte Daten AUS&sub2; der Master-Slave Flip- Flop Schaltung angeschlossen. Jede der NOR Schaltungen NOR&sub1; bis NOR&sub8; ist mittels eines logischen Gates aufgebaut, das z.B. mittels eines GaAs MES FETs aufgebaut ist.
- Die in der Fig. 1 gezeigte Master-Slave Flip-Flop Schaltung hat den Nachteil, daß kein Hochgeschwindigkeitsbetrieb stattfinden kann, da die erste NOR Schaltung NOR&sub1;, die dritte NOR Schaltung NOR&sub3;, die fünfte NOR Schaltung NOR&sub5; und die siebente NOR Schaltung NOR&sub7; (oder die zweite NOR Schaltung NOR&sub2;, die vierte NOR Schaltung NOR&sub4;, die sechste NOR Schaltung NOR&sub6; und die achte NOR Schaltung NOR&sub8;), diejeweils eine Gateverzögerungszeit von z.B. 30 ps aufweisen, wenn jedes Gate aus einem GaAs MES FET gebildet ist, in einem Signalübermittlungsweg vorhanden sind, wodurch sich eine gesamte Verzögerungszeit zu 120 ps ergibt.
- Die technische Lehre des Dokuments D&sub1; ist dahingehend unterschiedlich zum Inhalt der Erfindung, daß in der ersteren als Rückführelemente eingesetzte Durchlaßtore zur Rückführung der inversen Ausgangssignale der ersten und zweiten Datenspeicherbereiche vorhanden sind, wobei die Durchlaßtore jeweils durch das invertierte Taktsignal und das nichtinvertierte Taktsignal gesteuert werden.
- Der Erfindung liegt die Aufgabe zugrunde, eine Master-Slave Flip-Flop Schaltung anzugeben, die eine geringere Verzögerungszeit und eine niedrige Leistungsaufnahme aufweist, wodurch eine hohe Verarbeitungsgeschwindigkeit und ein Einsatz in optischen Kommunikationssystemen ermöglicht wird.
- Die obige Aufgabe wird nach der Erfindung durch die in Patentanspruch 1 angegebenen Merkmale gelöst. Die abhängigen Patentansprüche 2 und 3 definieren jeweils vorteilhafte Weiterbildungen der Erfindung.
- Eine Master-Slave Flip-Flop Schaltung nach der Erfindung, mit:
- einem ersten und einem zweiten Durchlaßtor, an denen jeweils an einem Daten Eingangsanschluß und einem Eingangsanschluß für invertierte Daten ein pulsförmiges Eingangssignal und ein invertiertes invertiertes pulsförmiges Eingangssignal, und an einem gemeinsamen Takt Eingangsanschluß ein Taktsignal anliegt,
- einem ersten Daten Speicherbereich mit einem ersten und einem zweiten Inverter, deren Eingangsanschlüsse jeweils mit den Ausgängen des ersten und des zweiten Durchlaßtores verbunden sind,
- einem dritten und einem vierten Durchlaßtor, an denen jeweils die Ausgangssignale des ersten und des zweiten Inverters des ersten Daten Speicherbereichs und an deren gemeinsamen Eingangsanschluß für einen invertierten Takt ein Invertiertes Taktsignal anliegen, und
- einem zweiten Daten Speicherbereich mit einem dritten und einem vierten Inverter, deren Eingangsanschlüsse jeweils mit den Ausgängen des dritten und des vierten Durchlaßtores verbunden sind, ist gekennzeichnet durch
- einen ersten und einen zweiten Widerstand, die die Eingangsanschlüsse und die Ausgangsanschlüsse des ersten und des zweiten Inverters kreuzweise verbinden, und
- einen dritten und einen vierten Widerstand, die die Eingangsanschlüsse und die Ausgangsanschlüsse des dritten und des vierten Inverters kreuzweise verbinden, und weiter
- einen ersten bis einen vierten Kondensator, die jeweils parallel mit einem der ersten bis vierten Widerstände verbunden sind, um die maximale Betriebsfrequenz anzuheben und um die durch den ersten bis vierten Widerstand verursachten Störungen zu beseitigen, wobei jedes der ersten bis vierten Durchlaßtore und jeder der ersten bis vierten Inverter aus einem GaAs Feldeffekttransistor gebildet ist.
- Bei dieser Master-Slave Flip-Flop Schaltung ist die Anzahl von Invertern auf einem Signalübermittlungsweg so reduziert, daß ein Betrieb mit der zu einer herkömmlichen Master-Slave Flip-Flop Schaltung doppelten Geschwindigkeit erreicht werden kann.
- Weiter kann eine hohe maximale Betriebsfrequenz gesichert werden, da die Kapazitäten zwischen den Gateanschlüssen und Sourceanschlüssen der GaAs FETs der ersten bis vierten Durchlaßtore über die jeweils parallel zu den ersten bis vierten Widerständen geschalteten ersten bis vierten Kondensatoren geladen und entladen werden.
- Das zuvor Beschriebene und andere Aufgaben, Merkmale und Vorzüge der Erfindung werden durch die nachfolgende Beschreibung und die angefügten Patentansprüche im Zusammenhang mit den beigefügten Zeichnungen verdeutlicht, in denen gleiche Teile oder Elemente durch gleiche Referenzzeichen bezeichnet sind.
- Fig. 1 zeigt einen Schaltplan einer beispielhaften herkömmlichen Master-Slave Flip-Flop Schaltung;
- Fig. 2 zeigt einen Schaltplan einer Master-Slave Flip-Flop Schaltung, die in dem ersten und zweiten Datenspeicherbereich jeweils kreuzweise angeschlossene Widerstände aufweist;
- Fig. 3 zeigt einen Schaltplan eines Datenspeicherbereichs der in der Fig. 2 gezeigten Master-Slave Flip-Flop Schaltung;
- Fig. 4 zeigt einen Zeitablaufplan des Betriebs der in der Fig. 2 gezeigten Master-Slave Flip-Flop Schaltung;
- Fig. 5 zeigt einen Schaltplan einer Datenidentifizierungsschaltung eines optischen Kommunikationssystems, die eine Master-Slave Flip-Flop Schaltung verwendet; und
- Fig. 6 zeigt einen Schaltplan einer Master-Slave Flip-Flop Schaltung nach der Erfindung.
- In der Fig. 2 ist der Schaltplan einer Master-Slave Flip-Flop Schaltung gezeigt. Die hier gezeigte Master-Slave Flip-Flop Schaltung weist einen Dateneingangsanschluß D&sub1; und einen Eingangsanschluß für invertierte Daten D&sub2; auf und enthält erste bis vierte Durchlaßtore G&sub1; bis G&sub4;, die jeweils aus einem GaAs FET, wie z.B. einem GaAs MES FET, einem GaAs JFET (Sperrschicht-Feldeffekt- Transistor) oder einem GaAs HEMT (Transistor mit hoher Elektronenmobilität), und ersten bis vierten Invertern INV&sub1; bis INV&sub4; gebildet sind. Über einen Takteingangsanschluß CLK&sub1; wird ein Taktsignal Sc1 jeweils an das erste und zweite Durchlaßtor G&sub1; und G&sub2; angelegt, während über einen Eingangsanschluß für einen invertierten Takt CLK&sub2; ein invertiertes Taktsignal Sc2 jeweils an das dritte und vierte Durchlaßtor G&sub3; und G&sub4; angelegt wird. Die Master-Slave Flip-Flop Schaltung weist weiter einen Ausgangsanschluß AUS&sub1; und einen Ausgangsanschluß für invertierte Daten AUS&sub2; auf. Die Master-Slave Flip-Flop Schaltung enthält weiter einen ersten Widerstand R&sub1;, der zwischen einem Eingangsanschluß P&sub1; des ersten Inverters INV&sub1; und einem Ausgangsanschluß P&sub2; des zweiten Inverters INV&sub2; angeschlossen ist. Ein zweiter Widerstand R&sub2; ist zwischen einem Eingangsanschluß P&sub3; des zweiten Inverters INV&sub2; und einem Ausgangsanschluß P&sub4; des ersten Inverters INV&sub1; angeschlossen. Ein dritter Widerstand R&sub3; ist zwischen einem Eingangsanschluß des dritten Inverters INV&sub3; und dem Ausgangsanschluß für invertierte Daten AUS&sub2; des vierten Inverters INV&sub4; angeschlossen. Ein vierter Widerstand R&sub4; ist zwischen einem Eingangsanschluß des vierten Inverters INV&sub4; und dem Ausgangsanschluß AUS&sub1; des dritten Inverters INV3 angeschlossen. Die Master-Slave Flip-Flop Schaltung enthält weiter einen ersten Datenspeicherbereich Dr1, der aus den ersten und zweiten Invertern INV&sub1; und INV&sub2; und den ersten und zweiten Widerständen R&sub1; und R&sub2; gebildet ist, und einen zweiten Datenspeicherbereich Dr2, der aus den dritten und vierten Invertern INV&sub3; und INV&sub4; und den dritten und vierten Widerständen R&sub3; und R&sub4; gebildet ist. Die ersten bis vierten Inverter INV&sub1; und INV&sub4; verwenden jeweils, wie in der Fig. 3 gezeigt ist, die einen Datenspeicherbereich einer Master-Slave Flip- Flop Schaltung nach der Erfindung zeigt, ein Paar GaAs FETs Q&sub1; und Q&sub2;, wie z.B. GaAs MES FETs, GaAs JFETs oder GaAs HEMTs als logische Torelemente. Es ist festzustellen, daß der zweite Datenspeicherbereich Dr2 einen im wesentlichen gleichen Aufbau zu dem in der Fig. 3 gezeigten ersten Datenspeicherbereich Dr1 aufweist. In der Fig. 3 bezeichnen die Referenzzeichen RL&sub1; und RL&sub2; jeweils einen aus einem Verarmungs-GaAs MES FET oder einem ähnlichen Bauelement gebildeten Belastungswiderstand und Vcc einen Anschluß für einen Spannungsquelle.
- Nachfolgend wird der Betrieb der Master-Slave Flip-Flop Schaltung in bezug auf die Fig. 4 beschrieben.
- Wird zur Zeit t&sub0; ein als Wellenzug A in der Fig. 4 gezeigtes Eingangspulssignal S&sub1; an den Dateneingangsanschluß D&sub1; angelegt und simultan dazu ein anderes Eingangssignal, das gleich zum Eingangssignal S&sub1; ist, aber eine invertierte Phase aufweist, an den Eingangsanschluß für invertierte Daten D&sub2;, so wird der erste Datenspeicherbereich Dr1 zu einer anderen Zeit t&sub1; einer ansteigenden Flanke eines Taktslgnals Sc1 gesetzt, das durch einen Wellenzug B in der Fig. 4 gezeigt ist und über den Takteingangsanschluß CLK&sub1; an die Durchlaßtore G&sub1; und G&sub2; nachfolgenden Zeit t&sub3; zurückgesetzt. Demzufolge wird am Ausgangsanschluß P&sub2; des zweiten Inverters INV&sub2; ein solches Ausgangspulssignal SO1 erzeugt, wie es durch den Wellenzug D in der Fig. 4 gezeigt ist. Anschließend wird zu einer unterschiedlichen Zeit t&sub2; einer ansteigenden Flanke eines invertierten Taktsignals SC2, das durch den Wellenzug C in der Fig. 4 gezeigt ist und das an den Eingangsanschluß für einen invertierten Takt CLK&sub2; angelegt wird, der zweite Datenspeicherbereich Dr2 gesetzt, der nachfolgend zu einer anderen Zeit t&sub4; rückgesetzt wird. Demzufolge wird am Ausgangsanschluß AUS&sub2; des vierten Inverters INV&sub4; ein solches Ausgangspulssignal SO2 erzeugt, wie es durch den Wellenzug E in der Fig. 4 gezeigt ist. Wird zur Zeit t&sub1; ein zweites Durchlaßtor G&sub2; eingeschaltet, so herrscht eine Ausgangsspannung des zweiten Tors G&sub2; über eine vom Ausgangsanschluß P&sub4; des ersten Inverters INV&sub1; über den zweiten Widerstand R&sub2; zugeführte Rückführspannung vor, wodurch der zweite Inverter INV&sub2; von einem rückgesetzten Zustand in einen gesetzten Zustand invertiert wird. Anschließend wird über den zweiten Widerstand R&sub2; ein Haltestrom an den zweiten Inverter INV&sub2; angelegt, um den gesetzten Zustand des zweiten Inverters INV&sub2; zu halten. Andererseits herrscht beim Einschalten des vierten Durchlaßtores G&sub4; zur Zeit t&sub2; eine Ausgangsspannung des vierten Tores G&sub4; über eine vom Ausgangsanschluß AUS&sub1; des dritten Inverters INV&sub3; über den vierten Widerstand R&sub4; daran angelegte Rückführspannung vor, wodurch der vierte Inverter INV&sub4; von einem rückgesetzten Zustand in einen gesetzten Zustand invertiert wird. Anschließend wird über den vierten Widerstand R&sub4; ein Haltestrom an den vierten Inverter INV&sub4; angelegt, um den vierten Inverter INV&sub4; im gesetzten Zustand zu halten.
- Ist in diesem Fall die Verzögerungszeitjedes der zweiten und vierten Inverter INV&sub2; und INV&sub4; 30 ps und die Verzögerungszeit jedes der zweiten und vierten Durchlaßtore G&sub2; und G&sub4; 5 ps, so ergibt sich die Umschaltzeit der Master-Slave Flip-Flop Schaltung zu 70 ps, dies entspricht etwa der Hälfte der Umschaltzeit der zuvor beschriebenen herkömmlichen Master-Slave Flip-Flop Schaltung.
- Nachfolgend wird eine beispielhafte Anwendung einer Master-Slave Flip-Flop Schaltung in Bezug auf Fig. 5 beschrieben, die eine Datenidentifizierungsschaltung eines optischen Kommunikationssystems zeigt.
- Die in der Fig. 5 gezeigte Datenidentifizierungsschaltung enthält einen Eingangsverstärker A&sub1;, der ein Datensignal einer Datenrate von z.B. 2,4 Gb/s empfängt und ein Eingangspulssignal S&sub1; an einen Dateneingangsanschluß D&sub1; und weiter ein invertes Eingangspulssignal, das gleich zum Eingangspulsslgnal S&sub1; ist, aber eine dazu invertierte Phase aufweist, an einen anderen Eingangsanschluß für invertierte Daten D&sub2; anlegt. Ein weiterer Eingangsverstärker A&sub2; empfängt ein Taktsignal mit einer höheren Frequenz als die des Datensignals und legt jeweils ein Taktsignal und ein invertiertes Taktsignal an einen Takteingangsanschluß CLK&sub1; und einen Eingangsanschluß für einen invertierten Takt CLK&sub2; an. Anschließend wird synchron zum invertierten Taktsignal am Eingangsanschluß für einen Invertierten Takt CLK&sub2; festgestellt, ob die an den Eingangsverstärker A&sub1; angelegten Daten eine Marke (hoher Pegel) oder eine Lücke (niedriger Pegel) sind. Das Ergebnis dieser Feststellung wird im vierten Inverter INV&sub4; gehalten. Die Datenidentifizierungsschaltung enthält weiter ein Paar Ausgangsverstärker A&sub3; und A&sub4;.
- Mit der in der Fig. 5 gezeigten Datenidentifizierungsschaltung können auch ähnliche Effekte wie die der in der Fig. 2 gezeigten Master-Slave Flip-Flop Schaltung antizipiert werden.
- Die Fig. 6 zeigt einen Schaltplan einer Master-Slave Flip-Flop Schaltung nach der Erfindung. Die Master-Slave Flip-Flop Schaltung hat einen im wesentlichen gleichen Aufbau zu der in der Fig. 2 gezeigten Master-Slave Flip-Flop Schaltung, sie enthält zusätzlich erste bis vierte Kondensatoren C&sub1; bis C&sub4;, die jeweils parallel zu den ersten bis vierten Widerständen R&sub1; bis R&sub4; geschaltet sind. Weiter ist das erste bis vierte Durchlaßtor G&sub1; bis G&sub4; jeweils aus einem GaAs FET gebildet.
- In der in der Fig. 6 gezeigten Master-Slave Flip-Flop Schaltung geschieht das Laden und Entladen der Kapazitäten Cgs1 bis Cgs4 zwischen den Gates und Sourcen der GaAs FETs, die die ersten bis vierten Durchlaßtore G&sub1; bis G&sub4; bilden, jeweils über die ersten bis vierten Kondensatoren C&sub1; bis C&sub4;. Demnach wird eine mögliche Störung der ersten bis vierten Widerstände R&sub1; bis R&sub4; und der ersten bis vierten Kondensatoren durch Zeitkonstanten eliminiert und die maximale Umschaltfrequenz kann erhöht werden.
- Wie aus der vorigen Beschreibung deutlich wird, wird bei einer Master-Slave Flip- Flop Schaltung nach der Erfindung eine zu der einer herkömmlichen Master- Slave Flip-Flop Schaltung doppelte Hochgeschwindigkeitsumschaltfrequenz erreicht, da die Anzahl der im Signal übermittlungsfähig vorhandenen Inverter reduziert wird.
- Weiter besteht der Vorteil, daß die maximale Umschaltfrequenz erhöht werden kann, da die zwischen den Gateanschlüssen und Sourceanschlüssen der GaAs FETs der ersten bis vierten Durchlaßtore vorhandenen Kapazitäten jeweils über erste bis vierte parallel zu ersten bis vierten Widerständen geschaltete Kondensatoren geladen und entladen werden.
- Nachdem die Erfindung nun komplett beschrieben wurde, ist für die Fachleute auf diesem Gebiet offensichtlich, daß hier viele Änderungen und Modifikationen gemacht werden können.
Claims (3)
1. Master-Slave Flip-Flop Schaltung, mit:
einem ersten und einem zweiten Durchlaßtor (G&sub1;, G&sub2;), an denenjeweils an
einem Daten Eingangsanschluß (D&sub1;) und einem Eingangsanschluß für invertierte
Daten (D&sub2;) ein pulsförmiges Eingangssignal (Si) und ein invertiertes invertiertes
pulsförmiges Eingangssignal, und an einem gemeinsamen Takt
Eingangsanschluß (CLK&sub1;) ein Taktsignal (SC1) anliegt,
einem ersten Daten Speicherbereich (Dr1) mit einem ersten und einem
zweiten Inverter (INV&sub1;, INV&sub2;), deren Eingangsanschlüsse jeweils mit den
Ausgängen des ersten und des zweiten Durchlaßtores verbunden sind,
einem dritten und einem vierten Durchlaßtor, an denen jeweils die
Ausgangssignale des ersten und des zweiten Inverters des ersten Daten
Speicherbereichs und an deren gemeinsamen Eingangsanschluß (CLK&sub2;) für einen
invertierten Takt ein invertiertes Taktsignal (SC2) anliegen, und
einem zweiten Daten Speicherbereich (Dr2) mit einem dritten und einem
vierten Inverter (INV&sub3;, INV&sub4;), deren Eingangsanschlüsse jeweils mit den
Ausgängen des dritten und des vierten Durchlaßtores verbunden sind,
gekennzeichnet durch
einen ersten und einen zweiten Widerstand (RT&sub1;, RT&sub2;), die die
Eingangsanschlüsse und die Ausgangsanschlüsse des ersten und des zweiten Inverters
kreuzweise verbinden, und
einen dritten und einen vierten Widerstand, die die Eingangsanschlüsse
und die Ausgangsanschlüsse des dritten und des vierten Inverters kreuzweise
verbinden, und weiter
einen ersten bis einen vierten Kondensator (C&sub1; bis C&sub4;), die jeweils parallel
mit einem der ersten bis vierten Widerstände verbunden sind, um die maximale
Betriebsfrequenz anzuheben und um die durch den ersten bis vierten Widerstand
verursachten Störungen zu beseitigen, wobei jedes der ersten bis vierten
Durchlaßtore (G&sub1; bis G&sub4;) und jeder der ersten bis vierten Inverter (INV&sub1; bis INV&sub4;)
aus einem GaAs Feldeffekttransistor gebildet ist.
2. Master-Slave Flip-Flop Schaltung nach Anspruch 1, dadurch
gekennzeichnet, daß jedes der ersten bis vierten Durchlaßtore und jeder der
ersten bis vierten Inverter aus einem GaAs Metall-Halbleiter Feldeffekttransistor
gebildet ist.
3. Master-Slave Flip-Flop Schaltung nach Anspruch 1, dadurch
gekennzeichnet, daß jedes der ersten bis vierten Durchlaßtore und jeder der
ersten bis vierten Inverter aus einem GaAs Sperrschicht Feldeffekttransistor
gebildet ist.
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