DE19644443C2 - Adressübergangs-Detektorschaltung - Google Patents
Adressübergangs-DetektorschaltungInfo
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- DE19644443C2 DE19644443C2 DE19644443A DE19644443A DE19644443C2 DE 19644443 C2 DE19644443 C2 DE 19644443C2 DE 19644443 A DE19644443 A DE 19644443A DE 19644443 A DE19644443 A DE 19644443A DE 19644443 C2 DE19644443 C2 DE 19644443C2
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Description
Die vorliegende Erfindung bezieht sich auf eine Adressüber
gangs-Detektorschaltung nach dem Oberbegriff des Patentanspru
ches 1, d. h. auf eine Schaltung zum Erfassen eines Überganges
eines Signales, und insbesondere auf eine Schaltung zum Erzeu
gen eines Adressübergangs-Detektorsignales mit einer vorge
schriebenen Impulsbreite unabhängig von der Impulsbreite eines
Adressignales.
Die Verwendung eines logischen Gatters (NOR-Gatter) am Eingang
einer Schaltung zur Verarbeitung von Adressignalen, insbesonde
re zur Erkennung ungetakteter Adressignalübergänge, ist in der
europäischen Patentanmeldung 0 482 868 A2 beschrieben. Durch
die logische Verknüpfung der eingehenden Adressignale mit einem
Chipwählsignal kann eine Unterscheidung zwischen getakteten und
ungetakteten Adressignalen vorgenommen werden. Getaktete Ad
resssignale werden von dieser Schaltung an nachgelagerte Schal
tungen weitergeleitet. Im Falle ungetakteter Adressignale gibt
das NOR-Gatter Signale ab, die die kennzeichnenden Elemente der
Schaltung aktivieren, um so die erwünschte Signalverarbeitung
durchzuführen. Die Schaltung filtert hochfrequente Signale aus
den eingehenden Signalen heraus und erzeugt den eingehenden
Adressignalen entsprechende Signale.
Diese Schaltung ist für eine Verwendung als Adressübergangs-
Detektorschaltung nicht geeignet, da die hier erzeugten Adress
übergangssignale keine genaue Kennzeichnung von gültigen Adres
signalübergängen und anderen Signalübergängen ermöglichen. Ein
wesentliches Merkmal der Schaltung ist, daß hier erzeugte Ad
ressübergangssignale in erster Linie durch Rückkopplung zu Ele
menten der Schaltung für die Steuerung eines Durchlaßgatters
dienen.
Eine Schaltung zur Erzeugung eines Adressübergangssignales ei
ner Breite, die sich von der Breite des eingehenden Adressigna
les unterscheidet, ist in dem US-Patent 5,319,607 beschrieben.
Um Adressübergangssignale durch nachgelagerte Schaltungen ver
arbeiten zu können, müssen diese Adressübergangssignale, die
Signalübergänge von hochfrequenten oder pulsartigen Adressigna
len wiedergeben, für eine bestimmte Mindestdauer vorliegen.
Diese Schaltung erzeugt mit Hilfe zweier Signalverzögerungsein
heiten, die ein wesentliches Merkmal der Erfindung darstellen,
solche verlängerte neue Signale, die den zugeführten Signalen
entsprechen. Hier wird diese verlängerte Signaldauer von den
beiden Signalverzögerungseinheiten sowie von der jeweiligen
Dauer eines eingehenden Signales bestimmt. Werden der Schaltung
Adressignale einer ausreichenden Dauer zugeführt, werden ent
sprechende Signale einer fest bestimmten Dauer erzeugt. Diese
fest bestimmte Dauer wird hier ausschließlich von den beiden
Signalverzögerungseinheiten bestimmt und ist unabhängig von der
Dauer der eingehenden Signale. Bei allen zu kurzen eingehenden
Signalen variiert die Dauer der erzeugten Signale in Abhängig
keit von der Dauer der eingehenden Signale. Dies kann zu deut
lichen Problemen bei einer nachgelagerten Verarbeitung dieser
erzeugten Signale führen. Des weiteren wird hier vorausgesetzt,
daß die eingehenden Signale nur gültige Adressignale sind.
Störsignale werden hier nicht als solche erkannt oder herausge
filtert, sondern es werden den Störsignalen entsprechende Sig
nale am Ausgang der Schaltung zur Verfügung gestellt.
Fig. 1 zeigt eine herkömmliche Adressübergangs-Detektorschal
tung. Ein NOR-Gatter 1 unterwirft ein Chipwählsignal CSb und
ein Adressignal AD, die dort eingespeist sind, einer NOR-
Verknüpfung, und ein Verriegelungsglied 2 verriegelt das von
dem NOR-Gatter 1 ausgegebene Signal, um Verriegelungssignale
LAS1 und LAS2 mit einer entgegengesetzten Phase zu liefern. Si
gnalverzögerungseinheiten 3 und 4 verzögern die Verriegelungs
signale LAS1 und LAS2, um Verzögerungssignale DLS1 und DLS2
auszugeben, und eine Signalausgangseinheit 5 gibt ein Adress
übergangs-Detektorsignal ATDS gemäß den Verriegelungssignalen
LAS1 und LAS2 sowie den Verzögerungssignalen DLS1 und DLS2 aus.
Das Verriegelungsglied 2 umfaßt ein NAND-Gatter 22 zum NAND-
Verknüpfen des durch einen Inverter 21 invertierten und von dem
NOR-Gatter 1 ausgegebenen Signales und des Verriegelungssigna
les LAS2 und ein NAND-Gatter 23 zum NAND-Verknüpfen der Aus
gangssignale, die von dem NOR-Gatter 1 und dem NAND-Gatter 22
ausgegeben sind. Die Signalverzögerungseinheit 3 umfaßt Inver
ter 31 und 32 zum sequentiellen Invertieren des vom Verriege
lungsglied 2 ausgegebenen Verriegelungssignales LAS1. Die Si
gnalverzögerungseinheit 4 umfaßt Inverter 41 und 42 zum sequen
tiellen Invertieren des vom Verriegelungsglied 2 ausgegebenen
Verriegelungssignales LAS2.
Die Signalausgangseinheit 5 umfaßt einen PMOS-Transistor MP1,
dessen Sourceanschluß mit einer Spannung VCC beaufschlagt ist
und dessen Gateanschluß mit einer Leitung des Verzögerungs
signales DLS1 der Signalverzögerungseinheit 3 verbunden ist.
Ein PMOS-Transistor MP2 weist einen Sourceanschluß auf, der an
den Drainanschluß des PMOS-Transistors MP1 angeschlossen ist.
Jeder Gateanschluß von Transistoren MP2 und MN1 ist gemeinsam
an die Leitung des Verriegelungssignales LAS1 des Verriege
lungsgliedes 2 angeschlossen; die Drainanschlüsse hiervon sind
miteinander verbunden und an den Anschluß für das Adressüber
gangs-Detektorsignal ATDS angeschlossen.
Ein NMOS-Transistor MN2 hat einen Drainanschluß, der mit dem
Sourceanschluß des NMOS-Transisitors MN1 verbunden ist, einen
Gateanschluß, der mit der Leitung des Verzögerungssignales DLS2
verbunden ist, und einen Sourceanschluß, der an Masse ange
schlossen ist. Ein PMOS-Transistor MP3 hat einen Sourcean
schluß, der mit der Spannung VCC beaufschlagt ist, und einen
Gateanschluß, der mit dem Gateanschluß des NMOS-Transistors MN2
verbunden ist. Ein PMOS-Transistor MP4 und ein NMOS-Transistor
MN3 haben einen Sourceanschluß, der mit dem Drainanschluß des
NMOS-Transistors PM3 (bzw. MN1) verbunden ist. Jeder Gatean
schluß der Transistoren MP4 und MN3 ist gemeinsam mit der Lei
tung für das Verriegelungssignal LAS2 verbunden; die Drainan
schlüsse hiervon sind zusammengeschaltet und mit der Leitung
für das Adressübergangs-Detektorsignal ATDS verbunden. Ein
NMOS-Transistor MN4 hat einen Drainanschluß, der mit dem Sour
ceanschluß des NMOS-Transistors MN3 verbunden ist, einen Gate
anschluß, der mit dem Gateanschluß des PMOS-Transistors MP1
verbunden ist, und einen Sourceanschluß, der mit Masse verbun
den ist.
Der Betrieb der herkömmlichen Adressübergangs-Detektorschaltung
für einen Speicher wird nunmehr anhand der begleitenden Zeich
nungen beschrieben. Wenn in einer Eingangsstufe ein Chipwähl
signal CSb eines niedrigen Pegels und ein Adressignal AD eines
niedrigen Pegels eingegeben werden, so unterwirft das NOR-
Gatter 1 das Chipwählsignal CSb und das Adressignal AD einer
NOR-Verknüpfung, um ein Signal eines hohen Pegels auszugeben.
Danach empfängt das NAND-Gatter 22 des Verriegelungsgliedes 2
ein vom NOR-Gatter 1 ausgegebenes und durch den Inverter 21 in
vertiertes Niederpegelsignal und liefert ein Verriegelungs
signal LAS1 eines hohen Pegels, unabhängig von dem Pegel des
von dem NAND-Gatter 23 ausgegebenen und am anderen Anschluß
hiervon liegenden Signales.
Das NAND-Gatter 23 unterwirft das von dem NOR-Gatter 1 ausgege
bene Hochpegelsignal und ein Verriegelungssignal LAS1 eines ho
hen Pegels, das vom NAND-Gatter 22 ausgegeben ist, einer NAND-
Verknüpfung, um ein Verriegelungssignal LAS2 eines niedrigen
Pegels abzugeben. Das Verriegelungssignal LAS1 eines hohen Pe
gels, das von dem NAND-Gatter 22 durch die Inverter 31 und 32
ausgegeben ist, wird durch die Signalverzögerungseinheit 3 für
eine vorbestimmte Zeit verzögert, und ein Verzögerungssignal
DLS1 eines hohen Pegels wird ausgegeben. Ein Verriegelungs
signal LAS2 eines niedrigen Pegels, das vom NAND-Gatter 23 über
die Inverter 41 und 42 ausgegeben ist, wird durch die Signal
verzögerungseinheit 4 für eine gewisse Zeit verzögert, und ein
Verzögerungssignal DLS2 eines niedrigen Pegels wird ausgegeben.
Danach werden der PMOS-Transistor MP1 und der NMOS-Transistor
MN4 der Signalausgangseinheit 5 jeweils gemäß einem Hochpegel
signal ausgeschaltet und eingeschaltet. Der PMOS-Transistor MP2
und der NMOS-Transistor MN1 werden jeweils gemäß einem Hochpe
gelsignal LAS1 ausgeschaltet und eingeschaltet. Weiterhin wer
den der NMOS-Transistor MN2 und der PMOS-Transistor MP3 jeweils
gemäß einem von den Invertern 41 und 42 ausgegebenen Niederpe
gelsignal DLS2 ausgeschaltet und eingeschaltet. Der PMOS-
Transistor MP4 und der NMOS-Transistor MN3 werden jeweils gemäß
einem Niederpegelsignal LAS2 eingeschaltet und ausgeschaltet.
Damit liefert die Signalausgangseinheit 5 ein Adressübergangs-
Detektorsignal ATDS eines hohen Pegels durch ein Adressüber
gangs-Detektorsignal ATDS.
Wenn das Adressignal AD von einem niedrigen Pegel auf einen ho
hen Pegel übergeht und die Impulsbreite des auf einen hohen Pe
gel übergegangenen Adressignales AD länger ist als diejenige
eines Adressübergangs-Detektorsignales, das in dem Speicher be
nötigt wird, sowie ein Chipwählsignal auf einem niedrigen Pegel
ist, dann liefert das NOR-Gatter 1 ein Niederpegelsignal. Das
NAND-Gatter 23 unterwirft ein von dem NOR-Gatter 1 ausgegebenes
Niederpegelsignal und ein dort von dem NAND-Gatter 22 anliegen
des Hochpegelsignal LAS1 einer NAND-Verknüpfung. Das NAND-
Gatter 22 unterwirft ein durch den Inverter 21 invertiertes
Hochpegelsignal und ein von dem NAND-Gatter 23 ausgegebenes
Hochpegelsignal LAS2 einer NAND-Verknüpfung, um ein Niederpe
gelsignal LAS1 auszugeben.
Der PMOS-Transistor MP2 und der NMOS-Transistor MN1 werden je
weils gemäß einem Niederpegelsignal LAS1 eingeschaltet und aus
geschaltet. Der PMOS-Transistor MP4 und der NMOS-Transistor MN3
werden jeweils gemäß einem Hochpegelsignal LAS2 eingeschaltet
und ausgeschaltet. Zusätzlich behalten der PMOS-Transistor MP1
und der NMOS-Transistor MN4 jeweils einen ausgeschalteten Zu
stand und einen eingeschalteten Zustand, die als Schaltzustand
angegeben sind, bevor die Signale LAS1 und LAS2 von den NAND-
Gattern 22 und 23 über die Signalverzögerungseinheiten 3 und 4
ausgegeben werden. Der NMOS-Transistor MN2 und der PMOS-Tran
sistor MP3 behalten jeweils einen ausgeschalteten Zustand und
einen eingeschalteten Zustand eines vorangehenden Zustandes.
Daher geht das Hochpegelsignal, das durch die Leitung für das
Adressübergangs-Detektorsignal ATDS ausgegeben ist, in ein Nie
derpegelsignal ATDS über.
Danach wird das Niederpegelsignal LAS1 von dem NAND-Gatter 22
über die Inverter 31 und 32 als ein Niederpegelsignal ausgege
ben, und das Hochpegelsignal LAS2 von dem NAND-Gatter 23 wird
über die Inverter 41 und 42 als ein Hochpegelsignal DLS2 ausge
geben. Der PMOS-Transistor MP1 und der NMOS-Transistor MN4 wer
den jeweils gemäß einem Niederpegelsignal DLS1 eingeschaltet
und ausgeschaltet. Der NMOS-Transistor MN2 und der PMOS-
Transistor MP3 werden gemäß einem Hochpegelsignal DLS2 einge
schaltet und ausgeschaltet.
Weiterhin bewahren der PMOS-Transistor MP2 und der NMOS-Transi
stor MN1 jeweils einen eingeschalteten Zustand und einen ausge
schalteten Zustand eines vorangehenden Schaltzustandes, und der
PMOS-Transistor MP4 und der NMOS-Transistor MN3 behalten einen
eingeschalteten Zustand und einen ausgeschalteten Zustand eines
vorangehenden Schaltzustandes. Daher wird das Niederpegel-
Adressübergangs-Detektorsignal ATDS als ein Hochpegelsignal
ausgegeben.
Wenn ein Adressignal AD von einem hohen Pegel auf einen niedri
gen Pegel übergeht und ein Chipwählsignal CSb einen niedrigen
Pegel hat, unterwirft das NOR-Gatter 1 ein Hochpegelsignal ei
ner NOR-Verknüpfung. Das NAND-Gatter 23 unterwirft ein von dem
NOR-Gatter 1 ausgegebenes Hochpegelsignal einer NAND-Verknüp
fung, und ein Niederpegelsignal LAS1 liefert ein Hochpegelsi
gnal LAS2. Das NAND-Gatter 22 unterwirft ein von einem Hochpe
gelsignal durch den Inverter 21 invertiertes Niederpegelsignal
einer NAND-Verknüpfung, und ein Niederpegelsignal LAS2 ergibt
ein Hochpegelsinal LAS1.
Damit werden der PMOS-Transistor MP2 und der NMOS-Transistor
MN1 jeweils gemäß einem Hochpegelsignal LAS1 ausgeschaltet und
eingeschaltet. Der PMOS-Transistor MP4 und der NMOS-Transistor
MN3 werden jeweils gemäß einem Niederpegelsignal LAS2 einge
schaltet und ausgeschaltet. Der PMOS-Transistor MP1 und der
NMOS-Transistor MN4 bewahren jeweils einen eingeschalteten Zu
stand und einen ausgeschalteten Zustand eines vorangehenden
Schaltzustandes, bevor die Signale LAS1 und LAS2, die von den
NAND-Gattern 22 und 23 ausgegeben sind, geliefert werden. Der
PMOS-Transistor MP4 und der NMOS-Transistor MN3 behalten je
weils einen eingeschalteten Zustand und einen ausgeschalteten
Zustand. Daher wird ein Adressübergangs-Detektorsignal ATDS als
ein Niederpegel-Adressübergangs-Detektorsignal ATDS ausgegeben.
Danach wird ein von dem NAND-Gatter 22 ausgegebenes Hochpegel
signal LAS1 durch die Inverter 31 und 32 für eine vorbestimmte
Zeit verzögert und in ein Hochpegelsignal invertiert. Ein Nie
derpegelsignal LAS2 wird durch die Inverter 41 und 42 für eine
vorbestimmte Zeitdauer verzögert und als ein Niederpegelsignal
DLS2 ausgegeben. Der PMOS-Transistor MP1 und der NMOS-
Transistor MN4 werden jeweils gemäß einem Hochpegelsignal DLS1
eingeschaltet bzw. ausgeschaltet, und der NMOS-Transistor MN2
und PMOS-Transistor MP3 werden jeweils gemäß einem Niederpegel
signal DLS2 ausgeschaltet bzw. eingeschaltet.
Der PMOS-Transistor MP2 und der NMOS-Transistor MN1 behalten
einen ausgeschalteten bzw. einen eingeschalteten Zustand eines
vorhergehenden Schaltzustandes bei. Der PMOS-Transistor MP4 und
der NMOS-Transistor MN3 behalten jeweils einen eingeschalteten
Zustand bzw. einen ausgeschalteten Zustand bei. Damit geht ein
Adressübergangs-Detektorsignal ATDS, das von einem Adressüber
gangs-Detektorsignal ATDS geliefert ist, in einen hohen Pegel
über.
Wenn das Adressignal AD von einem niedrigen Pegel auf einen ho
hen Pegel übergeht, wird die Impulsbreite des Adressübergangs-
Detektorsignales ATDS gemäß einer Verzögerungszeit der Signal
verzögerungseinheit 3 bestimmt. Wenn das Adressignal AD von ei
nem hohen Pegel auf einen niedrigen Pegel übergeht, wird die
Impulsbreite des Adressübergangs-Detektorsignales ATDS gemäß
einer Verzögerungszeit der Signalverzögerungseinheit 4 be
stimmt.
Wenn inzwischen ein Adressignal AD mit einer gewissen Impuls
breite, die kürzer als die Impulsbreite eines Hochpegel-Adress
übergangs-Detektorsignales ATDS ist, die in dem Speicher erfor
derlich ist, in eine Adressübergangs-Detektorschaltung einge
geben wird, wird der gleiche Betrieb durchgeführt, wie dies
oben erläutert ist. Ein Adressübergangs-Detektorsignal ATDS ei
nes niedrigen Pegels, das eine gewisse Impulsbreite hat, die
kürzer als die Impulsbreite des Adressübergangs-Detektor
signales ist, das in dem Speicher erforderlich ist, wird durch
die Leitung für das Adressübergangs-Detektorsignal ATDS ausge
geben.
Wenn jedoch ein Adressignal mit einer gewissen Impulsbreite,
die kürzer als die Impulsbreite des Adressübergangs-Detektor
signales ist, das in dem Speicher erforderlich ist, eingespeist
wird, d. h., wenn ein gewisses Adressignal eine Impulsbreite
hat, die kürzer als diejenige ist, die gemäß einer Verzöge
rungszeit der Signalverzögerungseinheit erforderlich ist, so
wird der Betrieb des Speichers aufgrund eines abnormalen Adres
signaleinganges instabil.
Es ist Aufgabe der vorliegenden Erfindung, eine Adressüber
gangs-Detektorschaltung vorzusehen, die die Probleme überwin
det, welche in einer herkömmlichen Adressübergangs-Detektor
schaltung für einen Speicher auftreten; außerdem soll eine sol
che Adressübergangs-Detektorschaltung Fehlfunktionen eines
Speichers verhindern.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine
Adressübergangs-Detektorschaltung mit den Merkmalen des Anspruchs 1 vor.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher er
läutert. Es zeigen:
Fig. 1 ein Schaltbild einer herkömmlichen Adressübergangs-
Detektorschaltung für einen Speicher,
Fig. 2 ein Schaltbild einer Adressübergangs-Detektorschal
tung für einen Speicher gemäß der vorliegenden Erfin
dung, und
Fig. 3A bis 3C Wellenformen für jedes Bauelement von Fig. 2
zur Erläuterung der vorliegenden Erfindung.
Fig. 2 zeigt eine Adressübergangs-Detektorschaltung für einen
Speicher gemäß der vorliegenden Erfindung. Ein NOR-Gatter un
terwirft ein Adressignal ADS und ein Chipwählsignal/CS einer
NOR-Verknüpfung, und eine Pegelhalteeinheit 20 hält den Pegel
eines von dem NOR-Gatter 10 ausgegebenen Signales gemäß Rück
kopplungsverriegelungssteuersignalen LS1 und LS2 sowie Verzöge
rungssignalen DS1 und D52 und gibt Pegelhaltesignale OT1 und
OT2 mit verschiedenen Pegeln ab. Ein Verriegelungsglied 30 ver
riegelt die Pegelhaltesignale OT1 und OT2, die von der Pegel
halteeinheit 20 ausgegeben sind, und liefert Verriegelungs
signale LS1 und LS2 mit verschiedenen Pegeln. Signalverzöge
rungseinheiten 40 und 50 verzögern die Verriegelungssignale LS1
und LS2, die von dem Verriegelungsglied 30 ausgegeben sind, für
eine vorbestimmte Zeit und geben Verzögerungssignale DS1 und
DS2 ab. Eine Signalausgabeeinheit 60 liefert ein Adressüber
gangs-Detektorsignal AOUT gemäß den Verriegelungssignalen LS1
und LS2 sowie den Verzögerungssignalen DS1 und DS2.
Die Pegelhalteeinheit 20 umfaßt Inverter 21 und 22, die mit der
Ausgangsleitung des NOR-Gatters 10 verbunden sind, und einen
Inverter 23 mit einem Eingangsanschluß, der mit dem Ausgangs
anschluß des Inverters 22 verbunden ist, sowie erste und zweite
Sätze von in Reihe verbundenen Transistoren. Der erste Satz um
faßt PMOS-Transistoren P1 und P2 und NMOS-Transistoren N1 und
N2. In ähnlicher Weise umfaßt der zweite Satz PMOS-Transistoren
P3 und P4 und NMOS-Transistoren N3 und N4.
Ein PMOS-Transistor P1 hat einen Sourceanschluß, der mit einer
Spannung VCC beaufschlagt ist, und einen Gateanschluß, der mit
der Leitung für das Verzögerungssignal DS2 verbunden ist, und
ein PMOS-Transistor P2 umfaßt einen Sourceanschluß, der mit dem
Drainanschluß des PMOS-Transistors P1 verbunden ist, einen Ga
teanschluß, der mit einer Leitung für das Verriegelungssignal
LS1 verbunden ist, und einen Drainanschluß, der mit dem Aus
gangsanschluß des Inverters 21 verbunden ist. Der NMOS-
Transistor N1 hat einen Drainanschluß, der mit dem Drainan
schluß des PMOS-Transistors P2 und einer Leitung für das Pegel
haltesignal OT1 verbunden ist, und einen Gateanschluß, der an
den Gateanschluß des PMOS-Transistors P2 angeschlossen ist. Der
NMOS-Transistor N2 umfaßt einen Drainanschluß, der mit dem
Sourceanschluß des NMOS-Transistors N1 verbunden ist, einen Ga
teanschluß, der an den Gateanschluß des PMOS-Transistors P1 an
geschlossen ist, und einen Sourceanschluß, der mit Masse ver
bunden ist.
Der PMOS-Transistor P3 umfaßt einen Sourceanschluß, der mit der
Spannung VCC beaufschlagt ist, und einen Gateanschluß, der mit
der Leitung für das Verzögerungssignal DS1 verbunden ist, und
der PMOS-Transistor P4 hat einen Sourceanschluß, der mit dem
Drainanschluß des PMOS-Transistors P3 verbunden ist, und einen
Drainanschluß, der mit dem Ausgangsanschluß des Inverters 23
verbunden ist. Der NMOS-Transistor N3 umfaßt einen Drainan
schluß, der mit dem Drainanschluß des PMOS-Transistors P3 ver
bunden ist, und einen Drainanschluß, der mit dem Ausgangsan
schluß des Inverters 23 verbunden ist. Der NMOS-Transistor N3
umfaßt einen Drainanschluß, der mit dem Drainanschluß des PMOS-
Transistors P4 und einer Leitung für das Pegelhaltesignal OT2
verbunden ist, und einen Gateanschluß, der an den Gateanschluß
des PMOS-Transistors P4 angeschlossen ist. Der NMOS-Transistor
N4 hat einen Drainanschluß, der mit dem Sourceanschluß des
NMOS-Transistors N3 verbunden ist, einen Gateanschluß, der an
den Gateanschluß des PMOS-Transistors P3 angeschlossen ist, und
einen Sourceanschluß, der mit Masse verbunden ist.
Das Verriegelungsglied 30 verriegelt das Signal OT1 und das Si
gnal OT2 von der Pegelhalteeinheit 20. Ein NAND-Gatter 31 un
terwirft ein von der Pegelhalteeinheit 20 ausgegebenes Pegel
haltesignal OT1 und ein Verriegelungssignal L52 eines Ausgangs
signales hiervon einer NAND-Verknüpfung, um ein Verriegelungs
signal LS1 auszugeben. Ein NAND-Gatter 32 unterwirft ein von
dem NAND-Gatter 31 ausgegebenes Verriegelungssignal LS1 und ein
von der Pegelhalteeinheit 20 ausgegebenes Pegelhaltesignal OT2
einer NAND-Verknüpfung. Die Verzögerungseinheiten 40 und 50
sind ähnlich zu den Verzögerungseinheiten 3 und 4, und eine Be
schreibung hiervon wird zur Vereinfachung weggelassen.
Die Signalausgabeeinheit 60 umfaßt eine erste Gruppe von Tran
sistoren P10, P11, P12 und P13 und eine zweite Gruppe von Tran
sistoren N14, N15, N16 und N17. Der PMOS-Transistor P10 hat ei
nen Sourceanschluß, der mit einer Spannung VCC beaufschlagt
ist, und einen Gateanschluß, der an eine Leitung für das Ver
riegelungssignal LS1 angeschlossen ist, und der PMOS-Transistor
P11 hat einen Sourceanschluß, der mit dem Drainanschluß des
PMOS-Transistors P10 verbunden ist, und einen Gateanschluß, der
mit einer Leitung für das Verzögerungssignal DS1 verbunden ist.
Der NMOS-Transistor N14 umfaßt einen Drainanschluß, der mit dem
Drainanschluß des PMOS-Transistors P11 verbunden ist und an ei
ner Leitung für ein Adressübergangs-Detektorsignal AOUT liegt,
und einen Gateanschluß, der mit dem Gateanschluß des PMOS-Tran
sistors P10 verbunden ist. Der NMOS-Transistor N15 hat einen
Drainanschluß, der mit dem Sourceanschluß des NMOS-Transistors
N14 verbunden ist, einen Gateanschluß, der mit einem Verzöge
rungssignal DS2 beaufschlagt ist, und einen Sourceanschluß, der
mit Masse verbunden ist.
Der PMOS-Transistor P12 umfaßt einen Sourceanschluß, der mit
dem Sourceanschluß des PMOS-Transistors P10 verbunden ist, und
einen Gateanschluß, der mit einer Leitung für das Verriege
lungssignal LS2 beaufschlagt ist. Der PMOS-Transistor P13 um
faßt einen Sourceanschluß, der mit dem Drainanschluß des PMOS-
Transistors P12 verbunden ist, und einen Gateanschluß, der mit
dem Gateanschluß des NMOS-Transistors N15 verbunden ist. Der
NMOS-Transistor N16 umfaßt einen Drainanschluß, der mit dem
Drainanschluß des PMOS-Transistors P13 verbunden und mit einem
Adressübergangs-Detektorsignal AOUT beaufschlagt ist, und einen
Gateanschluß, der mit dem Gateanschluß des PMOS-Transistors P12
verbunden ist. Der NMOS-Transistor N17 umfaßt einen Drainan
schluß, der mit dem Sourceanschluß des NMOS-Transistors 16 ver
bunden ist, einen Gateanschluß, der mit dem Gateanschluß des
PMOS-Transistors P11 verbunden ist, und einen Sourceanschluß,
an den Masse angeschlossen ist.
Der Betrieb der Adressübergangs-Detektorschaltung für einen
Speicher gemäß der vorliegenden Erfindung wird nunmehr anhand
der Fig. 3A bis 3C erläutert. Wenn zunächst ein Chipwähl
signal/CS eines niedrigen Pegels L und ein Adresssignal ADS ei
nes hohen Pegels in das NOR-Gatter 10 jeweils eingegeben wer
den, so unterwirft das NOR-Gatter 10 die Signale/CS und ADS ei
ner NOR-Verknüpfung und liefert ein Niederpegelsignal. Das von
dem NOR-Gatter 10 ausgegebene Niederpegelsignal wird über die
Inverter 21 der Pegelhalteeinheit 20 als ein Hochpegelsignal
OT1 ausgegeben und über die Inverter 22 und 23 als ein Nieder
pegelsignal OT2 geliefert.
Das NAND-Gatter 32 des Verriegelungsgliedes 30 empfängt ein von
dem Inverter 23 ausgegebenes Niederpegelsignal OT2 über einen
Eingangsanschluß hiervon und liefert ein Hochpegelsignal unab
hängig von dem Verriegelungssignal LS1, das an einem anderen
Eingangsanschluß hiervon liegt. Das NAND-Gatter 31 unterwirft
ein von dem Inverter 21 ausgegebenes und dort über einen Ein
gangsanschluß hiervon anliegendes Hochpegelsignal OT1 und ein
von dem NAND-Gatter 32 ausgegebenes und dort über einen anderen
Eingangsanschluß hiervon anliegendes Hochpegelsignal LS2 einer
NAND-Verknüpfung und gibt ein Niederpegelsignal LS1 ab. Danach
verzögern die Signalverzögerungseinheiten 40 und 50 ein Nieder
pegelsignal LS1 und ein Hochpegelsignal LS2, die jeweils von
den NAND-Gattern 31 und 32 ausgegeben sind, und liefern ein
Verzögerungssignal DS1 eines niedrigen Pegels und ein Verzöge
rungssignal DS2 eines hohen Pegels.
Der PMOS-Transistor P10 und der NMOS-Transistor N14 der Signal
ausgabeeinheit 60 werden jeweils gemäß einem von dem NAND-
Gatter 31 ausgegebenen Niederpegelsignal eingeschaltet und aus
geschaltet. Der PMOS-Transistor P11 und der NMOS-Transistor N17
werden jeweils gemäß einem von der Signalverzögerungseinheit 40
ausgegebenen und dort über die Gateanschlüsse hiervon anliegen
den Niederpegelsignal DS1 eingeschaltet und ausgeschaltet.
Der NMOS-Transistor N15 und der PMOS-Transistor P13 werden je
weils gemäß einem von der Signalverzögerungseinheit 50 ausge
gebenen und dort über die Gateanschlüsse hiervon anliegenden
Hochpegelsignal eingeschaltet und ausgeschaltet. Der PMOS-Tran
sistor P12 und NMOS-Transistor N16 werden jeweils gemäß einem
von dem NAND-Gatter 32 ausgegebenen und dort über die Gatean
schlüsse anliegenden Hochpegelsignal LS2 ausgeschaltet und ein
geschaltet. Wenn danach ein in Fig. 3B gezeigtes Adressignal
ADS von einem hohen Pegel auf einen niedrigen Pegel übergeht
und in einen Eingangsanschluß des NOR-Gatters 10 eingespeist
wird, so unterwirft das NOR-Gatter 10 ein Adressignal ADS eines
niedrigen Pegels und ein an einem anderen Eingangsanschluß
hiervon anliegendes Niederpegelsignal/CS einer NOR-Verknüpfung
und gibt ein Hochpegelsignal ab.
Das von dem NOR-Gatter 10 abgegebene Hochpegelsignal wird in
ein Niederpegelsignal durch den Inverter 21 invertiert, und das
Niederpegelsignal wird in ein Hochpegelsignal durch die Inver
ter 22 und 23 invertiert. Zu dieser Zeit werden der PMOS-
Transistor P1 und der NMOS-Transistor N2 jeweils gemäß einem
von der Signalverzögerungseinheit 50 ausgegebenen Hochpegelsi
gnal DS2 durch dessen Empfang über die Gateanschlüsse hiervon
ausgeschaltet und eingeschaltet. Der PMOS-Transistor P2 und der
NMOS-Transistor N1 werden jeweils gemäß einem von dem NAND-
Gatter 31 ausgegebenen Niederpegelsignal durch dessen Empfang
über die Gateanschlüsse hiervon eingeschaltet und ausgeschal
tet. Daher wird das von dem Inverter 21 ausgegebene Niederpe
gelsignal als ein Niederpegelsignal OT1 abgegeben.
Weiterhin werden der PMOS-Transistor P3 und der NMOS-Transistor
N4 jeweils gemäß einem durch die Signalverzögerungseinheit 40
ausgegebenen Niederpegelsignal DS1 durch dessen Empfang über
die Gateanschlüsse hiervon eingeschaltet und ausgeschaltet. Der
PMOS-Transistor P4 und der NMOS-Transistor N3 werden gemäß ei
nem von dem NAND-Gatter 32 ausgegebenen Hochpegelsignal LS2
durch dessen Empfang über die Gateanschlüsse hiervon ausge
schaltet und eingeschaltet. Damit wird das von dem Inverter 23
ausgegebene Hochpegelsignal als ein Hochpegelsignal OT2 abgege
ben.
Danach empfängt das NAND-Gatter 31 ein von der Pegelhalteein
heit 20 ausgegebenes Niederpegelsignal OT1 über einen Eingangs
anschluß hiervon und ein von dem NAND-Gatter 32 ausgegebenes
Hochpegelsignal über einen anderen Eingangsanschluß hiervon und
liefert ein Hochpegelsignal LS1. Das NAND-Gatter 32 unterwirft
ein von der Pegelhalteeinheit 20 ausgegebenes Hochpegelsignal
OT2 durch dessen Empfang über einen Eingangsanschluß hiervon
und ein von dem NAND-Gatter ausgegebenes Hochpegelsignal LS1
einer NAND-Verknüpfung und gibt ein Niederpegelsignal LS2 durch
dessen Empfang über einen anderen Eingangsanschluß hiervon ab.
Der PMOS-Transistor P10 und der NMOS-Transistor N14 der Signal
ausgabeeinheit 60 werden jeweils gemäß einem von dem NAND-
Gatter 31 ausgegebenen Hochpegelsignal LS1 durch dessen Empfang
über die Gateanschlüsse hiervon ausgeschaltet und eingeschal
tet. Der PMOS-Transistor P12 und der NMOS-Transistor N16 werden
jeweils gemäß einem von dem NAND-Gatter 32 ausgegebenen Nieder
pegelsignal LS2 durch dessen Empfang über die Gateanschlüsse
hiervon eingeschaltet und ausgeschaltet.
Der PMOS-Transistor P11 und der NMOS-Transistor N17 halten ei
nen eingeschalteten Zustand und einen ausgeschalteten Zustand,
die als ein vorangehender Schaltzustand bezeichnet sind, bis
von den NAND-Gattern 31 und 32 ausgegebene Hochpegelsignale LS1
und LS2 von den Signalverzögerungseinheiten 40 und 50 geliefert
sind. Der NMOS-Transistor N15 und der PMOS-Transistor P13 hal
ten jeweils einen eingeschalteten Zustand bzw. einen ausge
schalteten Zustand bei, welche als ein vorangehender Zustand
bezeichnet sind. Daher liefert die Signalausgabeeinheit 60, die
ein Hochpegelsignal abgegeben hat, ein Adressübergangs-
Detektorsignal AOUT eines niedrigen Pegels.
Zu dieser Zeit werden der PMOS-Transistor P2 und der NMOS-Tran
sistor N1 gemäß einem von dem NAND-Gatter 31 ausgegebenen Hoch
pegelsignal LS1 durch dessen Empfang über die Gateanschlüsse
hiervon ausgeschaltet und eingeschaltet. Der PMOS-Transistor P4
und der NMOS-Transistor N3 werden gemäß einem von dem NAND-
Gatter 32 ausgegebenen Niederpegelsignal LS2 durch dessen Emp
fang über die Gateanschlüsse hiervon eingeschaltet und ausge
schaltet.
Weiterhin behalten der PMOS-Transistor P1 und der NMOS-Transi
stor N2 einen ausgeschalteten Zustand und einen eingeschalteten
Zustand eines vorangehenden Schaltzustandes bei, bis ein Hoch
pegelsignal LS1 und ein Niederpegelsignal LS2, die von den
NAND-Gattern 31 und 32 ausgegeben sind, jeweils von den Signal
verzögerungseinheiten 40 und 50 geliefert werden. Der PMOS-
Transistor P3 und der NMOS-Transistor N4 behalten jeweils einen
eingeschalteten Zustand und einen ausgeschalteten Zustand bei.
Die NAND-Gatter 31 und 32 liefern jeweils ein Hochpegelsignal
LS1 bzw. ein Niederpegelsignal LS2.
Wenn die Signalverzögerungseinheiten 40 und 50 das Hochpegel
signal LS1 und das Niederpegelsignal LS2 verzögern und ein
Hochpegelsignal DS1 bzw. ein Niederpegelsignal DS2 abgeben, so
werden der PMOS-Transistor P11 und der NMOS-Transistor N17 je
weils gemäß einem von der Signalverzögerungseinheit 40 abgege
benen Hochpegelsignal DS1 durch dessen Empfang über die Gate
anschlüsse hiervon ausgeschaltet und eingeschaltet. Der NMOS-
Transistor N15 und der PMOS-Transistor P13 werden jeweils gemäß
einem von der Signalverzögerungseinheit 50 ausgegebenen Nieder
pegelsignal DS2 durch dessen Empfang über die Gateanschlüsse
hiervon ausgeschaltet und eingeschaltet.
Weiterhin behalten der PMOS-Transistor P10 und der NMOS-Transi
stor N14 jeweils einen ausgeschalteten Zustand bzw. einen ein
geschalteten Zustand eines vorangehenden Schaltzustandes. Der
PMOS-Transistor P12 und der NMOS-Transistor N16 behalten einen
eingeschalteten Zustand und einen ausgeschalteten Zustand eines
vorangehenden Zustandes. Daher liefert die Signalausgabeeinheit
60, die ein Niederpegelsignal abgegeben hat, ein Adressüber
gangs-Detektorsignal AOUT eines hohen Pegels.
Zu dieser Zeit werden der PMOS-Transistor P1 und der NMOS-Tran
sistor N2 jeweils gemäß einem von der Signalverzögerungseinheit
50 ausgegebenen Niederpegelsignal DS2 durch dessen Empfang von
den Gateanschlüssen hiervon eingeschaltet und ausgeschaltet.
Der PMOS-Transistor P3 und der NMOS-Transistor N4 werden je
weils gemäß einem von der Signalverzögerungseinheit 40 ausgege
benen Hochpegelsignal DS1 durch dessen Empfang von den Gatean
schlüssen hiervon ausgeschaltet und eingeschaltet.
Der PMOS-Transistor P2 und der NMOS-Transistor N1 behalten je
weils einen ausgeschalteten Zustand und einen eingeschalteten
Zustand, und der PMOS-Transistor P4 sowie der NMOS-Transistor
N3 behalten jeweils einen eingeschalteten Zustand und einen
ausgeschalteten Zustand. Da daher die Pegelhalteeinheit 40 kon
tinuierlich ein Niederpegelsignal OT1 und ein Hochpegelsignal
OT2 abgibt, werden das Verriegelungsglied 30, die Signalverzö
gerungseinheiten 40 und 50 und die Signalausgabeeinheit 60 ent
sprechend den oben beschriebenen Methoden betrieben. Wenn ein
normales Adressignal von einem hohen Pegel auf einen niedrigen
Pegel übergeht, wird als ein Ergebnis ein Adressübergangs-
Detektorsignal AOUT eines niedrigen Pegels mit einer vorbe
stimmten Impulsbreite, welches in dem Speicher benötigt wird,
erzeugt, wie dies in Fig. 3C gezeigt ist.
Wenn, wie in Fig. 3C dargestellt ist, das Adressignal ADS von
einem niedrigen Pegel auf einen hohen Pegel übergeht und in ei
nen Eingangsanschluß des NOR-Gatters 10 eingespeist wird, un
terwirft das NOR-Gatter 10 ein Adressignal ADS eines dort ein
gespeisten Hochpegelsignales und ein dort über einen anderen
Eingangsanschluß hiervon eingespeistes Niederpegelsignal/CS ei
ner NOR-Verknüpfung und gibt ein Niederpegelsignal ab. Das von
dem NOR-Gatter 10 ausgegebene Niederpegelsignal wird in ein
Hochpegelsignal durch den Inverter 21 umgesetzt, und das Hoch
pegelsignal hiervon wird in ein Niederpegelsignal durch die In
verter 22 und 23 umgesetzt.
Da der PMOS-Transistor P3 und der NMOS-Transistor N4 jeweils
einen ausgeschalteten Zustand bzw. einen eingeschalteten Zu
stand eines vorangehenden Schaltzustandes beibehalten, und der
PMOS-Transistor P4 und der NMOS-Transistor N3 jeweils einen
eingeschalteten Zustand bzw. einen ausgeschalteten Zustand bei
behalten, wird das von dem Inverter 23 ausgegebene Niederpegel
signal als ein Niederpegelsignal geliefert. Danach unterwirft
das NAND-Gatter 32 ein von der Pegelhalteeinheit 20 ausgegebe
nes Niederpegelsignal OT2 und ein von dem NAND-Gatter 31 ausge
gebenes Hochpegelsignal LS1 einer NAND-Verknüpfung, um ein
Hochpegelsignal LS2 abzugeben.
Weiterhin unterwirft das NAND-Gatter 31 ein von der Pegelhalte
einheit 20 ausgegebenes Hochpegelsignal OT1 durch dessen Emp
fang über einen Eingangsanschluß hiervon und ein von dem NAND-
Gatter 32 ausgegebenes Hochpegelsignal LS2 durch dessen Empfang
über einen anderen Eingangsanschluß hiervon einer NAND-
Verknüpfung. Danach werden der PMOS-Transistor P10 und der
NMOS-Transistor N14 jeweils gemäß einem Niederpegelsignal LS1
eingeschaltet und ausgeschaltet. Der PMOS-Transistor P12 und
der NMOS-Transistor N16 werden jeweils gemäß einem Hochpegelsi
gnal LS2 ausgeschaltet bzw. eingeschaltet.
Der PMOS-Transistor P11 und der NMOS-Transistor N17 behalten
jeweils einen ausgeschalteten Zustand bzw. einen eingeschalte
ten Zustand eines vorangehenden Schaltzustandes bei, und der
NMOS-Transistor N15 und der PMOS-Transistor P13 behalten einen
ausgeschalteten Zustand und einen eingeschalteten Zustand eines
vorangehenden Schaltzustandes bei. Daher liefert die Signalaus
gabeeinheit 60, die ein Hochpegelsignal abgegeben hat, ein
Adressübergangs-Detektorsignal AOUT eines niedrigen Pegels.
Zu dieser Zeit werden der PMOS-Transistor P2 und der NMOS-Tran
sistor N1 jeweils gemäß einem Niederpegelsignal LS1 eingeschal
tet und ausgeschaltet. Der PMOS-Transistor P4 und der NMOS-
Transistor N3 werden jeweils gemäß einem Hochpegelsignal LS2
ausgeschaltet und eingeschaltet. Weiterhin behalten der PMOS-
Transistor P1 und der NMOS-Transistor N2 jeweils einen einge
schalteten Zustand bzw. einen ausgeschalteten Zustand eines
vorangehenden Schaltzustandes bei. Der PMOS-Transistor P3 und
der NMOS-Transistor N4 behalten ebenfalls jeweils einen ausge
schalteten Zustand und einen eingeschalteten Zustand eines vor
angehenden Schaltzustandes bei.
Wenn, wie in Fig. 3B gezeigt ist, ein Adressignal ADS von ei
nem hohen Pegel auf einen niedrigen Pegel übergeht und in einen
Eingangsanschluß des NOR-Gatters 10 eingespeist wird, so unter
wirft das NOR-Gatter 10 ein Adressignal ADS eines niedrigen Pe
gels und ein Niederpegelsignal/CS einer NOR-Verknüpfung, um ein
Hochpegelsignal auszugeben. Das vom NOR-Gatter 10 ausgegebene
Hochpegelsignal wird in ein Niederpegelsignal durch den Inver
ter 21 umgesetzt, und das Niederpegelsignal hiervon wird in ein
Hochpegelsignal durch die Inverter 22 und 23 umgesetzt.
Da die PMOS-Transistoren P1 und P2 einen eingeschalteten Zu
stand beibehalten und die Pegelhalteeinheit 20 kontinuierlich
ein Hochpegelsignal OT1 liefert und die NMOS-Transistoren N3
und N4 einen eingeschalteten Zustand halten, liegt das von dem
Inverter 23 ausgegebene Hochpegelsignal an den NMOS-Transistoren
N3 und N4, und die Pegelhalteeinheit 20 liefert ein Niederpe
gelsignal OT2. Damit geben die NAND-Gatter 31 und 32 jeweils
ein Niederpegelsignal LS1 bzw. ein Hochpegelsignal LS2 ab.
Wenn das Niederpegelsignal LS1 und das Hochpegelsignal LS2
durch die Signalverzögerungseinheiten 40 und 41 für eine vorbe
stimmte Zeit verzögert werden und ein Niederpegelsignal DS1 und
ein Hochpegelsignal DS2 von dort ausgegeben werden, so werden
der PMOS-Transistor P11 und der NMOS-Transistor N17 jeweils ge
mäß einem Niederpegelsignal DS1 eingeschaltet und ausgeschal
tet. Zusätzlich werden die NMOS-Transistoren N15 und P13 je
weils gemäß einem Hochpegelsignal DS2 eingeschaltet und ausge
schaltet.
Zusätzlich behalten der PMOS-Transistor P10 und der NMOS-Tran
sistor N14 jeweils einen eingeschalteten Zustand bzw. einen
ausgeschalteten Zustand eines vorangehenden Schaltzustandes
bei. In ähnlicher Weise behalten der PMOS-Transistor P12 und
der NMOS-Transistor N16 jeweils einen ausgeschalteten Zustand
und einen eingeschalteten Zustand bei, die als ein vorangehen
der Schaltzustand bezeichnet werden. Daher liefert die Signal
ausgabeeinheit 60, die ein Niederpegelsignal abgegeben hat, ein
Adressübergangs-Detektorsignal AOUT eines hohen Pegels.
Zu dieser Zeit werden der PMOS-Transistor P1 und der NMOS-Tran
sistor N2 jeweils gemäß einem Hochpegelsignal DS2 ausgeschaltet
und eingeschaltet, und der PMOS-Transistor P3 und der NMOS-
Transistor N4 werden jeweils gemäß einem Niederpegelsignal DS1
eingeschaltet und ausgeschaltet. Der PMOS-Transistor P2 und der
NMOS-Transistor N1 behalten jeweils einen eingeschalteten Zu
stand und einen ausgeschalteten Zustand eines vorangehenden
Schaltzustandes bei. Der PMOS-Transistor P4 und der NMOS-Tran
sistor N3 behalten einen ausgeschalteten Zustand bzw. einen
eingeschalteten Zustand eines vorangehenden Schaltzustandes
bei. Damit wird das von dem Inverter 21 ausgegebene Niederpe
gelsignal als ein Niederpegelsignal OT1 ausgegeben, und das von
dem Inverter 23 abgegebene Hochpegelsignal wird als ein Hochpe
gelsignal OT2 geliefert.
Die NAND-Gatter 31 und 32 liefern jeweils ein Hochpegelsignal
LS1 bzw. ein Niederpegelsignal LS2, wie dies oben beschrieben
ist. Daher werden der PMOS-Transistor P10 und der NMOS-Transi
stor N14 jeweils gemäß einem Hochpegelsignal LS1 ausgeschaltet
und eingeschaltet. Der PMOS-Transistor P12 und der NMOS-Transi
stor N16 werden gemäß einem von dem NAND-Gatter 32 ausgegebenen
Niederpegelsignal eingeschaltet und ausgeschaltet.
Zusätzlich behalten der PMOS-Transistor P11 und der NMOS-
Transistor N17 jeweils einen eingeschalteten Zustand und einen
ausgeschalteten Zustand eines vorangehenden Schaltzustandes
bei. In ähnlicher Weise behalten der NMOS-Transistor N15 und
der PMOS-Transistor P13 jeweils einen eingeschalteten Zustand
und einen ausgeschalteten Zustand eines vorangehenden Schaltzu
standes bei. Zu dieser Zeit werden der PMOS-Transistor P2 und
der NMOS-Transistor N1 jeweils gemäß einem Hochpegelsignal LS1
ausgeschaltet bzw. eingeschaltet. Der PMOS-Transistor P4 und
der NMOS-Transistor N3 werden jeweils gemäß einem Niederpegel
signal LS2 eingeschaltet bzw. ausgeschaltet.
Weiterhin behalten der PMOS-Transistor P1 und der NMOS-Transi
stor N2 jeweils einen ausgeschalteten Zustand bzw. einen einge
schalteten Zustand eines vorangehenden Schaltzustandes bei. Der
PMOS-Transistor P3 und der NMOS-Transistor N4 behalten eben
falls jeweils einen eingeschalteten Zustand und einen ausge
schalteten Zustand eines vorangehenden Schaltzustandes bei. Da
her liefert die Pegelhalteeinheit 20 kontinuierlich ein Nieder
pegelsignal OT1 und ein Hochpegelsignal OT2, und die NAND-
Gatter 31 und 32 geben kontinuierlich ein Hochpegelsignal LS1
und ein Niederpegelsignal LS2 ab.
Danach werden das Hochpegelsignal LS1 und das Niederpegelsignal
LS2 durch die Signalverzögerungseinheiten 40 und 50 für eine
vorbestimmte Zeit verzögert, und ein Hochpegelsignal DS1 und
ein Niederpegelsignal DS2 werden von dort ausgegeben. Der PMOS-
Transistor P11 und der NMOS-Transistor N17 werden jeweils gemäß
einem von der Signalverzögerungseinheit 40 ausgegebenen Hoch
pegelsignal DS1 ausgeschaltet und eingeschaltet.
Zusätzlich werden der NMOS-Transistor N15 und der PMOS-Transi
stor P13 jeweils gemäß einem von der Signalverzögerungseinheit
50 ausgegebenen Niederpegelsignal DS2 ausgeschaltet und einge
schaltet. Weiterhin behalten der PMOS-Transistor P10 und der
NMOS-Transistor N14 einen ausgeschalteten Zustand und einen
eingeschalteten Zustand eines vorangehenden Schaltzustandes
bei. Der PMOS-Transistor P12 und der NMOS-Transistor N16 behal
ten ebenfalls einen eingeschalteten Zustand und einen ausge
schalteten Zustand eines vorangehenden Schaltzustandes bei.
Daher liefert die Signalausgabeeinheit 40 ein Adressübergangs-
Detektorsignal AOUT eines hohen Pegels. Zu dieser Zeit werden
der PMOS-Transistor P1 und der NMOS-Transistor N2 jeweils gemäß
einem Niederpegelsignal DS2 eingeschaltet bzw. ausgeschaltet,
und der PMOS-Transistor P3 und der NMOS-Transistor N4 werden
jeweils gemäß einem Hochpegelsignal DS1 ausgeschaltet bzw. ein
geschaltet. Zusätzlich behalten der PMOS-Transistor P2 und der
NMOS-Transistor N1 jeweils einen ausgeschalteten Zustand und
einen eingeschalteten Zustand eines vorangehenden Schaltzustan
des bei. Der PMOS-Transistor P4 und der NMOS-Transistor N3 be
halten jeweils einen eingeschalteten Zustand und einen ausge
schalteten Zustand eines vorangehenden Schaltzustandes bei.
Daher liefert die Pegelhalteeinheit 20 kontinuierlich ein Nie
derpegelsignal OT1 und ein Hochpegelsignal OT2. Da das Verrie
gelungsglied 30, die Signalverzögerungseinheiten 40 und 50 und
die Signalausgabeeinheit 60 in der oben beschriebenen Weise be
trieben sind, gibt die Signalausgabeeinheit 60 kontinuierlich
ein Hochpegelsignal AOUT ab.
Wenn ein Adressignal ADS in eine Adressübergangs-Detektorschal
tung eingespeist wird, erzeugt die Adressübergangs-Detektor
schaltung, wie dies in Fig. 3C gezeigt ist, zwei Adressüber
gangs-Detektorsignale eines niedrigen Pegels mit einer gewissen
Impulsbreite APW. Nachdem ein Adressignal ADS von einem niedri
gen Pegel auf einen hohen Pegel übergegangen ist, läßt danach,
wie in Fig. 3B gezeigt ist, die Adressübergangs-Detektorschal
tung nicht die Erfassung eines Adressignales ADS während eines
Überganges von einem hohen Pegel auf einen niedrigen Pegel aus.
Wenn das Adressignal ADS von einem niedrigen Pegel auf einen
hohen Pegel übergeht, unterwirft das NOR-Gatter 10 ein Adress
signal ADS eines hohen Pegels und ein Niederpegelsignal/CS ei
ner NOR-Verknüpfung, um ein Niederpegelsignal abzugeben. Das
von dem NOR-Gatter 10 abgegebene Niederpegelsignal wird in ein
Hochpegelsignal durch den Inverter 21 invertiert und durch die
Inverter 22 und 23 in ein Niederpegelsignal invertiert.
Der PMOS-Transistor P1 und der NMOS-Transistor N2 behalten je
weils einen eingeschalteten Zustand bzw. einen ausgeschalteten
Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Tran
sistor P2 und der NMOS-Transistor N1 behalten jeweils einen
ausgeschalteten Zustand und einen eingeschalteten Zustand eines
vorangehenden Schaltzustandes bei, und das von dem Inverter 21
ausgegebene Hochpegelsignal wird ein Hochpegelsignal OT1. Der
PMOS-Transistor P3 und der NMOS-Transistor N4 behalten jeweils
einen eingeschalteten Zustand bzw. einen ausgeschalteten Zu
stand eines vorangehenden Schaltzustandes bei, und der PMOS-
Transistor P4 und der NMOS-Transistor N3 behalten jeweils einen
eingeschalteten Zustand und einen ausgeschalteten Zustand bei,
die als ein vorangehender Schaltzustand bezeichnet werden, und
das von der Pegelhalteeinheit 20 ausgegebene Niederpegelsignal
wird ein Niederpegelsignal OT2.
Danach unterwirft das NAND-Gatter 32 ein Niederpegelsignal OT2
und ein Hochpegelsignal LS1, ausgegeben von dem NAND-Gatter 31,
einer NAND-Verknüpfung, um ein Hochpegelsignal LS2 zu liefern.
Weiterhin unterwirft das NAND-Gatter 31 ein Hochpegelsignal OT1
und ein Hochpegelsignal LS2, ausgegeben von dem NAND-Gatter 32,
einer NAND-Verknüpfung, um ein Niederpegelsignal LS1 abzugeben.
Der PMOS-Transistor P10 und der NMOS-Transistor N14 werden je
weils gemäß einem Niederpegelsignal LS1 eingeschaltet bzw. aus
geschaltet. Der PMOS-Transistor P12 und der NMOS-Transistor N16
werden jeweils gemäß einem Hochpegelsignal LS2 ausgeschaltet
bzw. eingeschaltet. Weiterhin behalten der PMOS-Transistor P11
und der NMOS-Transistor N17 jeweils einen ausgeschalteten Zu
stand bzw. einen eingeschalteten Zustand eines vorangehenden
Schaltzustandes bei. Der NMOS-Transistor N15 und der PMOS-
Transistor P13 behalten jeweils einen ausgeschalteten Zustand
bzw. einen eingeschalteten Zustand eines vorangehenden Schalt
zustandes bei. Daher liefert die Signalausgabeeinheit 60 konti
nuierlich ein Adressübergangs-Detektorsignal AOUT eines niedri
gen Pegels.
Nachdem ein Niederpegelsignal LS1 und ein Hochpegelsignal LS2
durch die Signalverzögerungseinheiten 40 und 41 für eine vorbe
stimmte Zeit verzögert sind, und wenn das Niederpegelsignal DS1
und das Hochpegelsignal DS2 ausgegeben werden, so werden der
PMOS-Transistor P11 bzw. der NMOS-Transistor N17 jeweils gemäß
einem Niederpegelsignal DS1 ausgeschaltet und eingeschaltet.
Zusätzlich werden der NMOS-Transistor N15 bzw. der PMOS-Transi
stor P13 jeweils gemäß einem Hochpegelsignal DS2 eingeschaltet
und ausgeschaltet.
Der PMOS-Transistor P10 und der NMOS-Transistor N14 behalten
jeweils einen eingeschalteten Zustand und einen ausgeschalteten
Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Tran
sistor P12 und der NMOS-Transistor N16 behalten jeweils einen
ausgeschalteten Zustand und einen eingeschalteten Zustand eines
vorangehenden Schaltzustandes bei. Daher liefert die Signalaus
gabeeinheit 60, die ein Niederpegelsignal abgegeben hat, ein
Adressübergangs-Detektorsignal AOUT eines hohen Pegels.
Wenn, wie in Fig. 3C gezeigt ist, ein kurzes Adressignal ADS
eines hohen Pegels und eines niedrigen Pegels zu dem Adress
übergangs-Detektorsignal gegeben werden, so liefert die Adress
übergangs-Detektorschaltung (vergl. Fig. 3C) ein Adressüber
gangs-Detektorsignal AOUT eines niedrigen Pegels. Wie oben er
läutert wurde, ist die Adressübergangs-Detektorschaltung für
einen Speicher gemäß der vorliegenden Erfindung auf das Durch
führen eines stabileren Betriebes einer internen Schaltung ei
nes Speichers gerichtet, in dem ein Adressübergangs-Detektor
signal mit einer gewissen Impulsbreite erzeugt wird, die für
eine stabile interne Schaltung von dieser erforderlich ist,
wenn ein kurzes Adressignal in den Speicher eingespeist wird.
Claims (19)
1. Adressübergangs-Detektorschaltung für einen Speicher, mit:
einer Pegelhalteschaltung (20), die ein Eingangssignal empfängt und ein erstes Signal abgibt,
einer Verriegelungsschaltung (30) zum Empfang und Verriegeln des ersten Signales und zur Erzeugung eines zweiten Signales,
einer Verzögerungsschaltung, die eine erste und eine zweite Signalverzögerungs einheit (40, 50) umfaßt, das zweite Signal empfängt und ein verzögertes zweites Sig nal abgibt, und
einer Ausgabeschaltung (60), die das verzögerte zweite Signal empfängt und ein Signal (AOUT) in Abhängigkeit von einem Übergang des Eingangssignales liefert,
dadurch gekennzeichnet, daß
die Pegelhalteschaltung (20) zusätzlich das zweite Signal und das verzögerte zwei te Signal empfängt, um das erste Signal abzugeben,
das verzögerte zweite Signal verzögerte erste und zweite Verriegelungssignale um faßt, wobei die erste Signalverzögerungseinheit (40) die Verzögerung des verzöger ten ersten Verriegelungssignales bestimmt und die zweite Signalverzögerungseinheit (50) die Verzögerung des verzögerten zweiten Verriegelungssignales bestimmt, und
die Ausgabeschaltung (60) zusätzlich das zweite Signal empfängt, um das Signal (AOUT) mit einer vorbestimmten Breite abzugeben, wobei diese vorbestimmte Breite durch die erste und die zweite Verzögerungseinheit (40, 50) festgelegt und unab hängig von der Breite des Eingangssignals ist.
einer Pegelhalteschaltung (20), die ein Eingangssignal empfängt und ein erstes Signal abgibt,
einer Verriegelungsschaltung (30) zum Empfang und Verriegeln des ersten Signales und zur Erzeugung eines zweiten Signales,
einer Verzögerungsschaltung, die eine erste und eine zweite Signalverzögerungs einheit (40, 50) umfaßt, das zweite Signal empfängt und ein verzögertes zweites Sig nal abgibt, und
einer Ausgabeschaltung (60), die das verzögerte zweite Signal empfängt und ein Signal (AOUT) in Abhängigkeit von einem Übergang des Eingangssignales liefert,
dadurch gekennzeichnet, daß
die Pegelhalteschaltung (20) zusätzlich das zweite Signal und das verzögerte zwei te Signal empfängt, um das erste Signal abzugeben,
das verzögerte zweite Signal verzögerte erste und zweite Verriegelungssignale um faßt, wobei die erste Signalverzögerungseinheit (40) die Verzögerung des verzöger ten ersten Verriegelungssignales bestimmt und die zweite Signalverzögerungseinheit (50) die Verzögerung des verzögerten zweiten Verriegelungssignales bestimmt, und
die Ausgabeschaltung (60) zusätzlich das zweite Signal empfängt, um das Signal (AOUT) mit einer vorbestimmten Breite abzugeben, wobei diese vorbestimmte Breite durch die erste und die zweite Verzögerungseinheit (40, 50) festgelegt und unab hängig von der Breite des Eingangssignals ist.
2. Adressübergangs-Detektorschaltung nach Anspruch 1, mit:
einem Logik-Gatter (10), das zwei extern eingespeiste Signale empfängt, um das
Eingangssignal zu liefern.
3. Adressübergangs-Detektorschaltung nach Anspruch 2, wobei
das Logik-Gatter (10) ein NOR-Gatter zum NOR-Verknüpfen eines Adressignales
(ADS) und eines Chipwählsignales (/CS), die dort extern eingespeist sind, umfaßt.
4. Adressübergangs-Detektorschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß das erste Signal erste und zweite Pegelhaltesignale von verschiedenen Pegeln
umfaßt und die Pegelhalteschaltung (20) aufweist:
eine Vielzahl von Transistoren (P1 bis P4, N1 bis N4), die das Eingangssignal, das zweite Signal und das verzögerte zweite Signal empfangen und das erste Signal ab geben,
einen ersten und zweiten Inverter (21, 22) zum Empfangen des Eingangssignales, und
einen dritten Inverter (23), der mit dem zweiten Inverter (22) verbunden ist, wobei der erste und der dritte Inverter (21, 23) mit Elektrodenanschlüssen der Vielzahl von Transistoren (P1 bis P4, N1 bis N4) verbunden sind, wodurch die ersten und zweiten Pegelhaltesignale abhängig von dem Eingangssignal ausgegeben werden.
eine Vielzahl von Transistoren (P1 bis P4, N1 bis N4), die das Eingangssignal, das zweite Signal und das verzögerte zweite Signal empfangen und das erste Signal ab geben,
einen ersten und zweiten Inverter (21, 22) zum Empfangen des Eingangssignales, und
einen dritten Inverter (23), der mit dem zweiten Inverter (22) verbunden ist, wobei der erste und der dritte Inverter (21, 23) mit Elektrodenanschlüssen der Vielzahl von Transistoren (P1 bis P4, N1 bis N4) verbunden sind, wodurch die ersten und zweiten Pegelhaltesignale abhängig von dem Eingangssignal ausgegeben werden.
5. Adressübergangs-Detektorschaltung nach den Ansprüchen 1 bis 4, dadurch ge
kennzeichnet, daß:
Eingangsanschlüsse des ersten und des zweiten Inverters (21, 22) mit einer Aus gangsleitung des NOR-Gatters (10) verbunden sind, und
ein Eingangsanschluß des dritten Inverters (23) mit einem Ausgangsanschluß des zweiten Inverters (22) verbunden ist.
Eingangsanschlüsse des ersten und des zweiten Inverters (21, 22) mit einer Aus gangsleitung des NOR-Gatters (10) verbunden sind, und
ein Eingangsanschluß des dritten Inverters (23) mit einem Ausgangsanschluß des zweiten Inverters (22) verbunden ist.
6. Adressübergangs-Detektorschaltung nach den Ansprüchen 1 bis 4, dadurch ge
kennzeichnet, daß die Vielzahl von Transistoren (P1 bis P4, N1 bis N4) aufweist:
einen ersten Satz von in Reihe verbundenen Transistoren (P1, P2, N1, N2), die mit dem ersten Inverter (21) verbunden sind und das erste Pegelhaltesignal liefern, und
einen zweiten Satz von in Reihe verbundenen Transistoren (P3, P4, N3, N4), die mit dem dritten Inverter (23) verbunden sind und das zweite Pegelhaltesignal liefern.
einen ersten Satz von in Reihe verbundenen Transistoren (P1, P2, N1, N2), die mit dem ersten Inverter (21) verbunden sind und das erste Pegelhaltesignal liefern, und
einen zweiten Satz von in Reihe verbundenen Transistoren (P3, P4, N3, N4), die mit dem dritten Inverter (23) verbunden sind und das zweite Pegelhaltesignal liefern.
7. Adressübergangs-Detektorschaltung nach Anspruch 6, dadurch gekennzeichnet,
daß das verzögerte zweite Signal ein erstes und ein zweites Verriegelungssignal um
faßt und daß der erste Satz ein erstes Paar der Transistoren (P2, N1) mit Steuerelekt
roden, die gemeinsam zum Empfang des verzögerten ersten Verriegelungssignales
verbunden sind, aufweist und der zweite Satz Steuerelektroden hat, die gemeinsam
zum Empfang des verzögerten zweiten Verriegelungssignales verbunden sind.
8. Adressübergangs-Detektorschaltung nach den Ansprüchen 6 und 7, dadurch ge
kennzeichnet, daß der erste Satz der in Reihe geschalteten Transistoren aufweist:
einen ersten PMOS-Transistor (P1) mit einem Sourceanschluß, der mit einer Span nung (VCC) beaufschlagt ist, und einem Gateanschluß, der mit einer zweiten Verzö gerungssignalleitung der zweiten Signalverzögerungseinheit (50) verbunden ist,
einen zweiten PMOS-Transistor (P2) mit einem Sourceanschluß, der mit einem Drainanschluß des ersten PMOS-Transistors (P1) verbunden ist, einem Gateanschluß, der mit einer ersten Verriegelungssignalleitung der Verriegelungsschaltung (30) ver bunden ist, und einem Drainanschluß, der mit einem Ausgangsanschluß des ersten Inverters (21) verbunden ist,
einen ersten NMOS-Transistor (N1) mit einem Drainanschluß, der mit dem Drai nanschluß des zweiten PMOS-Transistors (P2) verbunden und an eine erste Pegelhal tesignalleitung angeschlossen ist, und einem Gateanschluß, der mit dem Ga teanschluß des zweiten PMOS-Transistors (P2) verbunden ist, und
einen zweiten NMOS-Transistor (N2) mit einem Drainanschluß, der mit einem Sour ceanschluß des ersten NMOS-Transistors (N1) verbunden ist, einem Gateanschluß, der mit dem Gateanschluß des ersten PMOS-Transistors (P1) verbunden ist, und ei nem mit Masse verbundenen Sourceanschluß.
einen ersten PMOS-Transistor (P1) mit einem Sourceanschluß, der mit einer Span nung (VCC) beaufschlagt ist, und einem Gateanschluß, der mit einer zweiten Verzö gerungssignalleitung der zweiten Signalverzögerungseinheit (50) verbunden ist,
einen zweiten PMOS-Transistor (P2) mit einem Sourceanschluß, der mit einem Drainanschluß des ersten PMOS-Transistors (P1) verbunden ist, einem Gateanschluß, der mit einer ersten Verriegelungssignalleitung der Verriegelungsschaltung (30) ver bunden ist, und einem Drainanschluß, der mit einem Ausgangsanschluß des ersten Inverters (21) verbunden ist,
einen ersten NMOS-Transistor (N1) mit einem Drainanschluß, der mit dem Drai nanschluß des zweiten PMOS-Transistors (P2) verbunden und an eine erste Pegelhal tesignalleitung angeschlossen ist, und einem Gateanschluß, der mit dem Ga teanschluß des zweiten PMOS-Transistors (P2) verbunden ist, und
einen zweiten NMOS-Transistor (N2) mit einem Drainanschluß, der mit einem Sour ceanschluß des ersten NMOS-Transistors (N1) verbunden ist, einem Gateanschluß, der mit dem Gateanschluß des ersten PMOS-Transistors (P1) verbunden ist, und ei nem mit Masse verbundenen Sourceanschluß.
9. Adressübergangs-Detektorschaltung nach Anspruch 6, dadurch gekennzeichnet,
daß der zweite Satz ein drittes Paar der Transistoren (P4, N3) mit Steuerelektroden,
die gemeinsam zum Empfang des zweiten Verriegelungssignales verbunden sind, und
ein viertes Paar von Transistoren (P3, N4) mit Steuerelektroden, die gemeinsam zum
Empfang des verzögerten ersten Verriegelungssignales verbunden sind, umfaßt.
10. Adressübergangs-Detektorschaltung nach den Ansprüchen 6 bis 9, dadurch ge
kennzeichnet, daß der zweite Satz der in Reihe geschalteten Transistoren aufweist:
einen dritten PMOS-Transistor (P3) mit einem Sourceanschluß, der mit der Span nung (VCC) beaufschlagt ist, und einem mit einer ersten Verzögerungssignalleitung der ersten Signalverzögerungseinheit (40) verbundenen Gateanschluß,
einen vierten PMOS-Transistor (P4) mit einem mit einem Drainanschluß des dritten PMOS-Transistors (P3) verbundenen Sourceanschluß, einem mit einer zweiten Ver riegelungssignalleitung verbundenen Gateanschluß und einem mit einem Ausgang sanschluß des dritten Inverters (23) verbundenen Drainanschluß,
einen dritten NMOS-Transistor (N3) mit einem mit dem Drainanschluß des vierten PMOS-Transistors (P4) verbundenen und an eine zweite Pegelhaltesignalleitung an geschlossenen Drainanschluß und einem mit dem Gateanschluß des vierten PMOS- Transistors (P4) verbundenen Gateanschluß, und
einen vierten NMOS-Transistor (N4) mit einem mit einem Sourceanschluß des drit ten NMOS-Transistors (N3) verbundenen Drainanschluß, einem mit dem Ga teanschluß des dritten PMOS-Transistors (P3) verbundenen Gateanschluß und einem mit Masse verbundenen Sourceanschluß.
einen dritten PMOS-Transistor (P3) mit einem Sourceanschluß, der mit der Span nung (VCC) beaufschlagt ist, und einem mit einer ersten Verzögerungssignalleitung der ersten Signalverzögerungseinheit (40) verbundenen Gateanschluß,
einen vierten PMOS-Transistor (P4) mit einem mit einem Drainanschluß des dritten PMOS-Transistors (P3) verbundenen Sourceanschluß, einem mit einer zweiten Ver riegelungssignalleitung verbundenen Gateanschluß und einem mit einem Ausgang sanschluß des dritten Inverters (23) verbundenen Drainanschluß,
einen dritten NMOS-Transistor (N3) mit einem mit dem Drainanschluß des vierten PMOS-Transistors (P4) verbundenen und an eine zweite Pegelhaltesignalleitung an geschlossenen Drainanschluß und einem mit dem Gateanschluß des vierten PMOS- Transistors (P4) verbundenen Gateanschluß, und
einen vierten NMOS-Transistor (N4) mit einem mit einem Sourceanschluß des drit ten NMOS-Transistors (N3) verbundenen Drainanschluß, einem mit dem Ga teanschluß des dritten PMOS-Transistors (P3) verbundenen Gateanschluß und einem mit Masse verbundenen Sourceanschluß.
11. Adressübergangs-Detektorschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die Verriegelungsschaltung (30) aufweist:
ein erstes NAND-Gatter (31) zum NAND-Verknüpfen des von der Pegelhalteschal tung (20) ausgegebenen ersten Pegelhaltesignales und des zweiten Verriegelungs signales zum Liefern des ersten Verriegelungssignales, und
ein zweites NAND-Gatter (32) zum NAND-Verknüpfen des vom ersten NAND-Gatter (31) ausgegebenen ersten Verriegelungssignales und des von der Pegelhalteschal tung (20) ausgegebenen zweiten Pegelhaltesignales und zum Ausgeben des zweiten Verriegelungssignales.
ein erstes NAND-Gatter (31) zum NAND-Verknüpfen des von der Pegelhalteschal tung (20) ausgegebenen ersten Pegelhaltesignales und des zweiten Verriegelungs signales zum Liefern des ersten Verriegelungssignales, und
ein zweites NAND-Gatter (32) zum NAND-Verknüpfen des vom ersten NAND-Gatter (31) ausgegebenen ersten Verriegelungssignales und des von der Pegelhalteschal tung (20) ausgegebenen zweiten Pegelhaltesignales und zum Ausgeben des zweiten Verriegelungssignales.
12. Adressübergangs-Detektorschaltung nach Anspruch 1, mit:
der ersten und zweiten Signalverzögerungseinheit (40, 50) zum Verzögern der von
der Verriegelungsschaltung (30) ausgegebenen ersten und zweiten Verriegelungssig
nale für die vorbestimmte Zeit und zum Ausgeben der ersten und zweiten Verzöge
rungssignale.
13. Adressübergangs-Detektorschaltung nach Anspruch 1, mit:
der Ausgabeschaltung (60) zum Ausgeben eines Adressübergangs-Detektorsignales
(AOUT), wobei die Breite des Adressübergangs-Detektorsignales (AOUT) durch die
von der Verriegelungsschaltung (30) ausgegebenen ersten und zweiten Verriege
lungssignale und von der ersten und der zweiten Signalverzögerungseinheit (40, 50)
ausgegebenen ersten und zweiten Verzögerungssignale bestimmt wird.
14. Adressübergangs-Detektorschaltung nach Anspruch 13, dadurch gekennzeichnet,
daß die Ausgabeschaltung (60) umfaßt:
eine erste Gruppe von Transistoren, die mit einem Ausgangsknoten verbunden sind und ein vorbestimmtes Spannungspotential empfangen, und
eine zweite Gruppe von Transistoren, die mit dem Ausgangsknoten verbunden sind und ein vorbestimmtes Massepotential empfangen, wobei entsprechende Transistoren der ersten und der zweiten Gruppe das zweite Signal und das verzögerte zweite Signal empfangen, wodurch das Adressübergangs- Detektorsignal (AOUT) der vorbestimmten Breite an dem Ausgangsknoten abhängig von dem Übergang des Eingangssignales erzeugt wird.
eine erste Gruppe von Transistoren, die mit einem Ausgangsknoten verbunden sind und ein vorbestimmtes Spannungspotential empfangen, und
eine zweite Gruppe von Transistoren, die mit dem Ausgangsknoten verbunden sind und ein vorbestimmtes Massepotential empfangen, wobei entsprechende Transistoren der ersten und der zweiten Gruppe das zweite Signal und das verzögerte zweite Signal empfangen, wodurch das Adressübergangs- Detektorsignal (AOUT) der vorbestimmten Breite an dem Ausgangsknoten abhängig von dem Übergang des Eingangssignales erzeugt wird.
15. Adressübergangs-Detektorschaltung nach Anspruch 14, dadurch gekennzeichnet,
daß die erste Gruppe aufweist:
ein Paar von ersten MOS-Transistoren, die in Reihe verbunden sind, und
ein Paar von zweiten MOS-Transistoren, die in Reihe verbunden sind, wobei die Paare der ersten und zweiten MOS-Transistoren parallel verbunden sind und ein Transistor von jedem der Paare der ersten und zweiten MOS Transistoren das verzö gerte zweite Signal und die anderen Transistoren das zweite Signal empfangen.
ein Paar von ersten MOS-Transistoren, die in Reihe verbunden sind, und
ein Paar von zweiten MOS-Transistoren, die in Reihe verbunden sind, wobei die Paare der ersten und zweiten MOS-Transistoren parallel verbunden sind und ein Transistor von jedem der Paare der ersten und zweiten MOS Transistoren das verzö gerte zweite Signal und die anderen Transistoren das zweite Signal empfangen.
16. Adressübergangs-Detektorschaltung nach Anspruch 15, dadurch gekennzeichnet,
daß die zweite Gruppe aufweist:
ein Paar von dritten MOS-Transistoren, die in Reihe verbunden sind, und
ein Paar von vierten MOS-Transistoren, die in Reihe verbunden sind, wobei die Paare der dritten und vierten MOS Transistoren parallel verbunden sind und ein Transistor von jedem der Paare der dritten und vierten MOS-Transistoren das verzö gerte zweite Signal und die übrigen Transistoren das zweite Signal empfangen.
ein Paar von dritten MOS-Transistoren, die in Reihe verbunden sind, und
ein Paar von vierten MOS-Transistoren, die in Reihe verbunden sind, wobei die Paare der dritten und vierten MOS Transistoren parallel verbunden sind und ein Transistor von jedem der Paare der dritten und vierten MOS-Transistoren das verzö gerte zweite Signal und die übrigen Transistoren das zweite Signal empfangen.
17. Adressübergangs-Detektorschaltung nach Anspruch 15, dadurch gekennzeichnet,
daß:
das Paar der ersten MOS-Transistoren einen ersten PMOS-Transistor, der das vor bestimmte Spannungspotential und das erste Verriegelungssignal empfängt, und ei nen zweiten PMOS-Transistor, der mit dem Ausgangsknoten verbunden ist und das verzögerte erste Verriegelungssignal empfängt, umfaßt, und
das Paar von zweiten MOS Transistoren einen dritten PMOS-Transistor, der das vorbestimmte Spannungspotential und das zweite Verriegelungssignal empfängt, und einen vierten PMOS-Transistor, der mit dem Ausgangsknoten verbunden ist und das verzögerte zweite Verriegelungssignal empfängt, umfaßt.
das Paar der ersten MOS-Transistoren einen ersten PMOS-Transistor, der das vor bestimmte Spannungspotential und das erste Verriegelungssignal empfängt, und ei nen zweiten PMOS-Transistor, der mit dem Ausgangsknoten verbunden ist und das verzögerte erste Verriegelungssignal empfängt, umfaßt, und
das Paar von zweiten MOS Transistoren einen dritten PMOS-Transistor, der das vorbestimmte Spannungspotential und das zweite Verriegelungssignal empfängt, und einen vierten PMOS-Transistor, der mit dem Ausgangsknoten verbunden ist und das verzögerte zweite Verriegelungssignal empfängt, umfaßt.
18. Adressübergangs-Detektorschaltung nach Anspruch 16, dadurch gekennzeichnet,
daß:
das Paar der dritten MOS-Transistoren einen ersten NMOS-Transistor, der mit dem vorbestimmten Massepotential verbunden ist und das verzögerte zweite Verriege lungssignal empfängt, und einen zweiten NMOS-Transistor, der mit dem Ausgangs knoten verbunden ist und das erste Verriegelungssignal empfängt, umfaßt, und
das Paar der zweiten MOS-Transistoren einen dritten NMOS-Transistor, der mit dem vorbestimmten Massepotential verbunden ist und das verzögerte erste Verriege lungssigna) empfängt, und einen vierten NMOS-Transistor, der mit dem Ausgangs knoten verbunden ist und das zweite Verriegelungssignal empfängt, umfaßt.
das Paar der dritten MOS-Transistoren einen ersten NMOS-Transistor, der mit dem vorbestimmten Massepotential verbunden ist und das verzögerte zweite Verriege lungssignal empfängt, und einen zweiten NMOS-Transistor, der mit dem Ausgangs knoten verbunden ist und das erste Verriegelungssignal empfängt, umfaßt, und
das Paar der zweiten MOS-Transistoren einen dritten NMOS-Transistor, der mit dem vorbestimmten Massepotential verbunden ist und das verzögerte erste Verriege lungssigna) empfängt, und einen vierten NMOS-Transistor, der mit dem Ausgangs knoten verbunden ist und das zweite Verriegelungssignal empfängt, umfaßt.
19. Adressübergangs-Detektorschaltung nach Anspruch 13, dadurch gekennzeichnet,
daß die Ausgabeschaltung (60) aufweist:
einen ersten PMOS-Transistor (P10) mit einem mit einer Spannung beaufschlagten Sourceanschluß und einem mit der ersten Verriegelungssignalleitung der Verriege lungsschaltung (30) verbundenen Gateanschluß,
einen zweiten PMOS-Transistor (P11) mit einem mit einem Drainanschluß des ers ten PMOS-Transistors (P10) verbundenen Sourceanschluß und einem mit der ersten Verzögerungssignalleitung der ersten Signalverzögerungseinheit (40) verbundenen Gateanschluß,
einen ersten NMOS-Transistor (N14) mit einem mit einem Drainanschluß des zwei ten PMOS-Transistors (P11) verbundenen Drainanschluß und einem mit dem Ga teanschluß des ersten PMOS-Transistors (P10) verbundenen Gateanschluß,
einen zweiten NMOS-Transistor (N15) mit einem mit einem Sourceanschluß des ersten NMOS-Transistors (N14) verbundenen Drainanschluß, einem mit der zweiten Verzögerungssignalleitung der zweiten Signalverzögerungseinheit (50) verbundenen Gateanschluß und einem mit Masse verbundenen Sourceanschluß,
einen dritten PMOS-Transistor (P12) mit einem mit dem Sourceanschluß des ersten PMOS-Transistors (P10) verbundenen Sourceanschluß und einem mit der zweiten Verriegelungssignalleitung der Verriegelungsschaltung (30) verbundenen Ga teanschluß,
einen vierten PMOS-Transistor (P13) mit einem mit einem Drainanschluß des dritten PMOS-Transistors (P12) verbundenen Sourceanschluß und einem mit dem Ga teanschluß des zweiten NMOS-Transistors (N15) verbundenen Gateanschluß,
einen dritten NMOS-Transistor (N16) mit einem mit einem Drainanschluß des vier ten PMOS-Transistors (P13) verbundenen und an eine Adressübergangs- Detektorsignalleitung angeschlossenen Drainanschluß und einem mit dem Ga teanschluß des dritten PMOS-Transistors (P12) verbundenen Gateanschluß, und
einen vierten NMOS-Transistor (N17) mit einem mit einem Sourceanschluß des drit ten NMOS-Transistors (N16) verbundenen Drainanschluß, einem mit dem Ga teanschluß des zweiten PMOS-Transistors (P11) verbundenen Gateanschluß und ei nem mit Masse verbundenen Sourceanschluß.
einen ersten PMOS-Transistor (P10) mit einem mit einer Spannung beaufschlagten Sourceanschluß und einem mit der ersten Verriegelungssignalleitung der Verriege lungsschaltung (30) verbundenen Gateanschluß,
einen zweiten PMOS-Transistor (P11) mit einem mit einem Drainanschluß des ers ten PMOS-Transistors (P10) verbundenen Sourceanschluß und einem mit der ersten Verzögerungssignalleitung der ersten Signalverzögerungseinheit (40) verbundenen Gateanschluß,
einen ersten NMOS-Transistor (N14) mit einem mit einem Drainanschluß des zwei ten PMOS-Transistors (P11) verbundenen Drainanschluß und einem mit dem Ga teanschluß des ersten PMOS-Transistors (P10) verbundenen Gateanschluß,
einen zweiten NMOS-Transistor (N15) mit einem mit einem Sourceanschluß des ersten NMOS-Transistors (N14) verbundenen Drainanschluß, einem mit der zweiten Verzögerungssignalleitung der zweiten Signalverzögerungseinheit (50) verbundenen Gateanschluß und einem mit Masse verbundenen Sourceanschluß,
einen dritten PMOS-Transistor (P12) mit einem mit dem Sourceanschluß des ersten PMOS-Transistors (P10) verbundenen Sourceanschluß und einem mit der zweiten Verriegelungssignalleitung der Verriegelungsschaltung (30) verbundenen Ga teanschluß,
einen vierten PMOS-Transistor (P13) mit einem mit einem Drainanschluß des dritten PMOS-Transistors (P12) verbundenen Sourceanschluß und einem mit dem Ga teanschluß des zweiten NMOS-Transistors (N15) verbundenen Gateanschluß,
einen dritten NMOS-Transistor (N16) mit einem mit einem Drainanschluß des vier ten PMOS-Transistors (P13) verbundenen und an eine Adressübergangs- Detektorsignalleitung angeschlossenen Drainanschluß und einem mit dem Ga teanschluß des dritten PMOS-Transistors (P12) verbundenen Gateanschluß, und
einen vierten NMOS-Transistor (N17) mit einem mit einem Sourceanschluß des drit ten NMOS-Transistors (N16) verbundenen Drainanschluß, einem mit dem Ga teanschluß des zweiten PMOS-Transistors (P11) verbundenen Gateanschluß und ei nem mit Masse verbundenen Sourceanschluß.
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Publication number | Priority date | Publication date | Assignee | Title |
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US5319607A (en) * | 1990-11-16 | 1994-06-07 | Fujitsu Limited | Semiconductor unit |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5319607A (en) * | 1990-11-16 | 1994-06-07 | Fujitsu Limited | Semiconductor unit |
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