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HINTERGRUND DER ERFINDUNG
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1. Bereich der Erfindung
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Die vorliegende Erfindung betrifft eine Adreßübergangs-Detektionsschaltung und besonders eine verbesserte Adreßübergangs-Detektionsschaltung, die in der Lage ist, ein Adreßübergangssignal, das in einem Speicher verwendet wird, auch dann zu erzeugen, wenn in einem Adreßeingangssignal eine Störung auftritt.
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2. Beschreibung des Stands der Technik
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Wie in 1 gezeigt, enthält die herkömmliche Adreßdetektionsschaltung ein NICHT-ODER-Gatter (10) zum NICHT-ODER-Verknüpfen einer eingegeben Adresse und eines Chipauswahlsignals CSb, eine Latcheinheit (20) zum Latchen der Ausgabe des NICHT-ODER-Gatters (10), Verzögerungseinheiten (30) und (40) zum Verzögern der Ausgabe der Latcheinheit (20), und ein CMOS-Flipflop (50), das durch die Ausgabe der Latcheinheit (20) betrieben wird, zum Ausgeben eines Adreßübergangs-Detektionssignals ATD gemäß den Ausgaben der Verzögerungseinheiten (30) und (40).
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Die Latcheinheit (20) enthält zwei Eingangs-NICHT-UND-Gatter ND1 und ND2 zum Aufnehmen der invertierten Ausgabe des NICHT-ODER-Gatters (10) und der Ausgabe des NICHT-ODER-Gatters (10).
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Die Verzögerungseinheit (30) enthält zwei CMOS-Inverter I2 und I3 zum Verzögern der Ausgabe des NICHT-UND-Gatters ND1, die Verzögerungseinheit (40) enthält zwei CMOS-Inverter I4 und I5 zum Verzögern der Ausgabe des NICHT-UND-Gatters ND2.
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Das CMOS-Flipflop (50) enthält PMOS-Transistoren PM1 und PM2 sowie NMOS-Transistoren NM1 und NM2, die zwischen eine Versorgungsspannung Vcc und eine Massespannung Vss in Reihe geschaltet sind, und PMOS-Transistoren PM3 und PM4 sowie NMOS-Transistoren NM3 und NM4, die zwischen die Versorgungsspannung Vcc und die Massespannung Vss in Reihe geschaltet sind, und deren Ausgangsanschlüsse miteinander verbunden sind.
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Die Gates des PMOS-Transistors PM1 und des NMOS-Transistors NM4 sind mit dem Ausgangsanschluß des CMOS-Inverters I3 verbunden, die Gates des NMOS-Transistors NM2 und des PMOS-Transistors PM3 sind mit dem Ausgangsanschluß des CMOS-Inverters I5 verbunden, die Gates des PMOS-Transistors PM2 und des NMOS-Transistors NM1 sind mit dem Ausgangsanschluß des NICHT-UND-Gatters ND1 verbunden, und die Gates des PMOS-Transistors PM4 und des NMOS-Transistors NM3 sind mit dem Ausgangsanschluß des NICHT-UND-Gatters ND2 verbunden.
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Die Arbeitsweise der so aufgebauten herkömmlichen Adreßübergangs-Detektionsschaltung wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.
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In einem Zustand, in dem das Chipauswahlsignal CSb auf Low-Pegel ist, wird, wenn ein stabiles Adreßsignal AD, wie in 2 gezeigt, eingegeben wird, vom CMOS-Flipflop (50) ein Adreßübergangs-Detektionssignal ATD mit einer der Verzögerungszeit durch die Verzögerungseinheiten (30) und (40) entsprechenden Impulsbreite ausgegeben.
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Zu diesem Zeitpunkt ist das stabile Adreßsignal AD als ein Adreßsignal AD mit einer Impulsbreite, die größer als die des Adreßübergangs-Detektionssignal ist, bekannt.
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In einem Zustand, in dem das Chipauswahlsignal CSb auf Low-Pegel ist, haben nämlich die Eingänge der zwei NICHT-UND-Gatter ND1 und ND2 der Latcheinheit (20), wenn ein normales Adreßsignal übergeht, entgegengesetzte Phasen.
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Das NICHT-UND-Gatter, das ein Signal mit Low-Pegel aufnimmt, gibt ein Signal mit High-Pegel aus, und ein anderes NICHT-UND-Gatter, das ein Signal mit High-Pegel aufnimmt, gibt ein Signal mit Low-Pegel aus.
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Geht zum Beispiel ein normales Adreßsignal AD auf High-Pegel über, wird die Eingabe in das NICHT-UND-Gatter ND1 zu einem High-Pegel und die Eingabe in das NICHT-UND-Gatter ND2 zu einem Low-Pegel. Wie in 2B gezeigt, geben die NICHT-UND-Gatter ND1 und ND2 jeweils ein Signal mit Low-Pegel und ein Signal mit High-Pegel aus.
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Zu diesem Zeitpunkt wird der PMOS-Transistor PM2 des CMOS-Flipflop (50) durch ein Signal mit Low-Pegel vom NICHT-UND-Gatter ND1 angeschaltet, und der NMOS-Transistor NM1 wird angeschaltet, und der PMOS-Transistor PM4 wird durch ein Signal mit High-Pegel vom NICHT-UND-Gatter ND2 abgeschaltet, und der NMOS-Transistor NM1 wird angeschaltet.
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Zusätzlich werden die Signale mit High- und Low-Pegel aus den NICHT-UND-Gattern ND1 und ND2 durch die Verzögerungseinheiten (30) und (40) um eine vorbestimmte Zeitspanne verzögert und in das CMOS-Flipflop (50) eingegeben.
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Durch ein Signal mit Low-Pegel und ein Signal mit High-Pegel, wie in 2C gezeigt, das durch die NICHT-UND-Gatter ND1 und ND2 verzögert und von diesen ausgegeben wird, wird deshalb der PMOS-Transistor PM1 angeschaltet, der NMOS-Transistor NM4 abgeschaltet, der NMOS-Transistor NM2 angeschaltet, und der PMOS-Transistor PM1 abgeschaltet, so daß vom Ausgangsanschluß des CMOS-Flipflop (50) ein Adreßübergangs-Detektionssignal ATD mit High-Pegel, wie in 2D gezeigt, ausgegeben wird.
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Zu diesem Zeitpunkt entspricht die Impulsbreite des Adreßübergangs-Detektionssignals ATD, das direkt an das CMOS-Flipflop (50) angelegt wird, einem Unterschied der Ausgabezeit zwischen dem Ausgangssignal der Latcheinheit (20) und den durch die Verzögerungseinheiten (30) und (40) verzögerten und ausgegebenen Signalen, dessen Impulsbreite entspricht nämlich der Zeitverzögerung durch die Verzögerungseinheiten (30) und (40).
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Wird, verursacht durch eine Störung, im Adreßeingangssignal ein kurzer Impuls, wie in 2A gezeigt, geformt, treten in den Ausgangssignalen der NICHT-UND-Gatter ND1 und ND2 der Latcheinheit (20) und der Verzögerungseinheiten (30) und (40) kurze Impulse, wie in 2B und 2C gezeigt, auf.
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Deshalb gibt das CMOS-Flipflop (50), das durch die Ausgangssignale der Latcheinheit (20) und der Verzögerungseinheiten (30) und (40) gesteuert wird, wie in 2D gezeigt, ein Adreßübergangs-Detektionssignal ATD mit der Form eines kurzen Impulses aus.
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Da das so erzeugte kurze Adreßübergangs-Detektionssignal ATD in Form eines kurzen Impulses kürzer als die minimale Impulsbreite wird, die für die Speicherschaltung erforderlich ist, ist es als Ergebnis davon unmöglich, einen stabilen Betrieb der Speichervorrichtung, die durch das Adreßübergangs-Detektionssignal ATD betrieben wird, zu erhalten.
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Obwohl es möglich ist, ein gewünschtes Adreßübergangs-Detektionssignal zu erhalten, wenn ein Adreßsignal mit einer Breite, die größer als die Impulsbreite des Adreßübergangs-Detektionssignals ist, eingegeben wird, ist es nämlich im Stand der Technik unmöglich, ein gewünschtes Adreßübergangs-Detektionssignal zu erhalten, wenn ein kurzes Impulssignal mit einer Breite eingegeben wird, die, verursacht durch eine Störung, kleiner als die Breite des Adreßübergangs-Detektionssignals ist, so daß es unmöglich ist, einen stabilen Betrieb einer Speichervorrichtung zu erhalten.
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Ein anderes Problem tritt auf, wenn Übergänge eines zugeführten Adreßsignales nichts als Übergänge von einem Pegel zu einem anderen Pegel stattfinden, sondern ein Adreßübergang durch ein Impulssignal angegeben wird. Auch in diesem Fall tritt ein unerwünschter Verlauf des Adreßübergangs-Detektionssignales auf. Wie in 2 zu sehen ist, werden bei einem solchen kurzen impulsartigen Adreßsignal zwei Adreßübergangs-Detektionssignale von zu geringer Breite erzeugt.
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Um dieses Problem zu lösen, kann die aus
US-5,493,538 bekannte Schaltung eingesetzt werden. Eine Verriegelungseinheit erzeugt ein Adreßübergangs-Detektionssignal als Antwort auf ein zugeführtes Adreßsignal, wobei eine erste Verzögerungseinheit die Breite des Adreßübergangs-Detektionssignales bestimmt, wenn das zugeführte Adreßsignal eine ausreichende Breite hat. Werden Adreßsignale zugeführt, deren Impulsbreite zu kurz ist, wird mit Hilfe einer zweiten Verzögerungseinheit, der das rückgekoppelte Adreßübergangs-Detektionssignal zugeführt ist, ein Adreßübergangs-Detektionssignal mit einer Breite erzeugt, die ausreicht, um durch nachgelagerte Schaltkreise verarbeitet werden zu können. Aber auch hier führen kurze, durch Störungen verursachte Impulssignale in dem zugeführten Adreßsignal dazu, daß Adreßübergangs-Detektionssignale erzeugt werden, obwohl kein Adreßübergang stattgefunden hat.
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Aus
US-5,625,604 ist eine Schaltung bekannt, die auch Adreßübergangs-Detektionssignale einer vorbestimmten minimalen Dauer erzeugt, wenn das zugeführte Adreßsignal eine zu geringe Breite aufweist. Werden hier Adreßsignale eingespeist, deren Dauer kürzer als die Hälfte der vorbestimmten minimalen Dauer ist, wird ein Adreßübergangs-Detektionssignal der vorbestimmten minimalen Dauer erzeugt. Bei Adreßsignalen, deren Dauer größer als die vorbestimmte minimale Dauer ist, werden hier zwei Adreßübergangs-Detektionssignale erzeugt, wobei das erste Adreßübergangs-Detektionssignal als Anwort auf einen ersten Übergang des Adreßsignales von einem ersten Pegel auf einen zweiten Pegel und das zweite Adreßübergangs-Detektionssignal als Antwort auf einen zweiten Übergang von dem zweiten Pegel zurück auf den ersten Pegel erzeugt wird. Werden Adreßsignale mit einer Dauer zugeführt, die kleiner als die vorbestimmte minimale Dauer, aber größer als die Hälfte der vorbestimmten minimalen Dauer ist, dann erzeugt diese Schaltung Adreßübergangs-Detektionssignale, deren Dauer von der Dauer des zugeführten Adreßsignales bestimmt wird. Hierbei ist die Dauer des erzeugten Adreßübergangs-Detektionssignales größer als die vorbestimmte minimale Dauer und kleiner als das Doppelte der vorbestimmten minimalen Dauer. Da so Adreßübergangs-Detektionssignale mit einer variablen Dauer erzeugt werden, können Probleme bei der weiteren Verarbeitung der erzeugten Adreßübergangs-Detektionssignale durch nachgelagerte Schaltungen entstehen. Zusätzlich werden auch hier Adreßübergangs-Detektionssignale als Antwort auf durch Störungen verursachte Impulse im Verlauf eines gültigen Adreßsignales erzeugt, obwohl diese Impulse keinen gültigen Adreßübergang angeben.
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Dieses Problem wird durch die in
DE-196 44 443 A1 beschriebene Schaltung gelöst. Störsignale in Form eines kurzen Impulses in einem zugeführten Adreßsignal werden hier so gefiltert, daß Adreßübergangs-Detektionssignale als Antwort auf einen gültigen Übergang des Adreßsignales erzeugt werden. Diese Schaltung weist zwei Verriegelungseinheiten, zwei Signalverzögerungseinheiten sowie eine Ausgabeeinheit auf. Die erste Verriegelungseinheit erzeugt ein erstes Verriegelungssignal in Abhängigkeit des zugeführten Adreßsignales sowie in Abhängigkeit der rückgekoppelten Signale, die von der zweiten Verriegelungseinheit sowie den beiden Verzögerungseinheiten erzeugt werden. Die zweite Verriegelungseinheit verriegelt die ersten Verriegelungssignale und erzeugt zweite Verriegelungssignale, die den beiden Verzögerungseinheiten der Ausgabeeinheit sowie der ersten Verriegelungseinheit zugeführt werden. Die ersten und zweiten Verzögerungseinheiten erzeugen verzögerte zweite Verriegelungssignale, die der Ausgabeeinheit und der ersten Verriegelungseinheit zugeführt werden.
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Abschließend erzeugt die Ausgabeeinheit in Abhängigkeit der zweiten Verriegelungssignale und der verzögerten zweiten Verriegelungssignale ein Adreßübergangs-Detektionssignal einer vorbestimmten Breite, wobei die Breite durch die beiden Verzögerungseinheiten bestimmt ist. Bei Übergängen eines zugeführten Adreßsignales von einem niedrigen auf einen hohen Pegel oder von einem hohen auf einen niedrigen Pegel, werden Adreßübergangs-Detektionssignale eines niedrigen Pegels erzeugt. Folgt auf einen solchen Übergang ein kurzer Störimpuls mit einem tiefen bzw. hohen Pegel in einem Zeitraum, der kürzer als die vorbestimmte Dauer ist, so erzeugt die hier beschriebene Schaltung nur ein Adreßübergangs-Detektionssignal eines niedrigen Pegels. Wird ein Adreßsignal in Form eines kurzen Impulses zugeführt, dessen Breite kleiner als die vorbestimmte Breite ist (d. h. ein Signal, das zwei schnell aufeinanderfolgende Übergänge wiedergibt), werden hier zwei aufeinanderfolgende Adreßübergangs-Detektionssignale eines niedrigen Pegels erzeugt, die durch einen kurzen Impuls eines höheren Pegels getrennt sind. Auf diese Weise sollen alle gültigen Übergänge des Adreßsignales erfaßt werden, auch wenn diese schnell aufeinanderfolgen. Es sind aber auch Schaltungsanordnungen bekannt, bei denen ein zugeführtes impulsförmiges Adreßsignal nur einen Adreßsignalübergang angibt. In diesen Fällen kann die hier beschriebene Schaltung nicht eingesetzt werden, da zwei Adreßübergangs-Detektionssignale erzeugt würden, obwohl nur ein gültiger Adressübergang vorlag.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Es ist folglich ein Ziel der vorliegenden Erfindung, eine Adreßübergangs-Detektionsschaltung bereitzustellen, die die vorher erwähnten, im Stand der Technik auftretenden Probleme löst.
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Es ist ein weiteres Ziel der vorliegenden Erfindung, eine verbesserte Adreßübergangs-Detektionsschaltung bereitzustellen, die in der Lage ist, durch Erzeugen eines geeigneten Adreßübergangs-Detektionssignals, einen stabilen Betrieb einer Speicherschaltung zu ermöglichen, auch wenn in einem Adreßeingangssignal ein kurzer Störimpuls auftritt.
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Des weiteren soll die vorliegende Erfindung eine Adreßübergangs-Detektionsschaltung bereitstellen, die zugeführte impulsförmige Adreßsignale, die nur einen gültigen Adreßübergang angeben, so verarbeitet, daß jeweils nur ein den Adreßübergang angebendes Adreßsignal erzeugt wird.
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Die Aufgaben der Erfindung werden durch eine Adressübergangs-Detektionsschaltung gemäß Anspruch 1 gelöst.
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Eine beispielhafte Adreßübergangs-Detektionsschaltung umfasst: eine Adresseingabeeinheit, eine erste Latcheinheit zum Latchen eines eingegebenen Adreßsignals AD und Aktivieren eines Adreßübergangs-Detektionssignals ATD, eine zweite Latcheinheit zum Latchen eines Eingangspegels der ersten Latcheinheit als einen ersten übergegangenen Wert gemäß einer Ausgabe der ersten Latcheinheit, während das Adreßübergangs-Detektionssignal ATD aktiv ist, erste und zweite Verzögerungseinheiten zum Verzögern einer Ausgabe der ersten Latcheinheit, und ein CMOS-Flipflop zum Ausgeben eines Adreßübergangs-Detektionssignals ATD mit einer vorbestimmten Breite gemäß Ausgaben der ersten Latcheinheit und der Verzögerungseinheiten.
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Zusätzliche Vorteile, Ziele und Merkmale der Erfindung werden aus der folgenden Beschreibung besser ersichtlich.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die vorliegende Erfindung wird aus der nun folgenden Beschreibung und den beigefügten Zeichnungen, die nur der Darstellung dienen, und die vorliegende Erfindung somit nicht beschränken, besser verständlich.
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1 ist ein Schaltplan, der eine herkömmliche Adreßübergangs-Detektionsschaltung zeigt;
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2A bis 2D sind Diagramme der Wellenformen von Signalen aus jeder Einheit in der Schaltung von 1;
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3 ist ein Schaltplan, der eine Adreßübergangs-Detektionsschaltung gemäß der vorliegenden Erfindung zeigt; und
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4A bis 4F sind Diagramme der Wellenformen von Signalen aus jeder Einheit in der Schaltung von 3.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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Wie in 3 gezeigt, enthält die Adreßübergangs-Detektionsschaltung gemäß der vorliegenden Erfindung: eine Adreßeingabeeinheit (100), eine erste Latcheinheit (101) zum Latchen eines eingegebenen Adreßsignals AD und Aktivieren eines Adreßübergangs-Detektionssignals ATD, eine zweite Latcheinheit (102) zum Aufrechterhalten eines eingegebenen Logikpegels der ersten Latcheinheit, auch wenn ein Adreßsignal AD geändert wird, während das Adreßübergangs-Detektionssignal ATD aktiv ist, Verzögerungseinheiten (103) und (104) zum Verzögern der Ausgabe der zweiten Latcheinheit, und ein CMOS-Flipflop (105) zum Ausgeben eines Adreßübergangs-Detektionssignals ATD gemäß den Ausgaben der zweiten Latcheinheit (102) und der Verzögerungseinheiten (103) und (104).
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Die Adreßeingabeeinheit (100) enthält ein NICHT-ODER-Gatter (11) zum NICHT-ODER-Verknüpfen eines Adreßsignals AD und eines Chipauswahlsignals CSb, und einen Inverter (12) zum Invertieren der Ausgabe des NICHT-ODER-Gatters (11). Die erste Latcheinheit (101) enthält zwei NICHT-UND-Gatter (25) und (26), von denen je ein Eingangsanschluß jeweils mit den Ausgangsanschlüssen der Inverter (13) und (14) verbunden ist.
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Die zweite Latcheinheit (102) enthält Inverter (13) und (14) zum Invertieren der Ausgabe der Adreßeingabeeinheit (100), PMOS-Transistoren (15) und (16) und NMOS-Transistoren (17) und (18), die zwischen einen Versorgungsspannungsanschluß Vcc und einen Massespannungsanschluß Vss in Reihe geschaltet sind, zum Latchen eines Eingangspegels des NICHT-UND-Gatters (25) gemäß einer Ausgabe des NICHT-UND-Gatters (25), PMOS-Transistoren (19) und (20) und NMOS-Transistoren (21) und (22), die zwischen den Versorgungsspannungsanschluß Vcc und den Massespannungsanschluß Vss in Reihe geschaltet sind, zum Latchen eines Eingangspegels des NICHT-UND-Gatters (26) gemäß einer Ausgabe des NICHT-UND-Gatters (26), einen Inverter (23) zum Invertieren einer verzögerten Ausgabe des NICHT-UND-Gatters (25) und Ausgeben der invertierten Ausgabe jeweils an die Gates des PMOS-Transistors (15) und des NMOS-Transistors (18), und einen Inverter (24) zum Invertieren einer verzögerten Ausgabe des NICHT-UND-Gatters (26) und zum Ausgeben der invertierten Ausgabe jeweils an die Gates des PMOS-Transistors (19) und des NMOS-Transistors (22).
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Zu diesem Zeitpunkt ist der Eingangsanschluß des NICHT-UND-Gatters (25) gemeinsam mit dem Ausgangsanschluß des Inverters (13) und dem Source-Drain-Kontakt zwischen dem PMOS-Transistor (16) und dem NMOS-Transistor (17) verbunden, und der Ausgangsanschluß des NICHT-UND-Gatters (25) ist jeweils mit den Gates des PMOS-Transistors (16) und des NMOS-Transistors (17) verbunden.
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Zusätzlich ist der Eingangsanschluß des NICHT-UND-Gatters (26) gemeinsam mit dem Ausgangsanschluß des Inverters (14) und dem Source-Drain-Kontakt zwischen dem PMOS-Transistor (20) und dem NMOS-Transistor (21) verbunden, und der Ausgangsanschluß des NICHT-UND-Gatters (26) ist jeweils mit den Gates des PMOS-Transistors (20) und des NMOS-Transistors (21) verbunden.
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Die Verzögerungseinheiten (103) und (104) enthalten jeweils einen CMOS-Inverter zum Verzögern der Ausgaben der NICHT-UND-Gatter (25) und (26) und zum Ausgeben der verzögerten Ausgaben an die Inverter (23) und (24).
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Das CMOS-Flipflop (105) enthält PMOS-Transistoren (27) und (28) und NMOS-Transistoren (29) und (30), die zwischen die Versorgungsspannung Vcc und die Massespannung Vss in Reihe geschaltet sind, sowie PMOS-Transistoren (31) und (32) sowie NMOS-Transistoren (33) und (34), die zwischen die Versorgungsspannung Vcc und die Massespannung Vss in Reihe geschaltet sind.
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Zu diesem Zeitpunkt sind die Gates des PMOS-Transistors (27) und des NMOS-Transistors (29) mit dem Ausgangsanschluß des NICHT-UND-Gatters (25) verbunden, und die Gates des PMOS-Transistors (28) und des NMOS-Transistors (33) sind mit dem Ausgangsanschluß der Verzögerungseinheit (103) verbunden, und die Gates des NMOS-Transistors (30) und des PMOS-Transistors (31) sind mit dem Ausgangsanschluß des NICHT-UND-Gatters (26) verbunden, und die Gates des PMOS-Transistors (32) und des NMOS-Transistors (34) sind mit dem Ausgangsanschluß der Verzögerungseinheit (104) verbunden.
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Die Arbeitsweise der Adreßübergangs-Detektionsschaltung gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.
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Ist das Chipauswahlsignal CSb auf Low-Pegel, und geht das Adreßsignal AD nicht über, weisen die Inverter (13) und (14) entgegengesetzte Logikpegel auf.
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Im Fall des Low-Pegels unter diesen Logikpegeln, werden die Ausgangssignale von einem NICHT-UND-Gatter einer Seite und der Verzögerungseinheit der zweiten Latcheinheit (102) zu High-Pegeln, und diese Signale mit High-Pegel werden in den Eingangsanschluß des NICHT-UND-Gatters der anderen Seite zurückgeführt, so daß die Ausgänge aus einem anderen NICHT-UND-Gatter und den Verzögerungseinheiten zu Low-Pegeln werden.
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Deshalb werden die PMOS-Transistoren und der NMOS-Transistor des CMOS-Flipflop durch die Ausgaben des NICHT-UND-Gatters und der Verzögerungseinheit an/abgeschaltet, so daß ein Adreßdetektionssignal ATD mit High-Pegel ausgegeben wird.
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In einem Anfangszustand und unter der Annahme, daß über die Adreßeingabeeinheit (100) ein Adreßsignal AD mit High-Pegel eingegeben wird, werden die Ausgaben N2 und N1 der Inverter (13) und (14) jeweils, wie in 4B gezeigt, zu High- und Low-Pegeln.
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Zusätzlich werden die Ausgaben C und D des NICHT-UND-Gatters (26) und der Verzögerungseinheit (104), die die Ausgabe N1 des Inverters (14) aufnehmen, wie in 4D gezeigt, zu High-Pegeln, und die Ausgänge A und B des NICHT-UND-Gatters (25) und der Verzögerungseinheit (103), die die Ausgabe N2 des Inverters (13) und die Ausgabe D der Verzögerungseinheit (104) aufnehmen, werden, wie in 4C gezeigt, zu Low-Pegeln.
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Deshalb werden die PMOS-Transistoren (27) und (28) und die NMOS-Transistoren (30) und (34) des CMOS-Flipflop (105) angeschaltet, und die PMOS-Transistoren (31) und (32) und die NMOS-Transistoren (29) und (33) abgeschaltet, so daß das Adreßübergangs-Detektionssignal ATD, wie in 4F gezeigt, zu einem High-Pegel wird.
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Durch die Ausgabe A des NICHT-UND-Gatters (25) und das durch den Inverter (23) invertierte und von der Verzögerungseinheit (103) ausgegebene Signal E werden zusätzlich der PMOS-Transistor (15) und der NMOS-Transistor (17) abgeschaltet, und der PMOS-Transistor (16) und der NMOS-Transistor (18) angeschaltet.
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Durch die Ausgabe C des NICHT-UND-Gatters (26) und das durch den Inverter (24) invertierte und von der Verzögerungseinheit (104) ausgegebene Signal F werden der PMOS-Transistor (20) und der NMOS-Transistor (22) abgeschaltet, und der PMOS-Transistor (19) und der NMOS-Transistor (21) angeschaltet.
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Die Transistoren der zweiten Latcheinheit (102), die zur Beseitigung von Störungen verwendet werden, werden nämlich der Reihe nach einer nach dem anderen an- und abgeschaltet, und verhindern so, daß die Spannungsversorgung in die Ausgangsanschlüsse N1 und N2 eingespeist wird.
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In einem Anfangszustand und unter der Annahme, daß das Adreßsignal AD ein Low-Pegel ist, wird dasselbe Ergebnis erhalten wie unter der Annahme, daß das Adreßsignal AD ein High-Pegel ist.
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Geht das Adreßsignal AD von High-Pegel auf Low-Pegel über, gehen die Ausgaben der Inverter (13) und (14) von Low-Pegel auf High-Pegel über.
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Die Ausgabe A des NICHT-UND-Gatters (25) aus der ersten Latcheinheit (101) wird durch die Ausgabe des Inverters (13), die auf Low-Pegel übergeht, zu einem High-Pegel, und der PMOS-Transistor (27) des CMOS-Flipflop (105) wird durch die Ausgabe A mit High-Pegel abgeschaltet, und der NMOS-Transistor (29) angeschaltet. Deshalb nimmt das Adreßübergangs-Detektionssignal ATD einen aktiven Zustand ein (Low-Pegel). Zu diesem Zeitpunkt bleibt der NMOS-Transistor (30) angeschaltet.
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Der PMOS-Transistor (16) der zweiten Latcheinheit (102) wird durch die Ausgabe A des NICHT-UND-Gatters (25) abgeschaltet, und der NMOS-Transistor (17) derselben wird dadurch angeschaltet, so daß die Ausgabe N2 auf Low-Pegel gelatcht wird. Zu diesem Zeitpunkt bleibt der NMOS-Transistor (18) angeschaltet.
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Danach wird, wenn die Ausgabe A des NICHT-UND-Gatters (25) durch die Verzögerungseinheit (103) um eine vorbestimmte Zeitspanne verzögert wird, der NMOS-Transistor (33) des CMOS-Flipflop (105) durch die Ausgabe B der Verzögerungseinheit (103) angeschaltet, der PMOS-Transistor (28) wird dadurch angeschaltet, der PMOS-Transistor (15) der zweiten Latcheinheit (102) wird dadurch angeschaltet, und der NMOS-Transistor (18) wird abgeschaltet, um so zu verhindern, daß die Versorgungsspannung an den Ausgangsanschluß N2 angelegt wird.
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Zusätzlich wird die Ausgabe C des NICHT-UND-Gatters (26) der zweiten Latcheinheit (102) durch die Ausgabe B der Verzögerungseinheit (103) zu einem Low-Pegel, der NMOS-Transistor (30) des CMOS-Flipflop (105) wird durch die Ausgabe C mit Low-Pegel abgeschaltet, der PMOS-Transistor (31) wird angeschaltet, der PMOS-Transistor (20) der zweiten Latcheinheit (102) wird angeschaltet und der NMOS-Transistor (21) wird angeschaltet, und somit die Ausgabe N1 auf High-Pegel gelatcht.
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Da der NMOS-Transistor (34) des CMOS-Flipflop (105) angeschaltet ist, nimmt das Adreßübergangs-Detektionssignal ATD einen aktiven Zustand ein (Low-Pegel).
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Wird danach die Ausgabe C des NICHT-UND-Gatters (26) durch die Verzögerungseinheit (104) um eine vorbestimmte Zeitspanne verzögert, geht das Adreßübergangs-Detektionssignal ATD, da der PMOS-Transistor (32) des CMOS-Flipflop (105) durch die Ausgabe D der Verzögerungseinheit (104) angeschaltet wird, und der NMOS-Transistor (34) abgeschaltet wird, auf High-Pegel über und nimmt einen inaktiven Zustand ein.
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Zusätzlich wird der NMOS-Transistor (22) der zweiten Latcheinheit (102) durch die über den Inverter (24) eingespeiste Ausgabe D der Verzögerungseinheit (104) angeschaltet, und der PMOS-Transistor (19) wird dadurch abgeschaltet, wodurch verhindert wird, daß die Spannungsversorgung in den Ausgabeanschluß N1 eingespeist wird.
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Die oben beschriebene Arbeitsweise bezieht sich auf den Fall, daß ein normales Adreßsignal AD eingegeben wird.
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Bei der vorliegenden Erfindung wird jedoch das normale Adreßübergangs-Detektionssignal ATD ausgegeben, auch wenn das Adreßsignal AD in Form eines kurzen Impulses eingegeben wird.
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Geht das Adreßsignal AD von High-Pegel auf Low-Pegel über, wird das Adreßübergangs-Detektionssignal ATD als Impulssignal mit einer Impulsbreite, die basierend auf einer kombinierten Verzögerungszeit durch die Verzögerungseinheiten (103) und (104) erhalten wird, ausgegeben.
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Da die Transistoren der zweiten Latcheinheit (102), die mit den Ausgaben A und C der NICHT-UND-Gatter (25) und (26) verbunden sind, zu diesem Zeitpunkt einen Latchvorgang ausführen, so daß die Ausgaben der Inverter (13) und (14) die Logikpegel nicht invertieren, während das Adreßübergangs-Detektionssignal ATD auf aktivem Pegel (Low-Pegel) ist, wird das Adreßübergangs-Detektionssignal ATD mit einer vorbestimmten Impulsbreite über das CMOS-Flipflop (105) ausgegeben.
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Da nämlich die Ausgaben A und C der NICHT-UND-Gatter (25) und (26) der ersten Latcheinheit (101) und die durch die Inverter (23) und (24) invertierten und von den Verzögerungseinheiten (103) und (104) ausgegebenen Ausgaben E und F die Logikpegel bei N2 und N1 als ersten übergegangenen Wert aufrechterhalten, ist es möglich zu verhindern, daß das Adreßübergangs-Detektionssignal ATD verursacht durch Störungen auftritt.
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Zusätzlich wird das Adreßübergangs-Detektionssignal ATD, während das Adreßübergangs-Detektionssignal ATD aktiv (logischer Low-Pegel) ist, nicht beeinflußt, auch wenn das Adreßsignal AD wechselt, da dessen Übergang durch den Latchvorgang der Logikpegel bei N2 und N1 vernachlässigt wird.
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Deshalb besitzt das Adreßübergangs-Detektionssignal ATD eine vorbestimmte konstante Impulsbreite, und die Breite des Adreßübergangs-Detektionssignals ATD ist dieselbe wie die einer Verzögerungszeit durch das NICHT-UND-Gatter (25) oder das NICHT-UND-Gatter (26) und die Verzögerungseinheiten (103) und (104) entsprechende Impulsbreite.
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Wie oben beschrieben, wird in der vorliegenden Erfindung ein Adreßüergangs-Detektionssignal mit konstanter Impulsbreite ausgegeben, auch wenn jegliche Art von Adreßsignalen über die Eingangsanschlüsse eingegeben wird, und somit ein stabiler Betrieb der Speicherschaltung sichergestellt.
