DE2141680A1

DE2141680A1 - Zeitgeberanordnung

Info

Publication number: DE2141680A1
Application number: DE19712141680
Authority: DE
Inventors: Stanley R. Hopewell Junction; Bryant Richard W. Poughkeepsie; Tu George K. Wappingers Falls; N.Y. Andersen (V.StA.)
Original assignee: Cogar Corp
Current assignee: Cogar Corp
Priority date: 1970-08-19
Filing date: 1971-08-19
Publication date: 1972-02-24
Also published as: US3684897A; NL7111445A; JPS5435052B1; DE2141680C3; DE2141680B2; JPS475708A

Description

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Zeitgeberanordnung

Die Erfindung bezieht sich auf eine Zeitgeberanordnung zur Steuerung des Ausgleichs der Abnahme gespeicherter Signale bei einer dynamischen Mos-Speicherzellenanordnung, umfassend einen Ausgleich-Impulserzeuger, dessen Ausgleichsimpule der Speicherzellenanordnung zugeführt werden.

Von Allan wurde bereits eine auf einem Plättchen (Chip) untergebrachte Mos-(Metalloxyd-Halbleiter-) Speicherzellenanordnung vorgeschlagen, bei der' jede Speicherzelle nur vier Transistoren aufweist und bei der trotzdem sämtliche Zellen gleichzeitig- ausgeglichen werden können. Während eines Einschreib- oder Lesevorgangs (Datenoperation) wird nur einer der Wählleiter mit Impulsen gespeist. Soll während desselben Zyklus ein AusgleichsVorgang stattfinden, eo beginnt dieser mit der Erzeugung eines Ausgleichimpulses von geringem Pegel unmittelbar nach dem Ende des Wählimpulses. Der Ausgleichimpuls wird allen Wortleitern zugeführt, so daß alle Speicherzellen gleichzeitig ausgeglichen werden.

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Bei der Speicherzellenanordnung nach Allan müssen dem Speicherzellenplättchen zu dessen richtigem Funktionieren vier Arten Von Signalen zugeführt werden. Die erste Art von Signalen besteht aus Adressenbits, die eine bestimmte Zelle in der Speicherze llehanordnung identifizieren, so daß bei dieser Zelle während der Einschreib- oder Lesezeit des Zyklus der entsprechende Vorgang stattfinden kann» Sobald die Adressen-Eingangssignale konstant geworden sind, wird dem Speicherzellenplättchen ein zweites Eingangssignal, eine Freigabesignal, zugeführt» Der Freigabeimpuls hat die gleiche Dauer wie der Adressenimpuls, ist jedoch ein wenig zeitlich verzögert. Der Freigabeimpuls ist für das richtige Funktionieren der Dekodierer erforderlich, die eine bestimmte Wortleitung und eine bestimmte Bitleitung entsprechend dem Adressen-Eingangssignal auswählen, um die im Kreuzungspunkt dieser Leitungen liegende Speicherzelle zu identifizieren.

Weiter wird dem Speicherzellenplättchen ein Auswahl/Ausgleich-

(CS-) Impuls zugeführt, dessen Vorderflanke während des Freigabeimpulses auftritt und dessen Rückflanke zeitlich nach der Beendigung des Freigabeimpulses liegt. Wenn ein erster (Auswahl-) Teil des Auswahl/Ausgleich-iCS-) Impulses dem Speicherzellenplättchen zugeführt wird, wird nur eine der Wortleitungen ausgewählt und mit Impulsen eines hohen Pegels gespeist, um einen Lese- oder EinschreibVorgang zu steuern. Unmittelbar darauf, jedoch nur falls die Speicherzellen der Spexcherzellenanordnung während desselben Zyklus ausgeglichen werden sollen, ersöheint ein Ausgleichimpuls geringerer Größe auf der Auswahl/Ausgleich- (CS-)Leitung. Dieser Impuls geringerer Größe wird allen Wortleitungen zugeführt und steuert den Ausgleich aller Zellen der Spexcherzellenanordnung. Zusammen mit dem Ausgleichimpuls wird auch ein Wiedereinspeicherungsimpuls erzeugt, der jedoch erst nach dem Ausgleichimpuls endet, um das Speicherzellenplättchen für den nächsten Zyklus vorzubereiten.

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Im Falle?,' daß während eines Zyklus kein Aus gleich Vorgang erforderlich ist, folgt im Auswahl/Ausgleich- (CS-) Signal auf den· Auswählimpuls kein Ausgleichimpuls. Statt dessen nimmt das CS-Signal unmittelbar nach der Erzeugung.des Auswählimpulses einenniederen Pegel an. Hierdurch kann der Wiedereinspeicherungsimpuls um die gewünschte Dauer verkürzt werden.

Durch diese Maßnahmen kann die Gesamtdauer eines Zyklus immer dann wesentlich verkürzt werden, wenn während des Zyklus ein AusglexchVorgang nicht erforderlich ist.

Bei der Konstruktion jeder einzelnen Zeitgeberanordnung wird üblicher .-weise entschieden, wie groß die Ausgleich-Folgezeit sein soll. Nachdem diese Entscheidung gefällt ist, wird die Anordnung so konstruiert, daß die Speicherzellen mit der gewählten .Folgefrequenz ausgewichen werden. Allgemein gesagt, ist es somit unmöglich, dieselbe Speicherzellenanordnung bei verschiedenen Anwendungsfällen zu benutzen, bei denen verschiedene Ausgleich- Folgefrequenzen gewünscht sind» Für den Hersteller ist es jedoch wünschenswert, eine Spexcherzellenanordnung zur Verfügung zu haben, die mindestens zwei verschiedenen Betriebsweisen unterworfen werden kann. In vielen Anwendungsfällen ist ein schneller Speicher nicht erforderlich. In solchen Fällen kann mit Vorteil eine Zeitgeberanordnung verwendet werden, bei der die Ausgleichimpulse automatisch, nämlich während jedes Zyklus, erzeugt werden. Obwohl Ausgleichimpulse, die während jedes Zyklus auftreten, notwendigerweise die Geschwindigkeit des Speichers verringern, ist es so nicht erforderlich, daß besondere Signale von außen her zugeführt werden, um die Ausgleichsvorgängp zu steuern. Dagegen ist in anderen Anwendungsfällen eine möglichst große Geschwindigkeit erforderlich. Bei der entsprechenden schnellen Betriebsweise werden Ausgleichimpulse nicht automatisch erzeugt, so daß die Zyklen kürzer sind, jedoch müssen notwendige Ausgleichimpulse in Abhängigkeit von einem von außen her zugeführten Signal ge s t eu ert werden.

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Der Erfindung liegt die Aufgabe zugrunde, eine Zeitgeberanordnung zu schaffen, die die für den Betrieb der Mos-Speicherzellenanordnung nach Allen erforderlichen Signale erzeugt und die entsprechend den Bedürfnissen des Anwendungsfalls verschiedene Betriebsweisen zuläßt. Insbesondere soll die Zeitgeberanordnung sowohl eine automatische als auch eine schnelle Betriebsweise zulassen, wobei im zweiten Fall die Ausgleichimpulse durch von außen zugeführte Signale gesteuert werden.

Die Aufgabe wird gemäß der Erfindung bei einer Zeitgeberanordnung der eingangs.genannten Art dadurch gelöst, daß der Ausgleich-Impulserzeuger derart steuerbar ist, daß die Ausgleichsimpulse wahlweise eine von mindestens zwei Folgefrequenzen aufweisen.

Bei der Zeitgeberanordnung gemäß der Erfindung sind ein Zeitgebereingang und Adresseneingänge vorgesehen. Gesteuert durch die Zeitgeberimpulse werden dem Speicherzellenplättchen Adressenbits zugeführt, wodurch festgelegt wird, welche Wortleiter und Bitleiter während einer Datenoperation mit Imputen gespeist werden. Die beiden anderen Steuereingänge der Zeitgeberanordnuhg sind ein Betriebsartsignal und ein Ausgleich-Eingabesignal. Solange das Betriebsartsignal einen dem automatischen Betrieb entsprechenden Pegel aufweist, arbeitet die Zeitgeberanordnung in der Weise, daß nach einer Datenoperation in jedem Zyklus ein Ausgleichimpuls erzeugt wird. Wenn dagegen das Betriebsartsignal den dem schnellen Betrieb entsprechenden Pegel aufweist, erzeugt die Zeitgeberanordnung nicht während jedes Zyklus automatisch einen Ausgleichimpuls, und der Wiederexnspeicherungsimpuls, der während jedes Zyklus erzeugt wird, ist relativ kurz. Nur wenn ein Ausgleich-Eingabeimpuls zugeführt wird, erzeugt dann die Zeitgeberanordnung einen Ausgleichimpuls und verlängert gleichzeitig die Dauer des Wiedereinspeicherungsimpulses. Wenn daher die Speicherzellenanordnung automatisch betrieben werden soll, wird lediglich der Betriebsarteneingang auf ein festes Potential gelegt. In diesem Fall muß der Ausgleich-Ein-

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gabeeingang nicht benützt werden. Wenn dagegen die Speicherzellenanordnung mit großer Geschwindigkeit betrieben werden soll, wird einfach der Betriebsarteneingang auf ein festes Potential von anderem Pegel gelegt, und ein Ausgleich-Eingabesignal wird der Zeitgeberanordung nur während derjenigen Zyklen zugeführt, in denen ein Ausgleichsimpuls erzeugt werden soll.

Das von der Zeitgeberanordnung und der Spexcherzellenanordnung gebildete System erfordert die Erzeugung zahlreicher Impulse, die gegeneinander jeweils um bestimmte Zeitabstände verzögert sein müssen. Die Yorder- und Rückflanken der verschiedenen Impulse können von Verzögerungslextungen gesteuert werden. Ein Nachteil bei der Verwendung solcher Verzögerungslextungen liegt darin, daß die Gehäuse, in denen sie untergebracht werden müssen, relativ groß sind und auf einer Schaltungsgrundplatte einen beträchtlichen Raum einnehmen. Aus diesem Grund werden vorzugsweise angezapfte Verzögerungslextungen verwendet, weil auf diese Weise mittels eines einzigen, in einem Gehäuse untergebrachten Verzögerungselemenis mehrere verschiedene Verzögerungszeiten erreicht werden können. Allerdings ist es bei einer Zeitgeberanordnung, die mit TTL- (Transistor-Transistor-Logik-) Eingängen und - Ausgängen verbunden werden soll , gefährlich, die Anzapfungen einer Verzögerungslextungen mit den Eingängen von TTL-Schaltungen zu verbinden. Die Eingangsimpedanz einer TTL-Schaltung ist nämlich relativ niedrig und kann die Verzögerungsleitung belasten. Die sich daraus ergebendem negativen Reflektionen können auf der Leitung ein unerwünschtes Rauschen erzeugen, wodurch bei den angeschlossenen Schaltungen fälschlich kurzzeitige Ausgangssignale auftreten können. Aus diesem Grund werden bei einer Ausführungsform der Erfindung zwar angezapfte Verzögerungleitungen verwendet, jedoch werden die TTL-Eingangssignale vor ihrer Aufschaltung auf die Verzögerungleitung auf ECL- (ermittergekoppelte

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Logik-r) Pegel transformiert, werden angeschlossene ECL-Schaltungen mit hoher Eingangspedanz verwendet und werden die Ausgangssignale dieser Schaltungen am Ausgang der Zeitgeberanordnung wieder auf den TTL-Signalpegel transformiert.

Die Zeitgeberanordung gemäß der Erfindung für.-eine dynamische Mos-Speicherzellenanordnung kann entsprechend dem Betriebsarten-Eingangsignal entweder automatisch während bestimmter Zyklen (beispielsweise während jedes Zyklus, während jedes zweiten Zyklus, während jedes dritten Zyklus usw.) einen Ausgleichimpuls erzeugen, oder diese Erzeugung erfolgt nur bei solchen Zyklen, die durch ein von außen zugeführtes Signal identifiziert sind.

Gemäß einer Ausgestaltung werden bei der Zeitgeberanordnung angezapfte Verzögerungsleitungen verwendet, um verschiedene Impulse zu erzeugen, wobei TTL-Eingangssignalpegel vor der Aufschaltung auf die Verzögerungsleitungen zunächst in ECL-Signalpegel umgewandelt werden und wobei die an den Verzögerungsleitungen abgenommenen Signale an den Ausgängen der Zeitgeberanordnung auf TTL-Signalpegel gebracht werden.

Weitere Vorteile und Ausgestaltungen der Erfindung werden im folgenden anhand der Zeichnungen näher erläutert,in denen Ausführungs· beispiele dargestellt sind. Es zeigens

Fig. 1 als Blockschaltbild eine Zeitgeberanordnung gemäß der Erfindung;

Fig. 2 A bis 7B Schaltungsanordnungen, die bei der Anordnung gemäß Fig. 1 verwendbar sind;

Fig. 8 ein Funktionsschaubild, das die zeitliche Folge von Signalen bei der Zeitgeberanordnung gemäß Fig. 1 für den Fall verdeutlicht, daß ein schneller Betrieb des Speichers erfolgt;

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Fig. 9 ein Funktionsschaubild, das die zeitliche Folge von Signalen bei der Zeitgeberanordnung gemäß Fig. 1 für den Fall verdeutlicht, daß sich diese in automatischem Betrieb befindet.

Die in Fig. 1 gezeigte Zextgeberanordnung umfaßt eine Reihe von verschiedenen Schaltungen. Einige Schaltungen, wie Bl, B2 dienen als Trennstufen CPufferverstärker). Andere Schaltungen, wie Al, A2, dienen als UND-Gatter. Jede Trennstufe und jedes Gatter ist von einem bestimmten Typ, beispielsweise T-E (TTL- ECL), E-E (ECL- ECL) usw. Ein Schaltung wie beispielsweise Bl, die vom Typ T-E ist, ist mit TTL-Eingangssignalpegeln (Spannungspegeln von o,3 V und 3,5 V) beaufschlagt und erzeugt an ihrem Ausgang ECL-Spannungspegel (etwa 1,5 V und 2^55 V im Falle des Ausführungsbeispiels) .

Bevor mit der Beschreibung der Fig. 1 weitergefahren wird, ist es erforderlich, daß erläutert wird, wie jede der verschiedenen Schaltungen arbeitet. Die Figuren 2A bis 7A zeigen als Blockschaltbilder Schaltungen der in Fig. 1 gezeigten Art, während die Figuren 2B bis 7B jeweils genauer den Schaltungsaufbau dieser Schaltungen darstellen. Alle Teile der Schaltung, die in Fig. 1 dargestellt sind, können aus den in den Figuren 2B bis 7B gezeigten Schaltungen zusammengestellt werden.

In Fig. 2A ist eine T-E-Trennschaltung dargestellt. Sie empfängt an ihrem Eingang Io TTL-Eingangssignale und erzeugt an ihrem Ausgang 12ä ein phasengleiches und an ihrem Ausgang 12b ein phasenverschobenes ECL-Signal. Wie aus Fig. 2B hervorgeht, liegt die Anode einer Diode Ho über einen Widerstand an einer Spannungsquelle von 2,5 V. Wenn ein niedriges TTL-Eingangssignal (o,3 V) am Eingang Io angelegt wird, leitet die Diode «to, und das Potential an der Basis eines Transistors Tl ist gleich dem Eingangspotential vermehrt um den Spannungsabfall von o,8 V an der Diode Ho. Im betrachteten Fall ist somit das Potential an der Basis des Transistors Tl 1,1 V. Der Transistor Tl bilcfet zusammen mit einem Transistor T2 einen üblichen ECL-Stromsehalter. Da die Basis des Transistors T2

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an eine Spannungsquelle von 2 V angeschlossen ist, während die Basis des Transistors Tl auf 1,1 V liegt, leitet der Transistor Tl nicht, während der Transistor T2 leitend'wird. Wenn dagegen dem Eingang Io ein TTL-Signal von hohem Pegel (3,5 V) zugeführt wird, sperrt die Diode Ho, und die Basis des Transistors Tl wird auf ein Potential von 2 V gelegt. Da die Basis des Transistors Tl jetzt auf höherem Potential als die Basis des Transistors T2 liegt, leitet Transistor Tl, während Transistor T2 sperrt.

Sowohl wenn Transistor Tl leitet und Transistor T2 gesperrt ist wie auch im umgekehrten Fall dient jeweils einer der Transistoren T3, T4 als Klemmschaltung, die verhindert, daß die Kollektorspannung des jeweils leitenden Transistors zu stark abfällt. Da die Basen beider Transistoren T3, TU auf 3,1 V gehalten werden>und der Spannungsabfall am Basis-Ermitter-Übergang o,8 V beträgt, kann die Kollektorspannung des leitenden Transistors Tl bzw T2 nicht unter 2,3 V absinken. Hierdurch wird verhindert, daß die Transistoren Tl, T2 in Sättigung gehen, wodurch die Schaltung mit hohen Schaltgeschwindigkeiten arbeiten kann.

Es sei angenommen, daß das zugeführte TTL-Signal einen niederen Pegel habe und daß Transistor T2 leitend ist. Da Transistor T¹+ die Kollektorspannung des Transistors T2 auf 2,3V klemmt und da der Kollektor mit der Basis des Transistors T5 verbunden ist, leitet Transistor T5. Da der Basis- Emitter-Spannungsabfall am Transistor T5 o,8 beträgt, beträgt das am phasengleichen Ausgang 12a erscheinende Potential 1,5 V entsprechend dem niedrigen ECL-Signalpegel. Da zu diesem Zeitpunkt der Transistor Tl sperrt, liegt an seinem Kollektor ein Potential von 3,35 V. Der Transistor T6 leitet, und da der Basis-Ermitter-Spannungsabfall an ihm ebenfalls, o,8 V beträgt, liegt der Ermitter des Transistors, dessen Potential am phasenverschobenen Ausgang 12b erscheint, auf einem Potential von 2,55 V, das dem hohen ECL-Signalpegel entspricht.

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Wenn andererseits das TTL-rEingangs signal am Eingang Io einen hohen Pegel aufweist, leitet anstelle des Transistors T2 der Transistor Tl₁ und die entgegengesetzten Potentialverhältnisse herrschen zwischen den Ausgängen 12a, 12b.

Die Schaltungen gemäß Fig. 2A, 2B wirken als Trennschaltung, die ein TTL-Eingangssignal in je ein phasengleiches und ein phasenverschobenes ECL-Ausgangssignal umwandelt. Als solche kann die Schaltung für die Elemente Bl und B5 in Fig. 1 verwendet werden. Hinsichtlich des Elements Bl, bei dem nur ein phasengleiches Ausgangssignal erforderlich ist, ist zu bemerken, daß das am phasenverschobenen Ausgang 12b erscheinende Signal unbenutzt bleibt.

Die in Fig. 3A gezeigte Schaltung ist ein UND-Gatter des E-T-Typs. Zwei ECL-Eingangssignale werden Eingängen IHa, lfb zugeführt. Falls beide Signale einen niedrigen Signalpegel aufweisen, erscheint am Ausgang 16 ein hoher TTL-Signalpegel. Andererseits erscheint am Ausgang 16 ein niedriger Signalpegel, falls mindestens eines der beiden Eingangssignale einen hohen Signalpegel aufweist.

Fig. 3B zeigt eine in der beschriebenen Weise arbeitende Schaltung. Wenn beide ECL-Eingangssignale an den Eingängen IHa, IHb niedrige Pegel (1,5V) aufweisen, leitet ein Transistor T9, da dessen Basis mit einer Spannungsquelle von 2 V verbunden ist. Ein Transistor TIo klemmt die Spannung am Kollektor des Transistors T9", so daß diese nicht auf einen so niedrigen Pegel absinken kann, daß der Transistor T9 in Sättigung ginge. Das niedrige Potential am Kollektor des Transistors T9 verhindert, daß der Transistor TIl leitet. Da der Emitter des Transistors TIl die Basen der Transistoren T12, Tm speist, bleiben diese demgemäß nicht-deitend. Jedoch gelangt das Potential von 5 V über einen Widerstand H6 und den Basis-i>mitter~Übergang des Transistors T13 zum Ausgang 16, an dem somit ein TTL-Signal von hohem Pegel erscheint.

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Wenn sich ein Eingangssignal auf hohem Pegel (2,55 V) befindet oder wenn dies hinsichtlich beider Eingangssignale der Fall ist» leitet mindestens einer der Transistoren T7, T8, und der Transistor T9 wird nichtleitend. Das Potential von 5 V der Spannungsquelle erscheint jetzt am Kollektor des Transistors T9 und beaufschlagt den Basis-E^mitter-Übergang des Transistors TIl in Durchlaßrichtung. Das Emitterpotential wird - gleichstrommäßig versetzt durch zwei Dioden 42, H4 - den Basen der Transistoren Tl2 , TlU zugeführt. Da somit Transistor T12 leitet, wird die Basis des Transistors Tl3 über den Transistor T12 geerdet, so daß Transistor Tl3 nichtleitend bleibt. Transistor Tl3 ist somit nichtleitend, während Transistor Tl 4 leitend wird. Das Potential am Ausgang 16 ist somit ein niedriges TTL-Signal und ist gleich dem geringen Spannungsabfall am Transist ro T14.

Die in den Figuren 3A, 3B gezeigten, als ECL-TTL-Wandler wirkenden Schaltungen können für die Trennschaltungen BI in Fig. 1 und für die Gatter A6, A8 verwendet werden. Obwohl Gatter A8 drei Eingänge hat, kann die Schaltung gemäß Fig. 3B zu einer solchen mit drei Eingängen einfach dadurch verwandelt werden, daß parallel zu den Transistoren T7, T8 ein weiterer Transistor angeschlossen wird. Trennschaltung B4, bei der nur ein Eingang vorgesehen ist, wird erhalten, indem einer der Transistoren T7, T8 bei der Schaltung gemäß Fig. 3B weggelassen wird.

Gatter A7 in Fig. 1 ist ähnlich den Gattern A6, A8, jedoch ist sein Ausgangssignal phasengleich, d.h. das Ausgangssignal ist negativ, wenn und nur wenn alle drei Eingangssignale negativ sind. Ein phasengleiches Signal kann in einfacher Weise dadurch gewonnen werden, daß in Fig. 3B die Basis des Transistors TIl und der Emitter des Transistors TIo mit den Kollektoren der Transistoren T7, T8 verbunden werden. Weiter muß ein dritter Transistor vorgesehen sein, um die drei Eingangssignale verar-

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beiten zu können.

Fig. HA zeigt ein UND-Gatter des E/T-E-Typs, bei dem das Ausgangssignal am Ausgang 16 nur dann einen hohen Pegel aufweist, wenn die Eingangssignale an beiden Eingängen 18a, 18b niedrige Pegel haben. Diese Schaltung ist für das Element A3 in Fig. 1 erforderlich. Fig. HB zeigt gehauer die Schaltungsanordnung, die zur Erzielung der Arbeitsweise des in Fig. HA dargestellten Blocks dienen kann. Die Schaltung weist ein E-T-UND-Gatter der in Fig 3A gezeigten Art auf. Eingang 18b ist direkt mit Eingang IHb verbunden. 'Einer der beiden Eingänge des Gatters gemäß Fig. HA ist ein ECL-Eingang und kann demgemäß nicht direkt mit der Basis einer der Transistoren T7, T8 in Fig. 3B verbunden werden. Der andere Eingang bei dem Gatter gemäß HA ist ein TTL-Eingang. Wenn das Eingangssignal einen niedrigen Pegel (o,3 V) hat, wird die Diode H8 in Durchlaßrichtung beaufschlagt, und das Potential am Eingang IHa liegt niedriger als das niedrige ECL-Potential von 1,5 V. Wenn andererseits das TTL-Eingangssignal am Eingang 18a einen hohen Pegel (3,5 V) aufweist, wird die,Diode H8 in Sperrrichtung beaufschlagt, und das Potential von 2,5 V der Spannungsquelle wird über einen Widerstand 5o zum Eingang IHa übertragen (Basis des Transistors T7 oder T8 in Fig. 3B.) Die Diode H8 und der Widerstand 5o wandeln in einfacher Weise ein TTL-Eingangssignal in ein ECL-Eingangssignal um; sie wirken in gleicher Weise wie die mit der Basis des Transistors Tl verbundene Eingangsspaltung in Fig, 2B.

Fig. 5 A zeigt ein UND-Gatter des E-E-Typs mit einem phasengleichen und phasenverschobenen Ausgang. Niedrige ECL-Signale an beiden Eingängen 2oa, 2ob bewirken, daß am Ausgang 22a ein niedriger ECL-Signalpegel und am Ausgang 22b ein hoher ECL-Signalpegel herrscht. Wenn dagegen einem der beiden Eingänge 2oa,

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2ob oder beiden Eingängen 2oa, 2ob ein hoher Signalpegel (2,55 V) zugeführt wird, befindet sich Ausgang 22a auf dem hohen ECL-Signalpegel, während Ausgang 22b einen niedrigen ECL-Signalpegel (1,5 V) aufweist. Die genauere schaltungstechnische Ausführung der in Fig. 5A gezeigten Schaltung ist in Fig. 5B gezeigt. Die Schaltung ist derjenigen in Fig. 2B ähnlich, jedoch ist anstelle des Transistors Tl in Figur 2B die Parallelschaltung von zwei Tansistoren T15, T16 vorgesehen. Nur wenn beide Eingängssignale an den Eingängen 2oa, 2ob einen tiefen Pegel aufweisen, sind beide Transistoren 15, 16 nichtleitend , wodurch der Transistor T17 leitend wird. Die Wirkungsweise der Transistoren T17 bis T21 ist derjenigen der Transistoren T2 bis T6 in Fig. 2B vergleichbar. Der hauptsächliche Unterschied zwischen den Schaltungen gemäß Fig. 2B und Fig. 5B liegt darin, daß in der einen der Transistor Tl von einem TTL-Eingangssignal gesteuert ist, während die beiden parallelen Transistoren T15, T16 in Fig. 5B direkt von ECL-EinggansSignalen beaufschlagt sind.

Die Schaltung gemäß den Figuren 5A, 5B kann für die Elemente B2, B3, Al, A2 und A4 in Fig. 1 verwendet werden. In allen denjenigen Fällen, daß für ein Gatter in Fig. 1 nur ein einziger Eingang erforderlich ist, wird bei der in Fig. 5B gezeigten Schaltung einer der Eingänge 2oa, 2ob nicht benutzt. Da weiter alle in Fig. 1 gezeigten E-E-Schaltungen nvr einen Ausgang aufweisen, kann das Ausgangssignal bei der Schaltung gemäß Fig. 5B von einem der Ausgänge 22a, 22b abgenommen werden.

Fig. 6A zeigt ein NICHT-Glied 36 in TTL-TTL-Logik. Ein hoher TTL-Signalpegel am Eingang 24 führt zu einem niedrigen TTL-Signalpegel am Ausgang 26, und ein niedriger Signalpegel am Eingang 24 hat einen hohen Signalpegel am Ausgang 26 zu Folge,

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Fig. 6B zeigt eine zur Erzielung dieser Wirkungsweise geeignete Schaltung. Sie weist einen Eingangstransistor T22 auf, dessen Kollektor mit einem Schaltungspunkt 28 verbunden ist, sowie eine Anordnung 34, in der ein Transistor T23 mit seiner Basis mit dem Schaltungspunkt 28 verbunden ist. Bei niedrigem Eingangssignalpegel (o, 3V) am Eingang 24 ist der Basis-E«-mitter-Übergang des Transistors T22 in Durchlaßrichtung vorgespannt. Da an diesem Obergang eine Spannung von o,8 V abfällt, befindet sich die Basis des Transistors T22 auf einem Potential von 1,1 V. Um die Transistoren T23, T26 leitend zu machen, muß eine Spannung von o,8 V an dem jeweiligen Basis-Emitter-Übergang abfallen. Selbst wenn das Potential von 1,1 V an der Basis des Transistors 23 zu dessen Kollektor gelangt, langt es nicht zum Leitendmachen der beiden Transistoren T2 3, T26 aus, so daß beide nichtleitend bleiben. Das Potential von 5 V der Spannungsquelle gelangt über den Basis-Emitter-Übergang der beiden Transistoren T24, T25 zum Ausgang 26. Da an jedem der beiden Basis-Emitter-Übergänge eine Spannung von o,8 V abfällt, befindet sich der Ausgang 26 auf dem hohen TTL-Sig·» nalpegel von 3,4 V.

Wenn der Signalpegel am Eingang 24 hoch (3,4v)ist, wird der Basis-Emitter-Übergang des Transistors 22 wieder in Durchlaßrichtung vorgespannt. Da die Basis des Transistors T22 auf einem um o,8 V höheren Potential als der Emitter liegt, beträgt das Potential der Basis 4,2 ¥. Der Leckstrom über den Transistor T22 bringt die Transistoren T2 3, T26 zum leiten^ und der Ausgang 26 wird über den Transistor T26 geerdete Das Potential am Ausgang 26 entspricht daher dem niedrigen TTL-SignaipegeI₀

Die Schaltung gemäß Fig* 6A und Fig* §B kann für die Trennschaltung B6 der in Figo 1 gezeigten Zeitgeberanordnung verwendet wsrdsn*

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FIg. 7A zeigt ein UND-Gatter. Wenn die Signale an beiden Eingängen 3oa, 3ob hohe TTL-Pegel haben, ist das Signal am Ausgang 32 ebenfalls auf einem hohen Pegel. Anderer- . seits ist der Ausgangssignalpegel niedrig» wenn wenigstens eines der beiden Eingangssignale einen niedrigen Pegel hat. Fig. 7B zeigt die Elemente des UND-Gatters der Fig. 7A näher. Die Schaltung weist einen Transistor T27 mit zwei Emittern auf, dessen Kollektor mit dem Schaltungspunkt 28 verbunden ist. An den Schaltungspunkt 28 ist die Anordnung 34 mit dem Ausgang 26 gemäß Fig. 6B angeschlossen. Die Ausgangsschaltung der Schaltung wird von einer Schaltung 36 gemäß Fig, 6A gebildet.

Transistor T27 wirkt in gleicher Weise wie Transistor T22 in Fig. 6B, jedoch ist der Signalpegel am Schaltungspunkt 28 nur dann hoch, wenn beide Exngangssxgnalpegel hoch sind. Falls einer der Exngangssxgnalpegel niedrig ist, liegt die Basis des Transistors T27 auf einem Potential von 1,1 V, das nicht ausreicht, dem Transistor T23 In der Anordnung 31 einen zu seinem Leitendmachen genügenden Leckstrom durch den Transistor T22 zuzuführen. Die Schaltung 36 dient dazu, den Signalpegel zu invertieren, wie dies bei den Schaltungen gemäß Fig. 6A und Fig. 6B der Fall ist. Daher ist das Potential am Ausgang 32 nur dann hoch, wenn beide Exngangssxgnalpegel hoch sind. Die Schaltung gemäß Fig. 7A und Fig. ?B kann als UND-Gatter A5 in der Zeitgeberanordnung gemäß Fig. 1 verwendet werden.

Fig. 8 zeigt den zeitlichen Verlauf verschiedener in der Zeitgeberanordnung gemäß Fig. 1 erzeugter Signale in dem Fall, daß diese in der schnellen Betriebsart arbeitet, bei der Ausgleichs impulee nicht während jedes Zyklus erzeugt werden. Es sei dabei angenommen, daß jeder Zyklus 3oo nsec dauert. Der

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erste Zyklus beginnt z.ZeitO (alle Zextpunktbezeichnung werden im folgenden unter Fortlassung der Zeiteinheit nsec angegeben.) Zu diesem Zeitpunkt endet ein Zeitgeberimpuls, und das Zeitgebersignal nimmt einen niedrigeren Pegel an. Das Zeitgebersignal bleibt auf dem niedrigen Signalpegel bis zur Zeit 15o und geht dann wieder auf den hohen Pegel. Normalerweise wird der Zeitgeber-Signalpegel zur Zeit 3oo wieder niedrig» wodurch ein neuer Zyklus beginnt. Die verschiedenen auf die Vorderflanke des Zeitgeberimpulses folgend erzeugten Impulse enden jedoch erst einige Zeit nach dem Ende eines Zyklus. So enthält beispielsweise eine gezeigte Kurve k einen Impuls, der sich zwischen den Zeiten 26o und 4Io erstreckt; obwohl der Impuls vor dem Ende des ersten Zyklus beginnt, endet er während des nächsten Zyklus. Aus diesem Grund sind in den Kurven c, d, e, f, g, h und k verschiedene Impulse gestrichelt eingezeichnet; diese Impulse Stelen diejenigen Impulse dar, die aufgrund des vorangegangenen Zyklus erzeugt werden.

Wenn es zum richtigen Funktionieren des Systems erforderlich ist, einen Ausgleichvorgang vorzunehmen, muß eine gewisse Verzögerung zwischen der letzten Datenoperation und dem Ausgleichvorgang vorhanden sein. Der Datenoperationszyklus in Fig. 8 dauert von der Text O bis zur Zeit 3oo· Würde eine weitere Datenoperation unmittelbar daran anschließen, so würde das Zeitgebersignal zur Zeit Soo einen niedrigen Pegel annehmen. Fig. 8 zeigt jedoch eine Datenoperation, auf die ein Ausgleichvorgang folgt, wobei das Zeitgebersignal nicht auf einen niedrigen Pegel abfällt und statt dessen das Ausgleich-Eingabesignal zur Zeit *ioo niedrig wird. Hierdurch wird der Beginn eines Ausgleichvorgangs ausgelöst. Ein weiterer Lese-/Schreib-Zyklus beginn erst zur Zeit 58o, wo das Zextgebersignal wieder einen niedrigen Pegel annimmt.

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Die den Gattern A5 zugeführten Adressenbits müssen zwischen den Zeiten O und ISo konstant sein. Während diesee mit dem Zeitgeberimpuls zeitlich übereinstimmenden Zeitraums.muß jeder der Adresseneingänge einen hohen oder niedrigen Pegel entsprechend der auf dem Speicherzellenplättchen anzusteuernden Zelle haben. Der negative Zeitgeberimpuls wird von der Trennschaltung B6 invertiert, so daß jeweils einem Eingang der Gatter A5 ein positives Potential zugeführt wird. Diejenigen Adressen-Eingabebits, die ein hohes Potential aufweisen, bewirken, daß das entsprechende Signal auf der Adressen-Ausgangsleitung ein hohes Potential hat, während diejenigen Adressen-Eingabebits, die ein niedriges Potential haben, zu niedrigenßignalpegeln auf den entsprechenden Ausgangsleitern führen. Die Adressen-Ausgangsbits, die den Invertern (NICHT-Gliedern) und den Dekodierschaltungen auf dem Speicherzellenplättchen zugeführt werden, bewirken, daß eine bestimmte Zelle auf dem Plättchen ausgewählt wird.

Der Betriebsart-Signalpegel ist niedrig, wenn das System gemäß der schnellen Betriebsart arbeitet. (Bei einer bestimmten Benutzungsart wird das Betriebsart-Eingangssignal üblicherweise nicht verändert). Wie noch gezeigt werden wird, wird dadurch erreicht, daß Ausgleichimpulse nur erzeugt werden, wenn das Ausgleich-Eingabesignal einen niedrigen Signalpegel annimmt und damit anzeigt, daß ein Ausgleichimpuls erzeugt werden muß.

- Ober die Trennschaltung Bl gelangt der negative Zeitgeberimpuls zum Eingang einer Verzögerungsleitung Dl. Die Verzögerungsleitung Dl verzögert den Impuls um Uo nsec, so daß die das Ausgangssignal der Verzögerungsleitung Dl dar-

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stellende Kurve a einen 15o nsec dauernden Impuls zeigt, der gegenüber dem Zeitgeberimpuls um Ho nsec verzögert ist. Dieser.verzögerte Impuls wird direkt dem Eingang der Trennschaltung BU zugeführt. Diese invertiert das Signal und nimmt eine ECL-TTL-Pegelumwandlung vor, damit das Speicherzellenplättchen mit einem TTL-Impuls gesteuert werden kann. Der so erzeugte Freigabeimpuls, der bei der Speicherzellenanordnung nach Allen erforderlich ist, stellt das erste Eingangssignal dar, das nach der Eingabe der Adressen erforderlich ist.

Das Ausgangssignal der Verzögerungsleitung Dl wird weiter dem Eingang einer Verzögerungsleitung D2 zugeführt. Wie im weiteren noch erläutert wird, können die Verzögerungsleitungen Dl, D2 im selben Block gebildet sein, wobei der Eingang der Trennschaltung BU an eine Anzapfung der so gebildeten,einzigen Verzögerungsleitung angeschlossen ist. Die Verzögerungsleitung D2 verzögert den Zeitgeberimpuls um weitere 60 nsec, was durch die Kurve b dargestellt ist. Der Impuls wird dann über die Trennschaltung B2 einer Verzögerungsleitung D3 zugeführt, die das Signal nochmals um loo nsec verzögert. Dieses verzögerte Signal wird dann über eine Trennschaltung B3 geleitet, die es invertiert, so daß am Ausgang der Trennschaltung ein positiver Impuls entsteht. Die Vorderflanke des positiven Impulses tritt zur Zeit 3oo auf, nämlich nach der Summe der Verzögerungszeiten der Verzögerunsleitungen Dl, D2, D3. Da der ursprüngliche Zeitgeberimpuls eine Dauer von 15o nsec hat, die Vorderflanke des Impulses am Ausgang der Trennschaltung Bl zur Zeit 2oo auftritt und jeder Zyklus des Systems eine Dauer von 3oo nsec hat, ist erkennbar, daß der Impuls am Ausgang der Trennschaltung B3 sich in die ersten 5o nsec des nächsten Zyklus des System hineinerstreckt. Dies ist durch den gestrichelten Impuls am Beginn der Kurve c in Fig. 8 angedeutet.

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Das durch die Kurve c dargestellteSignal wird dem Eingang des Gatters Al zugeführt. Der weitere Eingang dieses Gatters Al ist vom Ausgang des Gatters" A3 beaufschlagt. Während der schnellen Betriebsart weist das Betriebsartsignal einen niedrigen Signalpegel auf, so daß ein Eingang des Gatters A3 auf niedrigem Potential liegt. Das Ausgleich-Eingabesignal, das dem Eingang der Trennschaltung B5 zugeführt ist, ist zunächst auf hohem Pegel, so daß das phasengleiche Ausgangssignal der Trennschaltung ebenfalls einen hohen Pegel aufweist. Dieses phasengleiche Ausgangssignal ist dem zweiten Eingang des Gatters A3 zugeführt. Da der phasenverschobene Ausgang des Gatters A3 nur dann einen hohen Pegel aufweist, wenn beide Eingänge niedrige Pegel haben und da andererseits ein Eingang auf hohem Pegel liegt, hat das durch die Kurve j dargestellte Ausgangssignal des Gatters A3 während des gesamten Zyklus des Systems - außer wenn ein Ausgleichimpuls erzeugt wird, wie noch näher beschrieben wird - einen niedrigen Pegel. Das Signal am Ausgang des Gatters A3 mit niedrigem Pegel wird dem zweiten Exngang des Gatters Al zugeführt. Das durch die Kurve d dargestellte phasenverschobene Ausgangssignal des Gatters Al hat nur dann einen hohen Pegel, wenn beide Eingangspegel niedrig sind. Da ein Eingangspegel ständig niedrig ist (außer wenn ein Ausgleichimpuls erzeugt werden soll), zeigt die Kurve d nur dann einen hohen Wert, wenn die Kurve c niedrig verläuft. Dies ist aus Fig. 8 erkennbar; Kurve d ist nur dort niedrig, wo Kurve c hoch ist, ausgenommen während eines Ausgleichvorgangs, was noch näher erläutert wird.

Das Ausgangssignal des Gatters Al ist über eine Verzögerungsleitung D^ geführt, so daß das verzögerte, durch die Kurve e dargestellte Signal das gleiche wie das durch die Kurve d dargestellte Signal ist, jedoch diesem gegenüber eine Verzögerung von 6o nsec aufweist, wie aus Fig. 8 erkennbar ist.

Fortsetzung.Seite 2o 209809/1672

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Die beiden Eingangssignale des Gatters A2 entsprechen daher in ihrem Verlauf den Kurven d und e. Das durch die Kurve f dargestellte Ausgangssignal des Gatters A2 hat nur dann einen hohen Pegel, wenn beide Eingangssignale niedrige Pegel haben. Wie aus Fig. 8 hervorgeht, verläuft die Kurve f demgemäß nur zwischen den Zeiten 26o und 35o hoch. .Die Kurve f geht also am Ende jedes Zyklus hoch und bleibt während der ersten 5o nsec des folgenden Zyklus hoch, wie dies durch den gestrichelten Verlauf in Fig. 8 angedeutet ist.

Das durch die Kurve f dargestellte Signal wird von der Verzögerungsleitung D5 nochmals um ^o nsec verzögert, wodurch sich ein Ausgangssignal gemäß Kurve g ergibt. Dieses Signal wird einem Eingang des Gatters A7 zugeführt und wird außerdem von einer Verzögerungsleitung D6 um 6o nsec verzögert, wodurch ein Signal entsprechend der Kurve h entsteht, das einem Eingang des Gatters A8 zugeführt wird. Die beiden durch die Kurven g und h dargestellten Signale weisen somit 9o nsec dauernde Impulse auf, und in beiden Fällen liegen diese Impulse zeitlich später als der Zyklus des Systems, .»was bedeutet, daß jeder Zeitgeberimpuls erst während des folgenden Zyklus zur Erzeugung der durch die Kurven g, h dargestellten Impulse führt. Während jedes Zyklus tritt andererseits ein bei den Kurven g, h gestrichelt angedeuteter Impuls auf, der durch denjenigen Zeitgeberimpuls verursacht ist, der den vorangegangenen Zyklus eingeleitet hat. Arbeitet das System in der schnellen Betriebsart, so bleibt das Ausgleich-Eingabesignal zunächst auf hohem Pegel,wie aus Fig. 8 hervorgeht. Das phasengleiche Ausgangssignal der Trennschaltung B5 bleibt daher ebenfalls auf hohem Pegel, während deren phasenverschobenes, durch die Kurve i dargestelltes Ausgangssignal auf niedrigem Pegel bleibt. Dieses phasenverschobene Signal wird einem Eingang des Gatters A¹+

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zugeführt. Der andere Eingang dieses Gatters AU ist mit dem Ausgangssignal der Verzögerungsleitung DU, dargestellt, durch die Kurve e, beaufschlagt. Das Ausgangssignal des Gatters A4 (Kurve k) ist nur dann auf hohem Pegel, wenn beide Eingangssignale niedrige Pegel haben. Da die Kurve i bei schneller Betriebsart entsprechend dem niedrigen Potential verläuft, ist Kurve k nur dann hoch, wenn Kurve e niedrig ist, ausgenommen während eines Ausgleich-Vorgangs. Dies ist aus Fig. 8 erkennbar.

Von den verschiedenen AusgangsSignalen ist das Freigabesignal in der bereits beschriebenen Weise erzeugt. Das Freigabesignal ist ein TTL-Signal, das gegenüber dem Zeitgeberimpuls um M-o nsec verzögert und in seiner Polarität invertiert ist. Das Speicherzellenplattchen Auswahlsignal wird von dem phasenverschobenen Ausgang des Gatters A6 gewonnen. Dieses Speicherzellenplättchen-Auswahlsignal ist nur dann auf hohem Pegel .wenn beide Eingangssignale des Gatters A6 niedrige Pegel haben, d. h., wenn die Kurven b und c niedrig verlaufen. Das Speicherzellenplättchen-Auswahlsignal ist daher nur zwischen den Zeiten loo und 2oo auf hohem Pegel.

Das SpeicherzellenplättchenTAuswahlsignal bildet eines der Eingangssignale für einen Zweipegel-Treiber. Dieser ist vorzugsweise von der von George K. Tu vorgeschlagenen Art. Seine Funktion wird im folgenden näher erläutert.

Das Ausgleich-Ausgangssignal des Gatters A7 hat nur dann einen niedrigen Pegel, wenn alle drei Eingangssignale des Gatters A7 niedrige Pegel aufweisen. Eines dieser Ein-i gangssignale ist das phasengleiche Ausgangssignal der Trennschaltung B5, das während der schnellen Betriebsart

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ständig einen hohen Pegel aufweist, ausgenommen während ein Ausgleichimpuls erzeugt werden soll. Dementsprechend hat das Ausgleich-Ausgangssignal, wie in Fig. 8 gezeigt, während aufeinanderfolgender Zyklen des Systems einen hohen Pegel. Das Ausgleich-Ausgangssignal bildet ein zweites Eingangssignal für den Zweipegel-Treiber.

Das Wiedereinspeicherungs-Ausgangssignal des Gatters A8, das sowohl dem Speicherzellenplättehen als auch dem Zweipegel-Treiber zugeführt wird, hat nur dann einen hohen Pegel, wenn alle drei Eingänge des Gatters A8 niedrige Pegel haben. Die Eingangssignale des Gatters A8 sind durch die Kurven d, k und h dargestellt. Nur zwischen den Zeiten 2oo und 26o sind alle drei dieser Eingangssignale auf niedrigem Pegel. Demgemäß wird gegen Ende jedes Zyklus ein Wiedereinspeicherungs-Impuls mit einer Länge von 60 nsec erzeugt, falls das System in der schnellen Betriebsart arbeitet.

Bei den oben^rläuterten verschiedenen Verwendungsarten ist jeweils die Anwendung von Wiedereinspeicherungsimpulsen mit einer Dauer von 7o nsec vorausgesetzt. Bei der vorliegenden Erläuterung der Wirkungsweise der Zeitgeberanordnung gemäß Fig. 1 werden allerdings Zeitverzögerungen durch die verschiedenen Trennschaltungen und Gatter nicht berücksichtigt. Wer den diese Zeitverzögerungen ebenfalls in die Betrachtung mit einbezogen, so ist es für den Fachmann offensichtlich, daß die tatsächlichen Zeitpunkte, zu denen die verschiedenen Impulse erzeugt werden, nicht genau den in Fig. 8 gezeigten Kurven entsprechen. Die verschiedenen Zeitverzögerungen beeinflussen jedoch die Arbeitsweise des Speicherzellenplättches praktisch nicht; aufgrund dieser Verzögerungen werden nur die verschiedenen Funktionen zu geringfügig veränderten Zeitpunkten durchgeführt.

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Für die richtige Arbeitsweise des Speicherzellenplättchens nach Allen werden nacheinander folgende Signale benötigt:

1. Zehn Adressenbits müssen dem Plättchen zugeführt werden, um eine von Io24 auf dem Plättchen vorgesehenen Zellen zu identifizieren, in die ein Bit eingeschrieben oder aus der ein Bit ausgelesen werden soll.

2. Ein positives Freigabesignal muß dem Plättchen zugeführt werden, damit die verschiede-Hen Dekodierer zum richtigen Zeitpunkt arbeiten; die Vorderflanke des Freigabesignals tritt kurzzeitig nach der Übermittlung der Adressensignale zu dem Plättchen auf, und die Rückflanke des Freigabesignals tritt auf, wenn die Adressenbits dem Plättchen nicht mehr zugeführt werden.

3. Ein Auswahl/Ausgleich-(CS-)Signal, das von dem Zweipegel-Treiber erzeugt wird, wird dem Plättchen zugeführt. Dieses Signal besteht aus' zwei Teilen, einem Auswählimpuls und einem gegenüber diesem einen niedrigeren Pegel- aufweisenden Ausgleichimpuls . Der Auswählimpuls ist kürzer als der Freigabeimpuls und jenem gegenüber ein wenig verzögert. Auf die genaue Dauer kommt es nicht an. Der Auswählimpuls bewirkt, daß bei einer Zelle des Speicherzellenplättchens eine Datenoperation durchgeführt wird. Falls ein Ausx gleichimpuls erzeugt wird, bewirkt dieser einen Ausgleich bei allen Zellen des Plättches, wodurch in jeder Zelle der gegebenenfalls abgesunkene Signalpegel wieder auf den erforderlichen ursprünglichen Wert gebracht wird. Arbeitet das

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System in der schnellen Betriebsart, so werden während der meisten Operationszyklen keine Ausgleichimpulse erzeugt. Demgemäß besteht das CS-Signal lediglich aus einem Auswählimpuls während jedes 3oo nsec dauernden Zyklus. Nur wenn das System in der automatischen Betriebsart arbeitet, folgt auf jeden Auswählimpuls ein Ausgleichimpuls.

4. Ein Wiedereinspeicherungsimpuls wird dem Plättchen unmittelbar nach dem Ende des Auswählimpulses zugeführt. Der Wiedereinr speicherungsimpuls bereitet das Speicherzellenplättchen für einen weiteren Operationszyklus vor. Ein Wiedereinspeicherungsimpuls wird bei federn Zyklus benötigt, gleich ob ein Ausgleichimpuls erzeugt wurde oder nicht. Wird ein Ausgleicht? impuls erzeugt, so wird der Wiedereinspeicherungsimpuls zusammen mit ihm erzeugt, endet jedoch erst eine gewisse Zeit nach dem Ende des Ausgleichimpulses. Wird kein Ausgleichimpuls erzeugt, so wird der Wiedereinspeicherungsimpuls allein erzeugt, kann dann jedoch in seiner Dauer kürzer sein, da die erforderliche Dauer um&ie Dauer des Ausgleichimpulses vermindert ist»

Die Freigabe-J'iiedereinspeicherungs- und Adressen-Ausgangs-Signale, die von der Zeitgeberanordnung gemäß Fig. 1 erzeugt werden, werden unmittelbar dem Speicherzellenplättchen nach Allen zugeführt. Bei der Betrachtung der Fig.

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ist erkennbar, daß in jedem Zyklus zunächst die Adressensignale auftreten, daß das Freigabesignal gegenüber den Adressensignalen geringfügig verzögert ist und daß der Ausgleichimpuls gegen Ende des Zyklus erscheint. Das Auswahl/Ausgleich-(CS-) Signal wird von dem Zweipegel-Treiber erzeugt und ebenfalls dem Plättchen zugeführt. Dem Zweipegel-Treiber werden außer dem Speicherzellenplattchen-Auswahlsignal, demAusgleich-Ausgangssignal und dem Wiedereinspeicherungssignal drei Adressenbits zugeführt. Die Adressenbits bewirken die Auswahl eines Speicherzellenplättchens, während die anderen zehn Adressenbits, die über die Gatter A5 in Fig. 1 zugeführt werden, die Auswahl einer bestimmten Speicherzelle auf dem ausgewählten Plättchen bewirken. Wenn das Speicherzellenplättchen-Auswahlsignal einen hohen Pegel aufweist und dies auch für die Adressenbits A„ bis A₂ der Fall ist, wird ein Auswählimpuls von hohem Pegel erzeugt. Dies geht aus Fig. 8 hervor, wonach das Auswahl/Ausgleich-Signal zusammen mit dem Speicher zellenplättchen-Auswahlsignal einen hohen Pegel annimmt.

Dem Zweipegel-Treiber werden jedoch, wie erwähnt, auch das Ausgleich-Ausgangssignal und das Wiedereinspeicherungssignal als Eirgangssignale zugeführt. Wenn das Ausgleich-Ausgangssignal einen niedrigen und das Wiedereinspeicherungssignal einen hohen Pegel aufweist, wird ein Ausgleichimpuls von niedrigerem Pegel erzeugt. Da das Ausgleich-Ausgangssignal normalerweise einen hohen Pegel aufweist, wenn das System in der schnellen Betriebsweise arbeitet, wird nicht während jedes Zyklus ein Ausgleichimpuls erzeugt. Wie in Fig. 8 gezeigt ist, wird daher ein Auswählimpuls zwischen den Zeiten loo und 2oo erzeugt, und auf diesen folgt ein Wiedereinspeicherungsimpuls mit einer Dauer von 6o nsec. Die Zykluszeit beträgt nur 3oo nsec,und es wird kein Ausgleichimpuls erzeugt.

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Wenn ein Ausgleichimpuls erzeugt werden soll, wird das Zeitgebersignal am Ende des Zyklus des Systems auf hohem Pa~-tential belassen; Das Zeitgebersignal nimmt somit zur Zeit 3oo nicht wieder ein tiefes Potential an. Stattdessen wird das Ausgleich-Eingabesignal 16o nsec nach dem Ende des letzten Zyklus auf tiefes Potential gebracht, und das Zeitgebersignal nimmt erst 58o nsec nach dem Beginn des letzten Zyklus wieder einen tiefen Pegel an. Dies ist in Fig. 8 dargestellt, wo das Zeitgebersignal zur Zeit 58o niedrig wird, um einen neuen Lese-/Schreib-Zyklus einzuleiten. Der Grund für die zusätzliche Verzögerung zwischen der letzten Datenoperation und dem Beginn eines Ausgleichvorganges liegt darin, daß verschiedene der tatsächlich von einem Zeitgeberimpuls ausgelösten Impulse erst erzeugt werden, wenn der Zyklus des Systems beendet ist. Es ist erforderlich, daß diese Impulse ebenfalls beendet sind, bevor der AusgleichVorgang beginnen kann.

Das Betriebsartsignal bleibt auf niedrigem Pegel, da dieses Signal ständig immer dann auf niedrigem Pegel gehalten wird, wenn das System in schneller Betriebsart arbeitet. Jedoch wird das Ausgleich-Eingabesignal zur Zeit H6o auf niedrigen Pegel gebracht und bleibt auf diesem während 2oo nsec. Sobald das Ausgleich-Eingabesignal einen niedrigen Pegel annimmt, nämlich 16o nsec nach dem Ende .des letzten Operationszyklus, so wird dadurch angezeigt, daß ein Ausgleichvorgang stattfinden soll. Beim Übergang des Ausgleich-Eingangs signals auf niedrigen Pegel wird daher, wie anhand der Auswahl-/Ausgleich-Kurve in Fig. 8 erkennbar, ein Ausgleichimpuls von geringerer Größe (Amplitudenhöhe) als der Auswählimpuls erzeugt. Der zur Zeit 58o auftretende Zeitgeberimpuls löst dann den Beginn einer neuen Datenoperationsfolge aus.

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Die Adressen-Eingangssignale sind während derjenigen Zeit konstant, in der der zweite Zeitgeberimpuls erzeugt wird. Dies ist in Fig. 8 erkennbar. Es sei bemerkt, daß der Ausgleich-Eingabeimpuls tatsächlich den Zeitgeberimpuls und die Adressen-Eingangssignale überlappt. Wie noch gezeigt wird, ist der AusgleichVorgang beendet, bevor tatsächlich ein weiterer Wählimpuls zur Steuerung der Datenoperation erzeugt wird.

Die Kurven a, b, c verlaufen im zweiten Zyklus in gleicher Weise wie im ersten. Das Ausgleich-Eingabesignal hat keine Auswirkungen auf die entsprechenden Signale, da diese von den den Zeitgeberimpuls verarbeitenden Verzögerungsleitungen Dl, D2, D3 erzeugt werden. Hinsichtlich der Kurve d ist daran zu erinnern, daß das durch Kurve j dargestellte Signal einen niedrigen Pegel aufweist, wenn das Ausgleich-Eingabesignal auf hohem Pegel liegt. Da das der Kurve j entsprechen de Signal einem der, Eingänge des Gatters Al zugeführt ist, ist das durch Kurve d dargestellte Signal immer dann auf hohem Pegel, wenn das durch Kurve c dargestellte Signal niedrigen Pegel hat. Während eines Ausgleichvorgangs wird jedoch das Ausgleich-Eingabesignal auf niedrigen Pegel gebracht, so daß der phasengleiche Ausgang der Trennschaltung B5 ebenfalls niedrigen Pegel aufweist. Dementsprechend wird das durch Kurve j dargestellte phasenverschobene Ausgangssignal des Gatters A3 auf hohen Pegel gebracht, während ein Ausgleichimpuls erzeugt wird. Hierdurch wird das Ausgangssignal des Gatters Al für die Dauer des Ausgleichsimpuls auf niedrigen Pegel gebracht. Dementsprechend geht zwar das durch Kurve d dargestellte Signal zur Zeit 3&o auf hohen Pegel, bleibt jedoch nicht auf hohem Pegel. Wie in Figur 8 erkennbar, nimmt das Signal während der Dauer des Ausgleichimpulses einen niedrigen Pegel an.

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Kurve e entspricht der Kurve d, ist jedoch um 60 nsec verzögert, wie aus Fig. 8 erkennbar ist,, Kurve f entspricht einem hohen Pegel immer dann, wenn die Kurven d und e niedrig sind. Der Impuls am Ausgang des Gatters A2, der während jedes Lese-/Schreib-Zyklus erzeugt wird, steht zwischen den Zeiten 26o und 35o an, wie in Fig. 8 erkennbar. Wenn jedoch ein Ausgleichvorgang erforderlich ist, wird der Impuls verlängert, da das durch Kurve d dargestellte Signal auf niedrigem Pegel bleibt, bis der Ausgleich-Eingangsimpuls beendet ist» Wie in Fig. 8 gezeigt, erstreckt sich der durch Kurve f dargestellte Impuls von der Zeit 52o bis zur Zeit 660, zu der die Zellen der Speicherzellenanordnung ausgeglichen werden sollen.

Die Kurven g und h verlaufen in gleicher Weise wie die Kurve f, sind jedoch gegenüber dieser um Uo nsec bzw loo nsec verzögert.

Normalerweise befindet sich das durch Kurve i wiedergegebene Signal auf niedrigem Pegel, da sich das Ausgleich-Eingabesignal auf hohem Pegel befindet. Jedoch entspricht Kurve i einem hohen Pegel, wenn der Ausgleichimpuls am Eingang der Trennschaltung B5 auftritt. Entsprechendes gilt für die Kurve j. Kurve K entspricht nur dann einem hohen Pegel, wenn die Kurven i und e niedrig verlaufen. Die Überlappung der den Kurven i_s e entsprechenden Signale, bei der beide niedrige Pegel aufweisen, ist relativ kurz und folgt der Erzeugung eines Ausgleich-Eingabeimpulses, wie aus Fig. 8 hervorgeht. Die Kurve k ist nur zwischen den Zeiten 660 und 7 2o hoch.

Der Freigabeimpuls wird auf übliche Weise erzeugt, um eine Einschreib- oder Leseoperation unmittelbar nach dem Ausgleichvorgang durchzuführen. Der Freigabeimpuls id

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wird von dem der Kurve a entsprechenden Signal abgeleitet und ist daher gegenüber dem Zeitgeberimpuls um ^o nsec verzögert. Der Speicherzellenplättchen-Auswahlimpuls wird von den den Kurven b und c entsprechenden Signalen abgeleitet, und da diese Signale nicht davon beeinflußt werden, daß das Ausgleich-Eingabesignal einen niedrigen Pegel annimmt, wird der Speicherzellenplättchöi-Auswahlimpuls auf übliche Weise gebildet. Der Speicherzellenplättchen-Aus-r wählimpuls steuert zusammen mit den Adressen-Eingangssignalen, die dem Zweipegel-Treiber zugeführt werden, die Erzeugung des Auswählimpulses entsprechend der letzten in Fig. 8 dargestellen Kurve, der eine Lese- oder Schreib-Operation steuert.

Die das Ausgleich-Ausgangssignal und das Wiedereinspeicherungssignal darstellenden Kurven verlaufen während eines Ausgleichvorgangs verändert. Das Ausgleich-Ausgangssignal liegt normalerweise auf hohem Pegelj wie oben beschrieben, wird ein Eingang des Gatters A7 von dem phasengleichen Ausgangssignal der Trennschaltung B5 beaufschlagt, das normalerweise auf hohem Pegel liegt. Wenn jedoch das Ausgleich-Eingabesignal auf niedrigen Pegel geschaltet wird, erhält auch das genannte Ausgangssignal der Trennschaltung B5 ein niedriges Potential. Das Ausgangssignal des Gatters A7 nimmt daher während derjenigen Zeit des Ausgleich-Eingabeimpulses einen niedrigen Pegel an, während deren die übrigen Eingangssignale des Gatters A7 ebenfalls niedrige Pegel aufweisen. Diese anderen Eingangssignale sind durch die Kurven d, g dargestellt. Beide Signale sind zwischen den Zeiten 4 6o und 56o auf niedrigem Pegel, so daß der loo nsec dauernde Ausgleichimpuls erzeugt wird.

Der Zweipegel-Treiber arbeitet derart, daß er einen Ausgleichimpuls mit niedrigen Pegel immer dann erzeugt, wenn das Aus-

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gleich-Eingabesingal einen niedrigen Pegel annimmt, und wenn das Wiedereinspeicherungs-Eingangsignal einen hohen Pegel annimmt. Aus diesem Grunde ist es erforderlich, daß das Wiedereinspeicherungs-Eingangssignal auf hohen Pegel gebracht wird, während das Ausgleich-Ausgangssignal auf niederen Pegel geht. Das Wiedereinspeicherungs-Signal nimmt immer dann einen hohen Pegel an, wenn die drei entsprechenden Eingangssignale, dargestellt durch die Kurven d, k und h, niedrige Pegel haben. Dies ist der Fall zwischen den Zeiten 48ο und 62o, so daß das Wiedereinspeicherungssignal im Intervall zwischen diesen Zeiten einen hohen Pegel hat, wie aus Fig. 8 hervorgeht. Nur während der Überlappung, während deren das Ausgleich-Ausgangssignal einen niedrigen Pegel und das Wiedereinspeicherungs-Ausgangssignal einen hohen Pegel hat, wird der Ausgleichimpuls erzeugt, wie in Fig. 8 gezeigt ist. Der Zweipegel-Treiber steuert die Erzeugung eines Ausgleichimpulses mit niedrigem Pegel,

Während eines Ausgleich-Zyklus muß der Übergang des Ausgleich-Eingabesignals auf niedrigen Pegel die Erzeugung eines Ausgleich-Ausgangsimpulses und eines Wiedereinspeicherungs-Ausgangsimpulses bewirken. Der Wiedereinspeicherungs-Ausgangsimpuls kann jedoch nur dann erzeugt werden, wenn das durch Kurve h dargestellte Signal niedrigen Pegel hat. Das durch Kurve h dargestellte Signal ist zwischen den Zeiten 36o und 45o nach dem Auftreten der Vorderflanke eines Zeitgeberimpulses auf hohem Potential. Wenn ein Ausgleichvorgang gesteuert werden soll_s darf daher das Ausgleich-Eingabesignal dem Eingang der Trennschaltung B5 erst dann zugeführt werden, wenn das durch Kurve h dargestellte Signal einen niedrigen Pegel,hat, damit der Wiedereinspeicherungs=» Ausgangimpuls zur gleichen Zeit einen hohen Pegel an-

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nimmt, zu der das Ausgleich-Eingabesignal einen niedrigen Pegel annimmt. Hierin liegt der Grund, daß das Ausgleich-Eingabesignal erst 46o nsec nach dem Auftreten der Vorderfront des letzten Zeitgeberimpulses und damit Io nsec nachdem das durch Kurve h dargestellte Signal einen niedrigen Pegel erreicht, erzeugt wird. Da.das durch Kurve h dargestellte Signal bis 45o nsec nach dem Auftreten der Vorderflanke jedes Zeitgeberimpulses einen hohen Pegel hat, tritt eine Verzögerung zwischen dem Ende einer Lese- oder Schreib-Operation und dem Beginn eines Ausgleichvorganges auf.

Es ist erkennbar, daß beim Arbeiten des Systens in der schnellen Betriebsart jeder Zyklus eine Dauer von 3oo nsec hat, während zusätzlich 28o nsec (zwischen den Zeiten 3oo und 58o in Fig. 8 ) erforderlich sind, wenn ein Ausgleichvorgang durchgeführt werden soll. Da Ausgleichsimpulse nur nach jeweils gegenüber der Zyklusdauer langen Zeiten erneut benötigt werden, ist die Arbeitsweise des Gesamtsystems relativ schnell. Jedoch wird der Gewinn an Arbeitsgeschwindigkeit damit erkauft, daß eine Signalquelle für die Ausgleich-Eingabesignale vorgesehen sein muß, wobei diese eine Zeitgebervorrichtung für die periodische Erzeugung dieser Impulse aufweisen muß.

Fig. 9 zeigt den Verlauf der in der Zeitgeberanordnu^g erzeugten Signale, wenn diese in der automatischen Betriebsart arbeitet. In diesem Fall folgt ein Ausgleichimpuls jeweils dem Wählimpuls in jedem Zyklus, und jeder Zyklus hat gegenüber dem vorhergehenden Fall von 3oo nsec jetzt eine Dauer von Hoo nsec. Jedoch ergibt sich der Vorteil, daß der Betrieb in der automatischen Betriebsart nicht die Zuführung von außerhalb der Anordnung erzeugten Ausgleich-Eingabeimpulsen erforderlich macht.

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Zu Beginn jedes Zyklus wird ein Zeitgeberimpuls mit einer Dauer von 2oo nsec erzeugt, wie aus Fig. 9 hervorgeht. Bei der automatischen Betriebsart wird das Betriebsart-Eingangs signal auf einem hohen Pegel gehalten, und das Ausgleich-Eingabesignal hat dauer^nd einen niedrigen Pegel.

Die Adressen-Eingangssignale müssen während der Erzeugung jedes Zeitgeberimpulses konstant sein, wie dies auch im Falle der schnellen Betriebsart erforderlich war. Dementsprechend sind auch die Kurven a, b, c ähnlich denjenigen der Fig. 8 und weisen Verzögerungen von Uo, loo bzw. 2oo nsec auf, wobei jedoch jetzt die Breite jedes Impulses in Anpassung an die Breite des Zeitgeberimpulses 2oo nsec statt vorher 15o nsec beträgt.

Da das Ausgleich-Eingabesignal auf niedrigem Pegel liegt, befindet sich auch das gleichphasige Ausgangssignal der Trennschaltung B5 auf niedrigem Pegel. Das Betriebsartsignal hat jedoch einen hohen Pegel, so daß das durch Kurve j dargestellte Ausgangssignal des Gatters A3 ständig niedrigen Pegel aufweist. Da das Ausgangssignal des Gatters A3 einem Eingang des Gatters Al zugeführt ist, wird das durch Kurve d dargestellte Ausgangsignal des Gatters Al nur dann auf einen hohen Pegel gebracht, wenn das durch Kurve c dargestellte Signal niedrigen Pegel hat. Dies ist in Fig. 9 erkennbar, wo die Kurven c und d invers zueinander verlaufen. Die Kurve e ist die gleiche· wie Kurve d, jedoch dieser gegenüber um 6o nsec verzögert. Das durch Kurve f dargestellte Ausgangssignal des Gatters A2 hat einen hohen Pegel, wenn die den Kurven d und e entsprechenden Signale niedrige Pegel haben. Dies ist zwischen den Zeiten 26o und Hoo der Fall, wie aus Fig. 9 erkennbar. Kurven g und h verlaufen gleichartig

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wie Kurve f, sind dieser gegenüber jedoch um Ho bzw. loo nsec verzögert. Da. das Ausgleich-Eingabesignal ständig auf niedrigem Pegel liegt, hat das phasenverschobene Ausgangssignal der Trennschaltung B5, dargestellt durch die Kurve i, ständig einen hohen Pegel. Da dieses Ausgangssignal einem Eingang des Gatters A4 zugeführt wird, ist das durch Kurve k dargesteile Ausgangssignal dieses Gatters ständig auf niedrigem Pegel gehalten.

Der Freigabeimpuls wird Ho nsec nach dem Erscheinen des Zeitgeberimpulses am Eingang der Trennschaltung Bl erzeugt. Bei beiden Betriebsarten wird der Freigabeimpuls Ho nsec nach der Vorderflanke des Zeitgeberimpulses erzeugt und hat die gleiche Dauer wie der Zeitgeberimpuls. Auch das Speicherzellenplättchen-Auswahlsignal ist nur von dem Zeitgeberimpuls abhängig, da es von den durch die Kurven d, c dargestellten Signalen gesteuert ist und da jedes dieser Signale ausschließlich vom Zeitgeberimpuls abhängt. ■ Das Speicherzellenplättchen-Auswahlsignal hat nur dann einen hohen Pegel, wenn beide durch die Kurven b, c dargestellten Signale niedrige Pegel aufweisen, was in jedem Zyklus zwischen den Zeiten loo und 2oo der Fall ist.

Bei der schnellen Betriebsart liegt das Ausgleich-Eingabesignal normalerweise au± hohem Pegel, und ein Ausgleichimpuls wird nur erzeugt, wenn das Ausgleich-Eingabesignal auf niedrigen Pegel gelangt. Bei der automatischen Betriebsart ist dagegen das Ausgleich-Eingabesignäl ständig auf niedrigem Pegel, und aus diesem Grunde kann ein Ausgleichimpuls wärend jedes Zyklus des System erzeugt werden. Da das Ausgleich-Eingabesignal ständig einen niedrigen Pegel aufweist, ist dies auch hinsichtlich des phasengleichen Ausgangssignals der Trennschaltung B5 der Fall, die mit einem Eingang des Gatters A7 verbunden ist. Das am Gatter A7 erhaltene Ausgleich

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Ausgangssignal kann daher einen niedrigen Pegel annehmen, wenn die anderen beiden.Eingangssignale des Gatters, dargestellt durch die Kurven d und g, niedrige Pegel haben. Der einzige Zeitraum, in dem dies für die beiden Signale der Fall ist, liegt zwischen den Zeiten 2oo und 3oo. Demgemäß nimmt das Ausgleich-Ausgangssignal zwischen diesen Zeiten in jedem Zyklus loo nsec lang einen niedrigen Pegel an.

Da das Ausgangssignal des Gatters 4, das einem Eingang des Gatters A8 zugeführt wird, ständig einen niedrigen Pegel aufweist, kann das Ausgangssignal des Gatters A8 dann einen hohen Pegel annehmen, wenn die beiden anderen Eingangssignale niedrige Pegel haben. Es wird daher ein positiver Wiedereinspeicherungsimpuls immer dann erzeugt, wenn die durch Kurven d und h dargestellten Signale niedrige Pegel annehmen. Dies ist zwischen den Zeiten 2oo Und 3Uo der Fall. Es wird also ein 14o nsec dauernder Wiedereinspeicherungsimpuls in jedem Zyklus erzeugt.

Es ist besonders darauf hinzuweisen, daß der Ausgleich-Aus gangs impuls in jedem Zyklus auf den Speicherzellenplättchen-Auswahlimpuls folgt. Der Zweipegel-Treiber arbeitet so, daß er einen Auswählimpuls mit hohem Pegel ' immer dann erzeugt, wenn das Speicherzellenplättchen-j-Auswahlsignal einen hohen Pegel hat und wenn auch die Adressen Eingänge A_Q bis A„ hohe Pegel aufweisen. Der Auswahl-Anteil des Auswähl/Ausgleich-Impulses tritt daher in seiner zeitlichen Länge übereinstimmend mit dem Speicherzellenplättehen-Auswahlimpuls auf, wie aus Fig. 9 hervorgeht. Der Zweipegel-Treiber erzeugt andererseits einen Ausgleichimpuls von niedrigerem Pegel, wenn das Ausgleich-Eingabesignal einen niedrigen Pegel aufxveist und wenn das Wiedereinspeicherungs-Eingangssignal einen hohen Pegel hat. Da

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das Ausgleich-Ausgangssignal gleichzeitig mit dem Ende des Speicherzellenplättchen-Auswahlimpulses einen niedrigen Pegel annimmt und da zur gleichen Zeit das Wiedereinspeicherungs-Ausgangssignal einen hohen Pegel annimmt, wird der einen niedrigeren Pegel aufweisende Ausgleichimpuls unmittelbar nach dem Auswählimpuls erzeugt. Hierbei sei darauf hingewiesen, daß der Wiedereinspeicherungsimpüls erst nach dem Ende des Ausgleichimpulses seinerseits endet. Der dem Speicherplättchen zugeführte Wiedereinspeicherungsimpuls muß nämlich länger als der Ausgleichimpuls sein.

Die in Fig. 1 gezeigte Zeitgeberanordnung empfängt an ihren Eingängen TTL-Signalpegel und erzeugt an ihren Ausgängen ebenfalls TTL-Signalpegel. Jedoch sind innerhalb der Anordnung nicht ausschließlich TTL-Elemente verwendet. Die verschiedenen Impulse , die zur richtigen Funktion des Systems erforderlich sind, werden mit Hilfe von Verzögerungsleitungen erzeugt. Wo zwei Verzögerungsleitungen in Äihe geschaltet sind, ist es günstiger, eine in einem einzigen Gehäuse oder in einem einzigen Baublock untergebrachte Verzögerungsleitung zu verwenden, die mit einer Anzapfung versehen ist. So sind jeweils die einander nachgeschalteten Verzögerungsleitungen Dl, D2 und D5, D6 vorzugsweise als einzige Verzögerungsleitung ausgebildet, die mittels einer Anzapfung in zwei Teile unterteilt ist, von denen einer eine Verzö,gerungszext von 4o nsec und der andere eine solche von 60 nsec aufweist. Von jeder Anzapfung wird das abgenommene verzögerte Signal dem Eingang einer logischen Schaltung zugeführt. TTL-Schaltungen haben relativ niedrige Eingangsimpedanzen und und können Reflektionen auf der Verzögerungsliriie bewirken. Gleiches gilt hirtsichtlich der Logikschaltungen j die an die Enden jeder Verzögerungsleitung angeschlossen sind. Um solche Reflektionen und dadurch be-

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dingte, mögliche Fehlfunktionen des Systems zu vermeiden, werden dieffiL^Schaltungen mit hohen Eingangsinpedanzen verwendet. Die Eingangssignale werden daher zunächst auf ECL-Signalpegel gebracht, in dieser Form bearbeitet, und die erhaltenen ECL-Signalpegel werden dann in TTL-Signalpegel transformiert, die an den Ausgängen erscheinen. Obwohl jede Verzögerungsleitung theoretisch TTL-Schaltungen speisen könnte, die Emitterfolger-Eingangsstufen mit hoher Eingangsimpedanz aufweisen, führt jedoch der Gebrauch von ECL-Eingangsschaltungen, auf die eine TTL-S chalturjg folgt, zu erhöhtem Leistungsbedarf.

Bei der schnellen Betriebsart sind die Wiedereinspeicherungs impulse, mit Ausnahme des Falls eines Ausgleichvorganges, kürzer als die Wiedereinspeicherungsimpulse bei automatischem Betrieb, Das Wiedereinspeicherungs-Ausgangssignal hat nur dann einen hohen Pegel, wenn die drei Eingangsignale des GattersA8 alle niedrige Pegel aufweisen. In beiden Betriebsarten beginnen die Wiedereinspeicherungsimpulse 2oo nsec nach der Vorderflanke des Zeitgeberimpulses, und der Wiedereinspeicherungsimpuls endet wieder, wenn eines der drei Eingangssignale des Gatters A8 einen hohen Pegel annimmt. Während das durch Kurve k dargestellte Eingangssignal des Gatter A8 in der automatischen Betriebsart ständig einen niedrigen Pegel hat, nimmt dieses Signal gemäß Kurve k bei der schnellen Betriebsart schon 6o/isec nach der Vorderflanke des Ausgleichimpulses einen hohen Pegel an. Dadurch, daß das Signal gemäß Kurve k einen hohen Pegel annimmt, wird der Wiedereinspeicherungsimpuls bei der schnel len Betriebsart verkürzt. Das durch Kurve k dargestellt Signal nimmt dann einen hohen Pegel an, wenn das durch Kurve e dargestellte Signal, das einem Eingang des Gatters A4 zugeführt wird, einen niedrigen Pegel annimmt. Das der Kurve e entsprechende Signal wird seinerseit auf einen niedrigen

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Pegel gebracht, wenn (zur Zeit 26o ) nach der Vorderflanke des Zeitgeberimpulses die durch die Verzögerungsleitungen Dl bis D4 vorgegebene Verzögerungszeit verstrichen ist. Bei der automatischen Betriebsart erstreckt sich der Wiedereinspeicherun^.mpuls von der Zeit 2oo bis zur Zeit 36o. Das durch Kurve k dargestellte Signal nimmt keinen hohen Pegel an; statt dessen wird das Ende des Wiedereinspeicherungsimpulses dadurch gesteuert, daß das der Kurve h entsprechende Signal einen hohen Pegel annimmt. Das Wiedereinspeicherungssignal wird von Gatter A8 erzeugt, Ein Eingangssignal dieses Gatters ist das der Kurve d entsprechende Signal, und ein weiteres Signal verläuft entsprechend Kurve h, wobei die Kurve h der Kurve d ähnlich verläuft, jedoch durch die Gesamtverzögerung der Verzögerungsleitungen D4, D5 und D6 (IGD nsec) verzögert erscheint.

Der Wiedereinspeicherungsimpuls hat nur solange einen hohen Pegel, wie beide, durch die Kurven d und k dargestellten Eingangssignale niedrige Pegel haben. Da die Vorderflanke des durch die Kurve d dargestellten Impulses nach einer Verzögerung von 16o nsec das Ende des Wiedereinppeicherungsimpulses bewirkt und da der Wiedereinspeicherungsimpuls nur solange erzeugt werden kann, wie das/Öurch Kurve d dargestellte Eingangssignal des Gatters A8 einen niedrigen Pegel <iha.tt ist ersichtlich, daß das durch Kurve d dargestellte Signal mindestens 16o nsec lang auf niedrigem Pegel bleiben muß, nachdem es diesen Pegel in der automatischen Betriebsart erreicht hat. Aus diesem Grund muß bei der automatischen Betriebsart der Zeitgeberimpuls auch mindestens eine Breite von 16o nsec haben. Bei der schnellen Betriebsart wird dagegen das Ende des Wiedereinspeicherungsimpulses dadurch bewirkt, daß das von Kurve k dargestellte Signal einen hohen Pegel annimmt, was erfolgt, bevor der Zeitgeberim-

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puls die Verzögerungsleitungen D5 und D6 durchlaufen hat. Der Wiedereinspeicherungsimpuls hat dann nur eine Breite von 60 nsec, so daß es nicht erforderlich ist, daß der Zeitgeberimpuls eine Breite von mindestens I60 nsec hat, Die Mindestbreite des Zeitgeberimpulses wird in diesem Fall vielmehr durch die Funktion des Gatters A6 bedingt. Das Speicherzellenplättchen-Auswahlsignal nimmt nur dann einen hohen Pegel an, wenn die durch die Kurven b, c dargestellten Signale beide niedrige Pegel haben. Kurve c bleibt, nachdem Kurve b einen niedrigen Wert angenommen hat* aufgrund der von der Verzögerungsleitung D3 eingeführten Verzögerung während loo nsec auf einem niedrigen Wert. Wenn Kurve c einen hohen Wert annimmt, soll der Speicherzellenplättchen-Auswahlimpuls beendet werden. Der' Speicherzellenplättchen-Auswahlimpuls kann jedoch nur dann loo nsec lang anstehen, wenn das von Kurve b dargestellte Signal während loo nsec nach seinem Obergang auf einen niedrigen Pegel auf diesem bleibt. Daher muß die Breite des Zeitgeberimpulses mindestens loo nsec betragen. Um einen Sicherheitsabstand zu schaffen, ist bei dem Ausführungsbeispiel eine Breite des Zeitgeberimpulses von 15o nsec vorgesehen.

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Claims

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PATENTANSPRÜCHE

Zeitgeberanordnung zur Steuerung des Ausgleichs der Abnahme gespeicherter Sxgnale bei einer dynamischen Mos-Speicherzellenanordnung, umfassend einen Ausgleich-Impulserzeuger, dessen Ausgleichsimpulse der Speicherzellenanordnung zugeführt werden, dadurch gekennzeichnet, daß der Ausgleich-Impulserzeuger derart steuerbar ist, daß die Ausgleichsimpulse wahlweise eine von mindestens zwei Folgefrequenzen aufweisen.

2. Zeitgeberanordnung nach Anspruch 1, gekennzeichnet durch eine die jeweils gewünschte Betriebsart der Zeitgeberanordnung anzeigende Anzeigevorrichtung.

3. Zeitgeberanordnung nach Anspruch 2, gekennzeichnet durch eine in Abhängigkeit: von der Anzeigevorrichtung eine erste Betriebsart, bei der Ausgleichsimpulse mit einer ersten Folgefrequenz erzeugt werden, oder eine zweite Betriebsart, bei der Ausgleichsimpulse mit einer zweiten Folgefsquenz erzeugt werden, steuernde Steuervorrichtung.

U. Zeitgeberanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgleich-Impulserzeuger normalerweise im ersten Betriebszustand arbeitet und Ausgleichsimpulse mit der ersten Folgefrequenz erzeugt und daß mittels der Anzeigevorrichtung im zweiten Be* triebszustand anzeigbar ist, daß die Ausgleichimpulse mit einer zweiten, gegenüber der ersten Folgefrequenz geringeren Folgefrequenz erzeugt werden sollen.

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5. Zeitgeberanordnung nach einem der Ansprüche

2 - ** > gekennzeichnet durch eine Bestimmungsvorrichtung, die bestimmt, in welchem von zwei Betriebszuständen die Zeitgeberanordnung arbeitet.

6. Zeitgeberanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß ein Wiederexnspeicherungs -Impuls generator während jedes Daten-Operationszyklus Wiedereinspeicherungsimpulse erzeugt, die der Speicherzellenanordnung zugeführt werden, daß die Wiedereinspeicherungsimpulse während derjenigen Operationszyklen, in denen keine Ausgleichimpulse erzeugt werden, eine erste Dauer haben und daß die Wiedereinspeicherungsimpulse während derjenigen Operationszyklen, in denen Ausgleichimpulse erzeugt werden, eine zweite, längere Dauer haben.

7. Zeitgeberanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgleichimpulse wahlweise entweder während jedes Operationszyklus oder lediglich während vorgegebener Operationszyklen erzeugbar sind.

8. Zeitgeberanordnung nach Anspruch^ und 7, gekennzeichnet durch eine in Abhängigkeit von der Anzeigevorrichtung eine ferste Betriebsart, bei der Ausgleichsimpulse während jedes Operationszyklus erzeugt werden,und eine zweite Betriebsart, bei der Ausgleichsimpulse lediglich während vorgegebener Operationszyklen erzeugt werden, steuernde Steuervorrichtung.

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9. Zeitgeberanordnung nach Anspruch 8, gekennzeichnet durch eine Anzeigevorrichtung, die anzeigt, daß ein Ausgleichimpuls erzeugt werden soll, während die Zeitgeberanordnung in der ersten Betriebsart arbeitet, und durch eine in Abhängigkeit von der Betätigung der Anzeigevorrichtung die vorgegebenen Operationszyklen, in denen Ausgleichimpulse erzeugt werden sollenfidentifizierende Vorrichtung.

Io. Zeitgeberanordnung nach einem der vorangehenden Ansprüche, gekennzeichnet durch mehrere Eingangsanschlüsse, mehrere mit der Speicherzellenanordnung verbindbare Ausgangsanschlüsse, mehre mit den Eingangs anschlüssen verbundene, TTL-Eingangsignalpegel in ECL-Signalpegel umsetzende erste Logikschaltungen (Bl, A3, B5, B6> A5), mehrere, mit den Ausgangsanschlüssen verbundene, ECL-Signalpegel in TTL-Ausgangssignalpegel umsetzende zweite Logikschaltungen ( A6, A7, A8) und mehrere die ersten Logikschaltungen mit den zweiten Logikschaltungen verbindende dritte Logikschaltungen (Dl bis D6, Al, A2, A4, B2, ψ B3, BU), wobei die dritten Logikschaltungen mindestens eine angezapfte Verzögerungsleitung (Dl, D2; D5, D6) und eine an die Anzapfung der Verzögerungsleitung angeschlossene Logikschaltung (BU;A7) umfassen.

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