DE69620323T2

DE69620323T2 - Eingangspufferschaltung

Info

Publication number: DE69620323T2
Application number: DE69620323T
Authority: DE
Inventors: Takayuki Shirai
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-08-30
Filing date: 1996-08-14
Publication date: 2002-10-10
Anticipated expiration: 2016-08-15
Also published as: EP0762290A1; DE69620323D1; KR970012792A; KR100260989B1; JPH0962423A; JP2743878B2; US6140835A; EP0762290B1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung:

Die vorliegende Erfindung betrifft einen Eingabepuffer-Schaltkreis, der als erststufiger Eingabe-Schaltkreis eines integrierten Halbleiter-Schaltkreisbauelements verwendet wird, das einen Digital-Logik-Schaltkreis oder eine Schnittstelle zwischen Digital-Logik-Schaltkreisen aufweist.

Beschreibung des Stands der Technik:

Eingabepuffer-Schaltkreise der oben beschriebenen Art benötigen eine hohe Eingabeimpedanz und eine niedrige Ausgabeimpedanz, und sollten auch die Fähigkeit besitzen, einen logischen Eingangspegel auf einem genauen und stabilen Pegel auszugeben. Es ist ebenso notwendig, dass solche Eingabepuffer-Schaltkreise einen angemessenen Rauschabstand einhalten, so dass sie den logischen Pegel nicht fehlerhaft infolge von Energieversorgungsleitungsrauschen umkehren.
JP-A-Q4139870 offenbart einen Eingabepuffer-Schaltkreis, der ein internes Adresssignal während eines Zeitraumes, in dem ein Ausgangssignal einen Pegelübergang durchführt, stabilisiert und verriegelt, durch Erkennen des Übergangs des internen Adresssignals, so dass das interne Adresssignal nicht durch ein durch den Übergang des Ausgangssignals produziertes Rauschen invertiert wird.
Ein solcher Übergang des logischen Pegels wird aus den folgenden Gründen verursacht:
Eine Konstantspannungs-Energieversorgungsleitung zum Versorgen einer konstanten Vorspannung an einen Eingabepuffer-Schaltkreis ist nicht dem Eingabepuffer-Schaltkreis gewidmet, sondern wird mit anderen Logikschaltkreisen geteilt. Die konstante Vorspannung wird von der Konstantspannungs-Energieversorgungsleitung durch metallische Schichten, Leitungen und Verbindungen auf einem Halbleitersubstrat geliefert. Diese metallischen Schichten, Leitungen und Verbindungen haben ihren entsprechenden Widerstand, ihre entsprechende Induktanz, etc., die nicht entfernt werden können. Deshalb neigt die Spannung an einer Energieversorgungsleitung dazu, obwohl eine Konstantspannungs-Energieversorgung eine ideale konstante Spannung an ihrem Ausgangsanschluss erzeugt, von einem relativ großen abgenommenem Strom variiert zu werden, wenn die Logikschaltkreise den logischen Pegel übergehen lassen, d. h. wenn der logische Pegel einen Übergang durchläuft. Die Variation in der Spannung bewirkt, dass die Logikschaltkreise durch Stromleitungen aufeinander einwirken, was zu einem fehlerhaften Übergang des logischen Pegels in einem bestimmten Logikschaltkreis führt.
Insbesondere solche Logikschaltkreise, die in das Ausgeben von Daten mit einbezogen sind, nehmen einen relativ großen Strom beim Übergang eines logischen Pegels ab, und bringen praktisch gleichzeitig einen Übergang eines logischen Pegels hervor. Deshalb unterliegt die Spannung an der Energieversorgungsleitung sehr großen Schwankungen, was zur Folge hat, dass eine Energieversorgungsspannung, die niedriger ist als ein eingegebener logischer Pegel, sofort in einen Eingabepuffer-Schaltkreis an einer bestimmten Stelle eingegeben wird, der wiederum einen fehlerhaften Übergang des logischen Pegels entwickelt.
Ein solcher fehlerhafter Übergang eines logischen Pegels passiert auch oft dann, wenn ein logischer Pegel in einen Eingabepuffer-Schaltkreis eingegeben wird und anschließend ein Logikschaltkreis der nächsten Stufe zu dem Eingabepuffer-Schaltkreis einen Übergang des logischen Pegels durchläuft, was eine große Änderung an der in den Eingabepuffer-Schaltkreis zurückgeführten Spannung der Energieversorgungsleitung erzeugt.
Um einen Rauschabstand bereitzustellen, um die fehlerhaften Umkehrungen eines logischen Pegels zu vermeiden, ist es notwendig, dem Eingabepuffer-Schaltkreis angemessene Hysterese-Eigenschaften nach dem Stand der Technik zu geben.
Im Folgenden wird der Umkehrungsvorgang des logischen Pegels eines Eingabepuffer-Schaltkreises als "erster Übergang" bezeichnet, und ein praktisch gleichzeitiger Übergangsvorgang anderer Logikschaltkreise als dem Eingabepuffer-Schaltkreis, zum Beispiel Logikschaltkreise zum Ausgeben von Daten oder Logikschaltkreise der nächsten Stufe nach dem Eingabepuffer-Schaltkreis, wird als "zweiter Übergang" bezeichnet.
Der Eingabepuffer-Schaltkreis benötigt keine Hysterese-Eigenschaften wie oben erwähnt, um einen logischen Eingangspegel zum Zeitpunkt des ersten Übergangs genau zu erfassen. Der Eingabepuffer-Schaltkreis sollte jedoch mit einem vergleichbar großen Hysterese-Interval, d. h. einer Schiebemenge, versehen werden, um sich selbst daran zu hindern, an einer fehlerhaften Pegelumkehrung zum Zeitpunkt des zweiten Übergangs zu leiden.
Ein gewöhnlicher Eingabepuffer-Schaltkreis wie in der japanischen Offenlegungsschrift No. 4-100411 offenbart wird unten mit Bezug auf Fig. 1 der begleitenden Zeichnungen beschrieben.
Wie Fig. 1 zeigt, weist ein Eingabepuffer-Schaltkreis einen CMOS (komplementärer Metalloxid-Halbleiter)- Inverter auf, der einen P-Kanal FET (Feld-Effekt-Transistor) P1 und einen N-Kanal FET N1 aufweist, eine Anordnung von P-Kanal-FETs P3, P2 und N-Kanal- FETs N2, N3, die zwischen einen Energieversorgungsanschluss 71 und einen Erdungsanschluss 72 in Reihe geschaltet sind, zum Empfangen eines Ausgangssignals von dem CMOS-Inverter, einen Inverter 73, zum Empfangen eines Signals von einer Verbindung zwischen den FETs P1, N1 und einer Verbindung zwischen den FETs P2, N2 und zum Ausgeben eines invertierten Signals als Ausgangssignal Ao an Ausgangsanschluss 75, ein Verzögerungsschaltkreis 76, zum Empfangen und Verzögern eines Signals vom Ausgangsanschluss 75, und ein Niederübergangs-Erfassungsschaltkreis 77 sowie ein Hochübergangs-Erfassungsschaltkreis 78, zum Empfangen eines Ausgangssignals vom Verzögerungsschaltkreis 76 und zum Ausgeben entsprechender Signale an die entsprechenden Gatter der FETs P3, N3.
Ein Eingangsanschluss 74 ist mit den Gates der FETs P1, P2, N1, N2 verbunden. Die FETs P1, N1 haben entsprechende Energieversorgungsanschlüsse, die gemeinsam an den Energieversorgungsanschluss 71 und den Erdunganschluss 72 der FETs P3, P2, N2, N3 angeschlossen sind.
Fig. 2 der begleitenden Zeichnungen zeigt ein Zeitdiagramm, das die Arbeitsweise des in Fig. 1 gezeigten Eingabepuffer-Schaltkreises illustriert. Wenn ein von dem Eingangsanschluss 74 zugeführtes Eingangssignal Ai einen negativen Impuls aufweist, dann wird eine Ausgangs-Wellenform von dem Verzögerungsschaltkreis 76 mit einer Zeitverzögerung von td2 von dem Eingangssignal Ai ausgegeben. Der Niederübergangs-Erfassungsschaltkreis 77 gibt einen niederen Pegel für eine bestimmte Zeitspanne, von einem Zeitpunkt T2 unmittelbar nachdem sich die Ausgangs-Wellenform vom Verzögerungsschaltkreis 76 von einem hohen Pegel zu einem niederen Pegel verschiebt bis zu einem Zeitpunkt T3, aus. Als Folge des vom Niederübergangs-schaltkreis 77 ausgegebenen Niederpegels wird FET P3 leitend. Da die FETs P1, P2 leitend sind und der FET N3 nicht leitend ist, ist eine logische Schwelle VthH für das Eingangssignal Ai hoch, das den Abstand zum Halten des niederen Pegels des Eingabepuffer-Schaltkreises erhöht.
Für eine Zeitspanne von einem Zeitpunkt T4 bis zu einem Zeitpunkt T5, während ein Ausgangssignal vom Hochübergangs-schaltkreis 78 auf Grund eines Ausgangssignals vom Verzögerungsschaltkreis 76 auf einem hohen Pegel ist, werden die FETs N3, N1, N2 leitend gemacht und der FET P3 ist nicht leitend, welches die logische Schwelle VthL für das Eingangssignal Ai herabgesetzt. Deshalb hat der Eingabepuffer-Schaltkreis einen großen Abstand, um den hohen Pegel zu halten.
Fig. 3 der begleitenden Zeichnungen zeigt die Beziehung zwischen der logischen Schwelle VthL und der logischen Schwelle VthH. In Fig. 3 stellt die horizontale Achse die Spannung (V) des Eingangssignals Ai dar, und die waagrechte Achse stellt die an den Inverter 73 angelegte Eingangsspannung (V) dar, d. h. einen invertierten Wert des Ausgangssignals Ao. Eine Schwelle VthM unmittelbar zwischen den niederen bzw. hohen Schwellen VthL, VthH überwiegt, wenn beide FETs P3, N3 über eine Zeitspanne zwischen den Zeitpunkten T3, T4 wie in Fig. 2 gezeigt nicht leitend sind.
Die Zeitspannen zwischen den Zeitpunkten T2, T3 und zwischen den Zeitpunkten T4, T5 sind eine Übergangsspanne zum Ausgeben der Daten vom logischen System des Eingabepuffer-Schaltkreises, d. h. eine zweite Übergangsspanne. Die Verzögerungszeit des Verzögerungsschaltkreises 76 wird eingestellt, um die zweite Übergangsspanne abzudecken.
Die oben genannte Offenlegungsschrift offenbart keine Schaltkreisanordnung des Niederübergangs-Erfassungsschaltkreises 77 und des Hochübergangs-Erfassungsschaltkreises 78. Ein Beispiel dieser Schaltkreise 77, 78 wird unten unter Bezug der Fig. 4(A) und 4(B) der begleitenden Zeichnungen beschrieben.
Wie Fig. 4(A) zeigt, weist der Niederübergangs-Erfassungsschaltkreis ein NOR-Gatter auf, um mit einem Eingangssignal und einem durch Verarbeiten des Eingangssignal erzeugten Signal mit einem Verzögerungselement in Gegenphase versorgt zu sein, und einen Inverter, um mit einem Ausgangssignal von der NOR-Verknüpfung versorgt zu sein. Der Niederübergangs-Erfassungsschaltkreis dieser Anordnung gibt einen logischen Pegel 0 nur aus, wenn zwei an dem NOR-Gatter angelegte Eingangssignale vom Pegel 0 sind.
Wie Fig. 4(B) zeigt, ist der Hochübergangs-Erfassungsschaltkreis dem Niederübergangs-Erfassungsschaltkreis, wie in Fig. 4(A) gezeigt, ähnlich, außer, dass ein NAND-Gatter anstelle des in Fig. 4(A) gezeigten NOR-Gatters angeschlossen ist. Der Hochübergangs- Erfassungsschaltkreis von dieser Anordnung gibt einen logischen Pegel 1 nur aus, wenn zwei an dem NAND-Gatter angelegte Eingangssignale vom Pegel 1 sind.
Das Verzögerungselement in Gegenphase verschiebt das Eingangssignal in die Gegenphase, d. h. es produziert einen invertierten Wert des Eingangssignals und verzögert dasselbe.
Bei dem herkömmlichen in Fig. 1 gezeigten Eingabepuffer-Schaltkreis wird die Verzögerungszeit td2 des Verzögerungsschaltkreises 76 angepasst, um die logischen Schwellen in Ausrichtung auf die zweite Übergangsspanne zu schieben um zu vermeiden, dass der Eingabepuffer-Schaltkreis fehlerhaft bei einem Datenausgabe- Übergang arbeitet, wenn die Wahrscheinlichkeit, dass Rauschen in der Energieversorgung auftritt, sehr groß ist.
An den Eingabepuffer-Schaltkreis angelegte Eingangssignale sind nicht auf das Eingangssignal Ai wie in Fig. 2 gezeigt beschränkt. Der Eingabepuffer-Schaltkreis kann mit einer Eingangswellenform versorgt werden, in der ein Leerzyklus, wie in Fig. 5 der beiliegenden Zeichnungen gezeigt, vorhanden ist. Der Leerzyklus ist eine Zeitspanne, in der nur Adressen in einem Standby- Zustand eines Systems, das integrierte Schaltkreise (ICs) verwendet, leer zyklisch durchlaufen werden.
In Fig. 5, wenn der Niederübergangs-Erfassungsschaltkreis 77 einen Impuls mit niederem Pegel zwischen den Zeitpunkten T6 und T8 in einer bestimmten Zeitspanne ab einem Zeitpunkt TE, bei dem eine endgültige Leer-Wellenform eingegeben wird, erzeugt, dann ist die logische Schwelle VthH während der Zeitspanne des Impulses mit niederem Pegel hoch. Wenn sich das Eingangssignal Ai während dieser Zeit vom niederen Pegel zum hohen Pegel ändert, ist die Zeit, um Daten mit hohem Pegel auszugeben, verzögert, und somit kann das Ausgeben der Daten auf Grund der Verzögerung nicht beschleunigt werden. In manchen Fällen können die Daten mit hohem Pegel nicht ausgegeben werden.
Wenn ein Logikschaltkreis als ein statisches Operationssystem verwendet wird, dann muss sogar wenn ein an einen Eingabepuffer- Schaltkreis eingegebenes Eingangssignal verschiedene Übergänge durchläuft, eine Verzögerungszeit von dem letzten Übergang bis zum Ausgeben der endgültigen Daten in einen vorbestimmten Bereich fallen, wobei sich auch das Problem der Geschwindigkeitsverzögerung stellt.
Außerdem tritt ein Übergang der Datenausgabe nicht unbedingt nach Ablauf der Zeit td2 vom Eingangssignal Ai auf, sondern er kann auch mit leichten Zeitverschiebungen auftreten. Demzufolge kann keine genaue Zeitanpassung erreicht werden, wenn die Zeit td2 auf der Grundlage des Ausgangsignals Ao bestimmt wird. Es wurde vielmehr festgestellt, dass es genauer ist, direkt die Zeit eines Übergangs eines Ausgangstreibers oder ähnlichem festzustellen und zu verwenden.
Der gewöhnliche Eingabepuffer-Schaltkreis ist weiter problematisch insofern, als die oben beschriebenen Übergangs-Erfassungsschaltkreise zu allen Eingabepuffer-Schaltkreisen hinzugefügt werden müssen, aber keine gemeinsamen Übergangs-Erfassungsschaltkreise zur Verfügung stehen, die sonst für alle Eingabepuffer-Schaltkreisen zusammen verwendet würden, was zu einer höheren Anzahl an Bauteilen führt, was den Bemühungen, die Chipgröße zu reduzieren, eine Begrenzung auferlegt.

Zusammenfassung der Erfindung

Deshalb ist es eine Aufgabe der vorliegenden Erfindung, einen Eingabepuffer-Schaltkreis zu bereitzustellen, der einen großen Rauschabstand halten kann und einen eingegebenen logischen Pegel genau ausgeben kann, auch wenn ein Leerzyklus in einem Eingangssignal vorhanden ist.
Die vorliegende Erfindung stellt vorteilhaft einen Eingabepuffer-Schaltkreis bereit, der eine zweite Übergangszeit bestimmen wird, zu der das stärkste Energieversorgungsleitungsrauschen erzeugt wird, basierend auf einem Ausgangssignal von einem Leseverstärker.
Die vorliegende Erfindung stellt auch vorteilhaft einen Eingabepuffer-Schaltkreis bereit, der ein Hysterese-Interval besitzt, das automatisch variierbar ist, abhängend von dem Pegel des erzeugten Energieversorgungsleitungsrauschens, wenn ein Rauschabstand abhängend von dem Pegel des erzeugten Energieversorgungsleitungrauschens gehalten werden soll.
Die vorliegende Erfindung stellt vorteilhaft einen Eingabepuffer-Schaltkreis bereit, der so konstruiert ist, dass Übergangs- Erfassungsschaltkreise nicht individuell zu allen Eingabepuffer- Schaltkreisen hinzugefügt werden müssen.
Die vorliegende Erfindung stellt vorteilhaft, einen Eingabepuffer-Schaltkreis bereit, der eine reduzierte Anzahl von Bauelementen besitzt, um seine Chipgröße vom Ansteigen abzuhalten.
Die vorliegende Erfindung stellt auch vorteilhaft einen Eingabepuffer-Schaltkreis bereit, der verhindert, dass ein Ausgangssignal auf Grund des Auftretens eines inversen Rauschabstands verzögert wird.
Um die oben genannte Aufgabe zu erfüllen, ist in Übereinstimmung mit der vorliegenden Erfindung bereitgestellt 1. Ein Eingabepuffer-Schaltkreis, der einen ersten CMOS-Inverter aufweist, der die P-Kanal- und N-Kanal-FETs P1, N1 aufweist, um ein an den entsprechenden Gates dieser Transistoren eingehendes Eingangssignal Ai zu empfangen,
logische Schwellensteuerungen P2-P6, N2-N6, zum Ändern einer Hysterese-Beziehung zwischen dem Eingangssignal Ai und einem ersten auf einem Steuersignal I basierenden Ausgangssignal 5,
ein zweiter Inverter 13, zum Empfangen des ersten Ausgangssignals 5, das vorn ersten Inverter als Antwort auf das Eingangssignal Ai erzeugt wird,
gekennzeichnet dadurch, dass ein Endtreiber 6 ein zweites Ausgangssignal 10 empfängt, dass als Antwort auf den Ausgang des zweiten Inverters 13 erzeugt wird, wie von Leseverstärker 17 verstärkt, und dass ein Endausgangssignal ausgegeben wird, und
Übergangs-Erfassungseinrichtungen 19, 21, 22, 23, 24 zum Erkennen eines Übergangs des zweiten Ausgangssignals 10 und Erzeugen des Steuersignals 1, basierend auf dem erfassten Übergang mit einer vorbestimmten Verzögerungszeit.
Mit dieser Anordnung ist es möglich, eine logische Schwelle zu steuern, basierend auf einem großen Energieversorgungsleitungsrauschen, die basierend auf dem Endausgangssignal erfasst wird.
Der Übergangszeit-Erfassungsschaltkreis kann eine Vielzahl von Übergangszeit-Erfassungsschaltkreisen aufweisen, zum Erkennen einer Übergangszeit eines Endausgangssignals mit einer Vielzahl von Übergangsbits und zum Ausgeben einer Vielzahl von entsprechenden Steuersignalen, und der Schaltkreis der logischen Schwellensteuerung kann Einrichtungen zum Variieren der Schiebemenge der logischen Schwelle des Ausgangssignals aufweisen, das als Antwort auf das Eingangssignal erzeugt wird, mit den Steuersignalen, die vom Übergangszeit-Erfassungsschaltkreis ausgegeben werden.
Die Schiebemenge der logischen Schwelle wird automatisch gesteuert, abhängend von der Anzahl der Übergangsbits, die vom Übergangszeit-Erfassungsschaltkreis ausgegeben werden, zum Vermeiden, dass der Eingabepuffer-Schaltkreis auf Grund von starkem Energieversorgungsleitungsrauschen fehlerhaft arbeitet, und auch zum Vermeiden einer Arbeitsverzögerung, verursacht durch ein übermäßiges Schieben der logischen Schwelle auf Grund von schwachem Energieversorgungsleitungsrauschen. Es ist auch möglich, die Schiebemenge der logischen Schwelle des als Antwort auf das Eingangssignal produzierten Ausgangssignals zu einem Zeitpunkt zu steuern, wenn das maximale Energieversorgungsleitungsrauschen erzeugt wird.
Die oben beschriebenen sowie weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung ersichtlich, die sich auf die begleitenden Zeichnungen bezieht, die Beispiele von bevorzugten Ausführungsformen der vorliegenden Erfindung illustrieren.

Kurze Beschreibung der Zeichnungen

Es zeigt:
Fig. 1 einen Blockschaltplan eines herkömmlichen Eingabepuffer- Schaltkreises;
Fig. 2 ein Zeitdiagramm, dass die Arbeitsweise eines herkömmlichen Eingabepuffer-Schaltkreises gemäß Fig. 1 zeigt;
Fig. 3 ein Diagramm, das die Eingangsspannungs- gegen die Ausgangsspannungskennlinien des Eingabepuffer-Schaltkreises gemäß Fig. 1 zeigt;
Fig. 4(A) einen Blockschaltplan eines Niederübergangs-Erfassungsschaltkreises des herkömmlichen Eingabepuffer- Schaltkreises gemäß Fig. 1;
Fig. 4(B) einen Blockschaltplan eines Hochübergangs-Erfassungsschaltkreises des herkömmlichen Eingabepuffer-Schaltkreises gemäß Fig. 1;
Fig. 5 ein Zeitdiagramm, dass die Arbeitsweise des herkömmlichen Eingabepuffer-Schaltkreises gemäß Fig. 1 zu der Zeit zeigt, wenn ein Leerzyklus in einer Eingangswellenform vorhanden ist;
Fig. 6 einen Blockschaltplan eines Eingabepuffer-Schaltkreises der ersten Ausführungsform der vorliegenden Erfindung
Fig. 7 einen Blockschaltplan eines Endausgabeübergangs-Erfassungsschaltkreises des Eingabepuffer-Schaltkreises gemäß Fig. 6;
Fig. 8 ein Zeitdiagramm, dass die Arbeitsweise des Eingabepuffer-Schaltkreises gemäß Fig. 6 zeigt;
Fig. 9 ein Blockschaltplan eines Eingabepuffer-Schaltkreises gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 10 einen Blockschaltplan eines Erfassungsschaltkreises für die Ausgabeübergangs-Bitzahl des Eingabepuffer-Schaltkreises gemäß Fig. 9; und
Fig. 11 ein Zeitdiagramm, das die Arbeitsweise eines Eingabepuffer-Schaltkreises gemäß Fig. 9 zeigt.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Wie Fig. 6 zeigt, weist ein Eingabepuffer-Schaltkreis gemäß einer ersten Ausführungsform der vorliegenden Erfindung einen Eingangsanschluss 14 auf, an dem ein Eingangssignal Ai angelegt wird, einen CMOS-Inverter, der einen P-Kanal FET P1 und einen N- Kanal FET N1 aufweist, die zwischen eine Energieversorgungsanschluss 11 und einen Erdunganschluss 12 geschaltet sind, einen logischen Schwellensteuerungs-Schaltkreis, der die P-Kanal FETs P3, P2 und die N-Kanal FETs N2, N3 aufweist, die zwischen dem Energieversorgunganschluss 11 und dem Erdungsanschluss 12 in Reihe geschaltet sind, einen Ausgangsanschluss 5 der ersten Stufe, der gemeinsam an eine Verbindung zwischen den FETs P1, N1 und eine Verbindung zwischen den FETs P2, N2 angeschlossen ist; einen Inverter 13, zum Invertieren eines Eingangssignals vom Ausgangsanschluss 5 der ersten Stufe und zum Ausgeben eines Ausgangssignals Ao an einen Ausgangsanschluss 15, ein Paar Verzögerungsschaltkreise 3, 4, zum Empfangen eines Ausgangssignals vom Inverter 13 und zum Ausgeben eines verzögerten Signals an die Gatter der FETs P2, N2, einen endgültigen Erfassungsschaltkreis für die Ausgabeübergangszeit 19 zum Erfassen einer letzten Ausgangsübergangszeit von einem Ausgangssignal (SA Ausgangssignal) 10 von einem Leseverstärker 17, der einen in Speicherzelle 16 gespeicherten logischen Wert verstärkt und liest, und einen Inverter 2, zum Empfangen eines Ausgangssignals 1 vom letzten Erfassungsschaltkreis für die Ausgabeübergangszeit 19 und zum Ausgeben eines invertierten Signals an das Gatter des FET N3. Der Eingabepuffer-Schaltkreis wird auf einem 1-chip Halbleiterträgermaterial hergestellt.
Der Eingangsanschluss 14 wird an die Gatter der FETs PB N1 angeschlossen. Das Ausgangssignal vom letzten Ausgabeübergangszeit-Erfassungsschaltkreis 19 wird am Gatter des FET P3 sowie am Gatter des FET N3 durch den Inverter 2 angelegt.
Der letzte Ausgabeübergangszeit-Erfassungssschaltkreis 19 wird in Fig. 7 mit Hilfe eines Beispiels gezeigt. Wie in Fig. 7 gezeigt, weist der letzte Ausgabeübergangszeit-Erfassungssschaltkreis 19 einen SA Eingangsanschluss 10 auf, zum Empfangen des SA Ausgangssignals 10, einen in-Phase-Verzögerungsschaltkreis 62, zum Verzögern des vom SA Eingangsanschluss 10 gelieferten SA Ausgangssignals, ein NOR-Gatter 63 und ein NAND-Gatter 64, zum Empfangen des vom SA Eingangsanschluss 10 gelieferten SA Ausgangssignals und eines in-Phase-Ausgangssignals vom Verzögerungsschaltkreis 62, einen Inverter 65, zum Empfangen eines Ausgangssignals von dem NOR-Gatter 63, ein NAND-Gatter 26, zum Empfangen der Ausgangssignale vom Inverter 65 und des NAND-Gatters 64, und einen Ausgangsanschluss 27, zum Ausgeben eines Ausgangssignals von dem NAND-Gatter 26 als das Ausgangssignal 1 des letzten Ausgabeübergangszeit-Erfassungssschaltkreises 19. Der letzte Ausgabeübergangszeit-Erfassungssschaltkreis 19 kann die gleiche Schaltkreisanordnung haben wie ein Erfassungsschaltkreis für Adressübergänge, der in der Technik weite Verwendung findet ist.
Jeder der Verzögerungsschaltkreise 3, 4 gemäß Fig. 6 weist einen in Reihe geschalteten Schaltkreis aus einem Widerstand und einem Kondensator auf, sowie Inverter in einer geraden Anzahl von Stufen, und fungiert als ein Tiefpassfilter zum Abschneiden kurzer Impulssignale.
Die Arbeitsweise des Eingabepuffer-Schaltkreises gemäß Fig. 6 wird im Folgenden beschrieben mit Bezug auf ein Zeitdiagramm, das in Fig. 8 gezeigt wird.
Wenn das sich Eingangssignal Ai von einem hohen Pegel mit dem logischen Wert "1" auf einen niederen Pegel mit dem logischen Wert "0" ändert, gibt der Ausgabeanschluss 15, der mit dem Inverter 13 verbunden ist, ein Ausgangssignal Ao aus, das leicht dem in-Phase-Eingangssignal Ai nacheilt. Das Ausgangssignal Ao wird von den Verzögerungsschaltkreisen 3, 4 weiter verzögert, die die an den Gates der FETs P2, N2 angelegte Spannung von einem hohen Pegel auf einen niederen Pegel bringen. Während einer Zeitspanne von einer Zeit TC bis zu einer Zeit TA die Verzögerungsschaltkreise 3, 4 als Tiefpassfilter wirksam sind.
Wenn die FETs P1, P2 wieder leitend gemacht werden, und der letzte Ausgabeübergangszeit-Erfassungssschaltkreis 19 einen Übergang erfasst, gibt der letzte Ausgabeübergangszeit-Erfassungssschaltkreis einen niederen Impuls als sein Ausgangssignal 1 zwischen einer Zeit TP1 und einer Zeit TP2 aus, und legt den niederen Impuls an das Gatter des FET P3 an. Der FET P3 wird nun wieder leitend, woraufhin die Schwelle der ersten Eingabestufe sich zu einer hohen logischen Schwelle VthH ändert, wie in Fig. 3 gezeigt.
Wenn sich das Eingangssignal Ai von einem niederen Pegel mit dem logischen Wert "0" zu einem hohen Pegel mit dem logischen Wert "1" ändert, werden die FETs N1, N2, N3 während einer Zeitspanne zwischen einer Zeit TP3 und einer Zeit TP4 leitend gemacht, wodurch die Schwelle der ersten Eingabestufe sich in eine niedere logische Schwelle VthL ändert, wie in Fig. 3 gezeigt. Die Dauer der durch den letzten Erfassungsschaltkreis für Ausgabeübergangszeit 19 verursachten Verzögerung, d. h. der Verzögerungsschaltkreis 64 gemäß Fig. 7, wird so ausgewählt, dass ein endgültiger Datenausgabe-Übergang in der Zeitspanne zwischen der Zeit TP1 und der Zeit TP2 und der Zeitspanne zwischen der Zeit TP3 und der Zeit TP4 auftritt, was dazu führt, dass der Eingabepuffer-Schaltkreis wirksam als Hystereseschaltkreis arbeiten kann.
Anders gesagt kann eine endgültige Datenausgäbe-Übergangszeit, bei der Energieversorgungsleitungsrauschen am wahrscheinlichsten vorkommt, in Übereinstimmung mit den oben genannten Zeitspannen eingestellt werden, um dabei zu vermeiden, dass der Eingabepuffer-Schaltkreis auf Grund von Energieversorgungsleitungsrauschen fehlerhaft arbeitet. Da ein übergangserfasster Impuls eines endgültigen Daten-Ausgangssignals abhängig von dem SA Ausgangssignal 10 vom Leseverstärker 17 erzeugt wird, der unmittelbar vor einen Treiber 6 eines Enddatenschaltkreises geschaltet wird, kann die oben beschriebene Zeiteinstellung basierend nur auf abfallenden Flanken der erzeugten Impulse zu den Zeiten TP2, TP4 ausgeführt werden. Dementsprechend ist es einfach, zu vermeiden, dass der Eingabepuffer-Schaltkreis auf Grund von Energieversorgungsleitungsrauschen fehlerhaft arbeitet.
Ein Eingabepuffer-Schaltkreis gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird im Folgenden mit Bezug auf Fig. 9 beschrieben.
Die Teile in Fig. 9, die nach Aufbau und Arbeitsweise mit denen in Fig. 6 identisch sind, werden mit gleichen Bezugszeichen benannt und im Folgenden nicht detailliert beschrieben. Wie Fig. 9 zeigt, enthält der Eingabepuffer-Schaltkreis gemäß der zweiten Ausführungsform die P-Kanal FETs P4, P5, P6, die mit FET P3 in Reihe geschaltet sind, und die N-Kanal FETs N4, N5, N6, die mit FET N3 in Reihe geschaltet sind. Ein Ausgabeübergangs-Bitzahl- Erfassungsschaltkreis 61 legt die Ausgangssignale 51 ~ 54 direkt an die entsprechenden Gatter der FETs P3 ~ P6 an, und durch entsprechende Inverter 66 ~ 69 an die entsprechenden Gatter der FETs N3 ~ N6.
Die Größen der FETs P1, P2, N1, N2 auf dem Halbleitersubstrat sind etwa vier mal die Größen der einzelnen FETs P3 ~ P6 und N3 ~ N6, so dass sie mit vier mal größeren Strömen versorgt werden können als jene, die den FETs P3 ~ P6 und N3 ~ N6 zugeführt werden.
Die endgültigen Ausgangs-Übergangszeit-Erfassungsschaltkreise 21 ~ 24 werden mit verstärkten logischen Pegeln von den entsprechenden Leseverstärkern 31 ~ 34 versorgt, die entweder hohe Pegel oder niedere Pegel sind, abhängend von den in den Speicherzellen gespeicherten Daten, Die endgültigen Ausgangs-Übergangszeit-Erfassungsschaltkreise 21 ~ 24 erfassen die Übergänge der eingehenden logischen Pegel und geben die erfassten Übergänge an einen Ausgabeübergangs-Bitzahlen-Erfassungsschaltkreis 61 aus. Jeder der endgültigen Ausgangs-Übergangszeit-Erfassungsschaltkreise 22 24 kann identisch mit dem Endausgabe-Übergangszeit-Erfassungsschaltkreis 19 in Fig. 7 sein.
Der Ausgabeübergangs-Bitzahlen-Erfassungsschaltkreis 61 wandelt Ausgangssignale von den endgültigen Ausgangs-Übergangszeit-Erfassungsschaltkreisen 21 ~ 24 in die entsprechenden 4-bit Ausgangssignale 51 ~ 54 um. Wie in Fig. 10 gezeigt, weist der Ausgabeübergangs-Bitzahlen-Erfassungsschaltkreis 61 ein NAND-Gatter 30 mit vier Eingängen auf, sowie das NOR-Gatter 31 ~ 36 mit zwei Eingängen, das NOR-Gatter 37-39 mit drei Eingängen, ein NOR- Gatter 40 mit vier Eingängen, ein NOR-Gatter 41 mit sechs Eingängen zum Empfangen von Ausgangssignalen von den NOR-Verknüpfungen 31 ~ 36 mit zwei Eingängen, die NOR-Gatter 42 mit drei Eingängen zum Empfangen von Ausgangssignalen von den NOR-Gattern 37 ~ 39 mit drei Eingängen, einen Inverter 43 zum Empfängen eines Ausgangssignals von dem NAND-Gatter 30 mit vier Eingängen, und einen Inverter 44 zum Empfangen eines Ausgangssignals von dem NOR-Gatter 40 mit vier Eingängen.
Der logische Schwellenpegel erhöht sich umso stärker, je mehr der FETs P4 ~ P6 leitend gemacht werden, und der logische Schwellenpegel erhöht sich umso geringer, je mehr der FETs N4 ~ N6 leitend gemacht werden, was zu einer größeren Schiebemenge der logischen Schwelle führt. Je mehr der FETs leitend gemacht werden, desto größer ist also das Hysterese-Intervall des logischen Schwellenpegels.
Gemäß der zweiten Ausführungsform arbeitet der Eingabepuffer- Schaltkreis während einer Enddatenausgabe-Übergangszeit nur als Hysterese-Schaltkreis, wie auch in der ersten Ausführungsform. Die zweite Ausführungsform unterscheidet sich jedoch von der ersten Ausführungsform darin, dass der logische Schwellenpegel der ersten Stufe des Eingabepuffer-Schaltkreises abhängend von der Anzahl der Übergangsausgabebits variiert. Spezifisch schiebt der Eingabepuffer-Schaltkreis gemäß der zweiten Ausführungsform den logischen Schwellenpegel der ersten Stufe in eine Richtung eines größeren Abstands mit Bezug auf Energieversorgungsleitungsrauschen, das dazu neigt, mit steigender Anzahl der Übergangsbits stärker zu werden.
Die Arbeitsweise des Eingabepuffer-Schaltkreises gemäß der zweiten Ausführungsform wird im Folgenden mit Bezug auf Fig. 11 beschrieben.
Fig. 11 zeigt in der linken Spalte Kombinationen von Ausgangssignalen von den entsprechenden endgültigen Ausgangs-Übergangszeit-Erfassungsschaltkreise 21 ~ 24 und zeigt in der rechten Spalte auch die Anzahl der Übergangsbits, aus vier Bits, mit Bezug auf die jeweiligen Kombinationen der Ausgangssignale in der linken Spalte.
Wie in Fig. 11 gezeigt, sind 16 Kombinationen für die Ausgangssignale der jeweiligen Erfassungsschaltkreise für Enddaten-Überganszeit 21 ~ 24 verfügbar. Wenn die Anzahl der Übergangsbits 0 ist, werden die FETs P3 ~ P6 und die FETs N3 ~ N6 nicht leitend gemacht, und der logische Schwellenpegel der ersten Eingabestufe variiert nicht.
Ist die Anzahl der Übergangsbits 1, ist in vier Fällen, die mit nur einem * in der Spalte "1/4 bit" in Fig. 11 gekennzeichnet sind, gibt der Ausgabeübergangs-Bitzahl- Erfassungsschaltkreis 61 einen Nieder-Nadelimpuls als Ausgangssignal 51 aus, wodurch nur die FETs P3, N3 leitend gemacht werden. Ein invertierter Pegel der ersten Eingabestufe zu der Zeit, wenn das Eingangssignal Ai vom hohen Pegel auf den niederen übergeht, wird von den FETs P1, P2, P3 und dem FET N1 bestimmt, und ein invertierter Pegel der ersten Eingabestufe zu der Zeit, wenn das Eingangssignal Ai vom niederen Pegel auf den hohen Pegel übergeht, wird von den FETs N1, N2, N3 und dem FET P1 bestimmt. Der Nieder-Nadelimpuls wird zur gleichen Zeit erzeugt wie in der ersten Ausführungsform.
Ähnlich gibt der Ausgabeübergangs-Bitzahl-Erfassungsschaltkreis 61, wenn die Anzahl der Übergangsbits gleich 2 ist, Nadelimpulse als Ausgangssignale 51, 52 aus, die die entsprechenden FETs leitend machen. Ist die Anzahl der Übergangsbits 3, gibt der Ausgabeübergangs-Bitzahl-Erfassungsschaltkreis 61 Nadelimpulse als Ausgangssignale 51, 52, 53 aus, die die entsprechenden FETs leitend machen. Ist die Anzahl der Übergangsbits gleich 4, gibt der Erfassungsschaltkreis für Ausgabeübergangs-Bitzahl 61 Einschritt-Impulse als alle Ausgangssignale 51, 52, 53, 54 aus, die die entsprechenden FETs leitend machen. Die Schiebemenge der invertierten Pegel der ersten Eingabestufe steigt abhängend von der Anzahl der FETs, die leitend gemacht werden, um dadurch zu vermeiden, dass der Eingabepuffer-Schaltkreis auf Grund von Energieversorgungsleitungsrauschen fehlerhaft arbeitet.
In der zweiten Ausführungsform wird die Zeit eines zweiten Übergangs, zu der alle anderen logischen Schaltkreise außer dem Eingabepuffer-Schaltkreis logische Pegel praktisch gleichzeitig invertieren, von der Zeit eines Überganges eines Ausgangssignals vom Leseverstärker bestimmt, und auch der Arbeitsschwellenpegel des Eingabepuffer-Schaltkreises ist abhängend von der Anzahl der Übergangsbits veränderbar. Deshalb hält der Eingabepuffer- Schaltkreis angemessene Hysterese-Eigenschaften, die von der Stärke des Energieversorgungsleitungsrauschens, das erzeugt wird abhängt.
Während in der zweiten Ausführungsform vier-bit Übergänge beschrieben wurden, ist die Anzahl der Übergangsbits nicht auf vier beschränkt, der Eingabepuffer-Schaltkreis kann aber auch so angeordnet sein, dass er eine beliebige Anzahl von Übergangsbits handhaben kann.
In der ersten und zweiten Ausführungsform wird ein Ausgangssignal vom Leseverstärker erfasst, um die Steuerzeit des Steuerschaltkreises zum Steuern der logischen Schwellen-Schiebemenge zu bestimmen. Die Steuerzeit des Steuerschaltkreises zum Steuern der logischen Schiebemenge kann jedoch auf einer von vielen möglichen Weisen bestimmt werden, insofern als sie die logische Schwellen-Schiebemenge zu einem Zeitpunkt steuert, wenn das in der Energieversorgungsleitung des Eingabepuffer-Schaltkreises erzeugte Rauschen maximal ist. Das meiste Rauschen wird bei einem Übergang in einem Schaltkreis erzeugt, der mit einem relativ großen Strom und einer großen Amplitude arbeitet, wie z. B. ein Ausgabedatenpuffer, der sich die Energieversorgung mit dem Eingabepuffer-Schaltkreis teilt, oder ein Verstärkerschaltkreis zum Verstärken der Ausgabedaten. Rauschen, das stark genug ist, um ein fehlerhaftes Arbeiten des Eingabepuffer-Schaltkreises zu verursachen, wird nicht von einem Schaltkreis erzeugt, der mit einem relativ kleinen Strom und einer kleinen Amplitude arbeitet.
Mit der wie oben beschriebenen Anordnung der vorliegenden Erfindung kann der Eingabepuffer-Schaltkreis stabil ohne fehlerhafte Vorgänge arbeiten, da er in einer endgültigen Übergangszeit, zu der das Energieversorgungsleitungsrauschen am wahrscheinlichsten auftritt, als Hysterese-Schaltkreis fungiert.
Es versteht sich, dass Variationen und Modifikationen des hier offenbarten Eingabepuffer-Schaltkreises für den Fachmann offensichtlich sein werden. Es ist beabsichtigt, dass alle solchen Modifikationen und Variationen in den Schutzbereich der angefügten Ansprüche eingeschlossen sind.

Claims

1. Ein Eingabepuffer-Schaltkreis, der aufweist:

einen ersten CMOS-Inverter, der P-Kanal und N-Kanal FETs (P1, N1) aufweist, um ein an deren jeweiligen Gates eingegebenes Eingangssignal Ai zu empfangen;

logische Schwellensteuerungen (P2-P6, N2-N6), zum Ändern einer Hysterese-Beziehung zwischen dem Eingangssignal (Ai) und einem ersten auf einem Steuersignal 1 basierenden Ausgangssignal (5);

einen zweiten Inverter (13), zum Empfangen des ersten Ausgangssignals (5), das vom ersten Inverter als Antwort auf das Eingangssignal (Ai) erzeugt wird;

gekennzeichnet dadurch, dass ein Endtreiber (6) ein zweites Ausgangssignal (10) empfängt, das als Antwort auf den Ausgang des zweiten Inverters (13) erzeugt wird, wie von einem Leseverstärker (17) verstärkt, und dass ein Endausgangssignal ausgegeben wird; und

Übergangs-Erfassungseinrichtungen (19, 21, 22, 23, 24) zum Erfassen eines Übergangs des zweiten Ausgangssignals (10) und zum Erzeugen des Steuersignals (1), basierend auf dem erfassten Übergang mit einer vorbestimmten Verzögerungszeit.

2. Der Eingabepuffer-Schaltkreis gemäß Anspruch 1, wobei die Übergangs-Erfassungseinrichtungen (19, 21-24) den Übergang des zweiten Ausgangssignals (10) mit einer Vielzahl von Übergangsbits erfassen, und die logischen Schwellensteuerungen (P2-P6, N2-N6), zum Variieren der Hysterese-Beziehung, die von der mit Hilfe der Übergangs-Erfassungseinrichtungen (19, 21-24) erfassten Anzahl der Übergangsbits abhängig ist.

3. Eingabepuffer-Schaltkreis gemäß Anspruch 2, wobei die Übergangs-Erfassungseinrichtungen (19, 21-24) die Steuersignale (1, 51-54) mit der vorbestimmten Verzögerungszeit ausgeben, wobei die Steuersignale von der Anzahl der erfassten Übergangsbits der zweiten Ausgangssignale (10) von einer Vielzahl von Leseverstärkern (31-34) abhängen, die in Speicherzellen gespeicherte logische Werte verstärken und lesen.

4. Ein Eingabepuffer-Schaltkreis gemäß Anspruch 2, wobei die logischen Schwellensteuerungen (P2-P6, N2-N6) die Schiebeanzahl der logischen Schwelle mit ansteigender Anzahl der erfassten Übergangsbits erhöhen.

5. Ein Verfahren zur Steuerung einer logischen Schwelle eines Eingabepuffer-Schaltkreises gemäß Anspruch 1, das den Schritt des Anpassens einer Verzögerung aufweist, die von einem erfassten Ausgangssignal von einer endgültigen Signalausgangsstufe abhängt, um eine Zeit zur Steuerung der Schiebeanzahl der logischen Stufe mit einer Zeit, zu der das auf der Energieversorgungsleitung erzeugte Rauschen von logischen Geräten veursacht wird, in Übereinstimmung zu bringen.