JPS6010810A - マスタ・スレ−ブ形フリツプフロツプ回路 - Google Patents
マスタ・スレ−ブ形フリツプフロツプ回路Info
- Publication number
- JPS6010810A JPS6010810A JP58117377A JP11737783A JPS6010810A JP S6010810 A JPS6010810 A JP S6010810A JP 58117377 A JP58117377 A JP 58117377A JP 11737783 A JP11737783 A JP 11737783A JP S6010810 A JPS6010810 A JP S6010810A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- level
- fets
- vout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はマスク・スレーブ形フリップフロップ回路に係
り、回路の簡素化及び高速動作を可能に出来るようにし
たマスク・スレーブ形７リツプンｏ。
り、回路の簡素化及び高速動作を可能に出来るようにし
たマスク・スレーブ形７リツプンｏ。
プ回路に関する。
（ｂ） 従来技術と問題点
第１図は従来例のマスク・スレーブ形７リツプフ四ツブ
回路のブロック図である。
回路のブロック図である。
図中１〜８はノア回路、９はノット回路を示す。
第１図はノア回路１〜８を使用した公知の従来例のマス
ク・スレーブ形フリップ７０ツブ（以下ＦＦと称す）回
路を示すものであるが、このように従来のマスク・スレ
ーブ形ＦＦ回路は８ゲートより構成されており素子数が
多い欠点がある。尚第１図中ノア回路１，２．５．６よ
り構成される回路は夫々れ信号ゲートで、ノア回路３，
４．７．８にて構成される回路は夫々れマスタＦＦ、ス
レーブＦＦである。又ノット回路９はクロックを反転す
るものである０又信号ゲートを構成するノア回路１．２
．５．６のｆａｎ−量ｎは２であり又ノ′ア回路１．２
．５．６のクロックの入力側のキャパシティは大きくパ
ルスの立上り立下りの伝播遅延時間が多くなり高速動作
が出来ない欠点がある。
ク・スレーブ形フリップ７０ツブ（以下ＦＦと称す）回
路を示すものであるが、このように従来のマスク・スレ
ーブ形ＦＦ回路は８ゲートより構成されており素子数が
多い欠点がある。尚第１図中ノア回路１，２．５．６よ
り構成される回路は夫々れ信号ゲートで、ノア回路３，
４．７．８にて構成される回路は夫々れマスタＦＦ、ス
レーブＦＦである。又ノット回路９はクロックを反転す
るものである０又信号ゲートを構成するノア回路１．２
．５．６のｆａｎ−量ｎは２であり又ノ′ア回路１．２
．５．６のクロックの入力側のキャパシティは大きくパ
ルスの立上り立下りの伝播遅延時間が多くなり高速動作
が出来ない欠点がある。
（ｃ） 発明の目的
本発明の目的は上記の欠点に鑑み、回路素子数を低減出
来かつパルスの立上り立下りの伝播遅延時間を少く出来
高速動作が可能となるマスク・スレーブ形ＦＦ回路の提
供にある。
来かつパルスの立上り立下りの伝播遅延時間を少く出来
高速動作が可能となるマスク・スレーブ形ＦＦ回路の提
供にある。
（（至）発明の構成
本発明は上記の目的を達成するために、マスタＦＦ及び
スレーブＦＦの各々の入力に電界効果トランジスタ（以
下ＰＥＴと称す）を直列に接続し、該ＦＥＴのゲートに
クロック信号を与えるようにして信号ゲートを形成する
ことで、信号ゲートの素子数を低減し又ｆａｎ ｉｎが
１でかつＦＥＴを使用することで信号ゲートの入力キャ
パシティを少なくしパルスの立上り立下りの伝播遅延時
間を少く出来るようにしたことを特徴とする。
スレーブＦＦの各々の入力に電界効果トランジスタ（以
下ＰＥＴと称す）を直列に接続し、該ＦＥＴのゲートに
クロック信号を与えるようにして信号ゲートを形成する
ことで、信号ゲートの素子数を低減し又ｆａｎ ｉｎが
１でかつＦＥＴを使用することで信号ゲートの入力キャ
パシティを少なくしパルスの立上り立下りの伝播遅延時
間を少く出来るようにしたことを特徴とする。
（ｅ） 発明の実施例
以下本発明の一実施例につき図に従って説明する。第２
図は本発明の実施例のマスク・スレーブ形ＦＦ回路のブ
ロック図、第３図は第２図の信号ゲートの動作説明図、
第４図は第２図の各部の波形を示すタイムチャートであ
る。
図は本発明の実施例のマスク・スレーブ形ＦＦ回路のブ
ロック図、第３図は第２図の信号ゲートの動作説明図、
第４図は第２図の各部の波形を示すタイムチャートであ
る。
図中第１図と同一機能のものは同一記号で示す。
１０〜１３はＦＥＴ、１４はノット回路を示す。
第２図の回路は第１図の回路の信号ゲートを、ＦＥＴで
形成したものである。
形成したものである。
先づ第３図を用いこの信号ゲートの動作につき説明する
。
。
ＦＥＴの出力コンダクタンスｆｄ＠は次の（１）式で示
される。
される。
但し、よりはドレイン電流、 ＶＤ８はドレインソース
間の電圧、βは飽和領域の特性を表す係数。
間の電圧、βは飽和領域の特性を表す係数。
Ｖｐはピンチオフ電圧を示す。第３図囚において、入力
にり、Ｄの信号を入力する時、ＦＢ’；ＴＩｏ、１１の
ゲートにＣＬＫのＯＮ信号としてノア回路３の出力電圧
に等しいＶＣＬＫ（ｔ）＝ＶＯｕｔ（ｔ）（ＯＶの電圧
）の電圧を与える。このことによりＦＥＴ １０．１１
の出力コンダクタンスｆｄｍはｆｄｓｚβＶｐ２αとな
り、ＦＥＴｌ０，１１は導通状態となり、入力信号り、
ＤはマスタＦＦに入力される。ＣＬＫがＯＮの時σｒＫ
にはＯＦＦ信号として、ピンチオフ電圧より電圧Ｖｏｕ
ｔ以上負側のＶＣＬＫ（ｔｌ＜−（Ｖｏｕｔ（ｔ）＋Ｖ
枦） １電圧を与える。このことにより、ＦＥＴ１２，
１３の出力相互コンダクタンスＰｄｓ？謬となり、マス
タＦＦの信号がスレーブＦＦへ伝播することを遮断する
。この状態を第３図（Ｂ）に示している。
にり、Ｄの信号を入力する時、ＦＢ’；ＴＩｏ、１１の
ゲートにＣＬＫのＯＮ信号としてノア回路３の出力電圧
に等しいＶＣＬＫ（ｔ）＝ＶＯｕｔ（ｔ）（ＯＶの電圧
）の電圧を与える。このことによりＦＥＴ １０．１１
の出力コンダクタンスｆｄｍはｆｄｓｚβＶｐ２αとな
り、ＦＥＴｌ０，１１は導通状態となり、入力信号り、
ＤはマスタＦＦに入力される。ＣＬＫがＯＮの時σｒＫ
にはＯＦＦ信号として、ピンチオフ電圧より電圧Ｖｏｕ
ｔ以上負側のＶＣＬＫ（ｔｌ＜−（Ｖｏｕｔ（ｔ）＋Ｖ
枦） １電圧を与える。このことにより、ＦＥＴ１２，
１３の出力相互コンダクタンスＰｄｓ？謬となり、マス
タＦＦの信号がスレーブＦＦへ伝播することを遮断する
。この状態を第３図（Ｂ）に示している。
マスタＦＦの信号をスレーブＦＦへ伝播する時は、上記
とは逆に、ＣＬＫのＯＦＦ信号として＝（Ｖｏｕｔ（ｔ
）＋Ｖｐ）より負側の電圧を与え、ＣＬＫにはＯＮ信号
としてＶｏｕｔ（ｔ）なる信号を与えるき、ＦＥＴｌ０
゜１１は遮断状態となりＦＥＴ１２，１３は導通状態と
なり、マスタＦＦの信号がスレーブＦＦに伝播される。
とは逆に、ＣＬＫのＯＦＦ信号として＝（Ｖｏｕｔ（ｔ
）＋Ｖｐ）より負側の電圧を与え、ＣＬＫにはＯＮ信号
としてＶｏｕｔ（ｔ）なる信号を与えるき、ＦＥＴｌ０
゜１１は遮断状態となりＦＥＴ１２，１３は導通状態と
なり、マスタＦＦの信号がスレーブＦＦに伝播される。
この状態を第３図（（Ｊこ示している。
次に第２図第４図を用いマスク・スレーブ形ＦＦ回路の
動作につき説明する。
動作につき説明する。
ＣＬＫとしては、第３図で説明したＯＮとしてはＶｏｕ
ｔの電圧をＯＦＦ信号として番まＫＶｏｕ を十Ｖｐ
）より負側の電圧を与えると、ノット回路１４の出力に
は反転した該−（Ｖｏｕｔ十Ｖｐ）より負側の電圧、Ｖ
ｏｕｔの電圧がσ［ｋとして出方される。以下、このＣ
ＬＫ、ＣＬＫのＶｏｕｔの電圧をルベルとし−（Ｖｏｕ
ｔ ＋Ｖｐ ）より負側の電圧を０レベルとして表とす
る。ＣＬＫがルベルの時はＦＥＴｌ０，１１は導通状態
となり、このルベルの立下り点の入力信号り、 Ｄのレ
ベルを、ノア回路３．４の出力は反転保持する。従って
ノア回路３，４の出力Ｖｏｕｔ。
ｔの電圧をＯＦＦ信号として番まＫＶｏｕ を十Ｖｐ
）より負側の電圧を与えると、ノット回路１４の出力に
は反転した該−（Ｖｏｕｔ十Ｖｐ）より負側の電圧、Ｖ
ｏｕｔの電圧がσ［ｋとして出方される。以下、このＣ
ＬＫ、ＣＬＫのＶｏｕｔの電圧をルベルとし−（Ｖｏｕ
ｔ ＋Ｖｐ ）より負側の電圧を０レベルとして表とす
る。ＣＬＫがルベルの時はＦＥＴｌ０，１１は導通状態
となり、このルベルの立下り点の入力信号り、 Ｄのレ
ベルを、ノア回路３．４の出力は反転保持する。従って
ノア回路３，４の出力Ｖｏｕｔ。
Ｖｏ ｕ ｔは第４図■１ＬＶｏｕｔに示す如く、入力
信号り、Ｄの反転パルスとなる。即ち入力信号り。
信号り、Ｄの反転パルスとなる。即ち入力信号り。
丘を反転してマスタＦＦへ導く。尚ＣＬＫがルベルの時
はＣＬＫは０レベルとなりＦＥＴ１２，１３は遮断状態
でマスタＦＦの信号がＣスレーブＦＦへ伝播するのを遮
断する。
はＣＬＫは０レベルとなりＦＥＴ１２，１３は遮断状態
でマスタＦＦの信号がＣスレーブＦＦへ伝播するのを遮
断する。
百１がルベルとなるとＦＥＴ１２，１３は導通状態とな
り、このルベルの立下り点の入力Ｖｏｕ ｔｌＶｏ ｕ
ｔのレベルをノア回路７．８の出力は反転保持する。
り、このルベルの立下り点の入力Ｖｏｕ ｔｌＶｏ ｕ
ｔのレベルをノア回路７．８の出力は反転保持する。
従ってノア回路７，８の出力Ｑ、 Ｑは第４図のＱ、Ｑ
に示す如くなり、マスタＦＦの信号がスレーブＦＦに反
転して導かれる。この時ＦＥＴｌ０゜１１は遮断状態で
あり入力信号り、ＤがマスタＦＦに入力するのを遮断す
る。従って第２図の回路でマスク・スレーブ形ＦＦ回路
は構成される。この第２図の回路を、第１図の従来例の
回路と比較すると、数個のＦＥＴ等で構成される信号ゲ
ートのノア回路１．２．５．６は１個のＦＥＴ１０，１
１，１２．１３となり回路素子数は大巾に減小する。又
ＦＥＴｌ０〜１３はｆａｎ−ｉｎは１であり尚又ＦＥＴ
１０〜１３の信号入力側のキャパシティの値は小さいの
で、パルスの立上り立下りの伝播遅延時間は小さ〈従来
の場合よりほぼＶ３に出来る。よって第２図の回路では
第１図の従来例に比し高速動作が可能となる。尚ＦＥＴ
の消費電力は数１０μＷ以下であり信号ゲート部の消費
電力も大巾に減小する。
に示す如くなり、マスタＦＦの信号がスレーブＦＦに反
転して導かれる。この時ＦＥＴｌ０゜１１は遮断状態で
あり入力信号り、ＤがマスタＦＦに入力するのを遮断す
る。従って第２図の回路でマスク・スレーブ形ＦＦ回路
は構成される。この第２図の回路を、第１図の従来例の
回路と比較すると、数個のＦＥＴ等で構成される信号ゲ
ートのノア回路１．２．５．６は１個のＦＥＴ１０，１
１，１２．１３となり回路素子数は大巾に減小する。又
ＦＥＴｌ０〜１３はｆａｎ−ｉｎは１であり尚又ＦＥＴ
１０〜１３の信号入力側のキャパシティの値は小さいの
で、パルスの立上り立下りの伝播遅延時間は小さ〈従来
の場合よりほぼＶ３に出来る。よって第２図の回路では
第１図の従来例に比し高速動作が可能となる。尚ＦＥＴ
の消費電力は数１０μＷ以下であり信号ゲート部の消費
電力も大巾に減小する。
０）発明の効果
以上詳細に説明せる如く、本発明によれば、マスクＦＦ
及びスレーブＦＦへの信号ゲートを夫々ＦＥＴ１個で実
現出来るので、回路素子数を大巾に減少出来又パルスの
立上り立下りの伝播遅延時間を大巾に少なく出来高速動
作を可能にし、尚又信号ゲート部の消費電力は数１０μ
Ｗ以下になるので消費電力も大巾に減少出来る効果があ
る。
及びスレーブＦＦへの信号ゲートを夫々ＦＥＴ１個で実
現出来るので、回路素子数を大巾に減少出来又パルスの
立上り立下りの伝播遅延時間を大巾に少なく出来高速動
作を可能にし、尚又信号ゲート部の消費電力は数１０μ
Ｗ以下になるので消費電力も大巾に減少出来る効果があ
る。
第１図は従来例のマスク・スレーブ形フリップ７０ツブ
回路のブロック図、第２図は本発明の実施４図は第２図
の各部の波形のタイムチャートである０ 図中１〜８はノア回路、９．１４はノット回路。 １０〜１３は電界効果トランジスタを示す。
回路のブロック図、第２図は本発明の実施４図は第２図
の各部の波形のタイムチャートである０ 図中１〜８はノア回路、９．１４はノット回路。 １０〜１３は電界効果トランジスタを示す。
Claims (1)
- マスタス・レープ形フリクプフロップ回路において、マ
スク及びスレーブフリップフロップの各々の入力に電界
効果トランジスタを直列に接続し、該電界効果トランジ
スタのゲートにり四ツク信号を与えるようにして信号ゲ
ートを形成したことを特徴とするマスク・スレーブ形フ
リップフロップ回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117377A JPS6010810A (ja) | 1983-06-29 | 1983-06-29 | マスタ・スレ−ブ形フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117377A JPS6010810A (ja) | 1983-06-29 | 1983-06-29 | マスタ・スレ−ブ形フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010810A true JPS6010810A (ja) | 1985-01-21 |
Family
ID=14710139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117377A Pending JPS6010810A (ja) | 1983-06-29 | 1983-06-29 | マスタ・スレ−ブ形フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
-
1983
- 1983-06-29 JP JP58117377A patent/JPS6010810A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
| US5140179A (en) * | 1990-07-18 | 1992-08-18 | Sony Corporation | Master-slave type flip-flop circuit |
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