JPH01241215A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH01241215A JPH01241215A JP63068584A JP6858488A JPH01241215A JP H01241215 A JPH01241215 A JP H01241215A JP 63068584 A JP63068584 A JP 63068584A JP 6858488 A JP6858488 A JP 6858488A JP H01241215 A JPH01241215 A JP H01241215A
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- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えば集積回路内に集積化されて動作の安定
化を計ることができる大電流容量の出力バッファ回路に
関する。
化を計ることができる大電流容量の出力バッファ回路に
関する。
従来の技術
電流容量の大きな出カパノファ回路を、例えば、相補型
ＭＯ８構造で構成した場合、第４図に示すように、電源
端子１および２０間にＰチャネル型ＭＯＳトランジスタ
３およびＮチャネル型トランジスタ４を直列に接続し、
さらに両トランジスタのゲートを入力端子５に接続し、
ドレインを出刃端子らに接続したインバータ構成をとり
、さらに両トランジスタのチャネル長とチャネル幅の比
を大きくとっている。この出力バッファ回路は、入力端
子３に印加される入力信号により、−時に出力端子４の
オン、オン状態が反転する。
ＭＯ８構造で構成した場合、第４図に示すように、電源
端子１および２０間にＰチャネル型ＭＯＳトランジスタ
３およびＮチャネル型トランジスタ４を直列に接続し、
さらに両トランジスタのゲートを入力端子５に接続し、
ドレインを出刃端子らに接続したインバータ構成をとり
、さらに両トランジスタのチャネル長とチャネル幅の比
を大きくとっている。この出力バッファ回路は、入力端
子３に印加される入力信号により、−時に出力端子４の
オン、オン状態が反転する。
発明が解決しようとする課題
このように動作する出力バッファ回路では、動作状態の
変化が一時に生じるだめ、単位時間当たりの出力電流変
化量が大きく、電源等にノイズがのりやすく、出力バッ
ファ回路を含む全回路に悪影響を及ぼす。また８ｇ１の
電源１および第２の電源２の間に流れる貫通電流が大き
くなる。
変化が一時に生じるだめ、単位時間当たりの出力電流変
化量が大きく、電源等にノイズがのりやすく、出力バッ
ファ回路を含む全回路に悪影響を及ぼす。また８ｇ１の
電源１および第２の電源２の間に流れる貫通電流が大き
くなる。
本発明は、出力バッファ回路の出力電流を段階的に時間
推移させ、単位時間当たりの出力電流量の大きさを減少
させ、かつ貫通電流を小さくすることを目的とするもの
である。
推移させ、単位時間当たりの出力電流量の大きさを減少
させ、かつ貫通電流を小さくすることを目的とするもの
である。
課題を解決するだめの手段
この目的を達成するだめに本発明は、第１の出力７１７
７回路の入力端子と出力端子との間に一つ以上の第２の
出力バッファ回路が並列接続され、前記第２の出力バッ
ファ回路の少なくとも１つが、前記入力端子に印加され
る第１の信号で動作が制御される第１のトランジスタと
、前記第１の信号に対して位相を遅らせた第２の信号で
動作が制御される第２のトランジスタとを電源端子と前
記出力端子との間に直列接続して構成されていることを
特徴とする出力バッファ回路を提供するものである。
７回路の入力端子と出力端子との間に一つ以上の第２の
出力バッファ回路が並列接続され、前記第２の出力バッ
ファ回路の少なくとも１つが、前記入力端子に印加され
る第１の信号で動作が制御される第１のトランジスタと
、前記第１の信号に対して位相を遅らせた第２の信号で
動作が制御される第２のトランジスタとを電源端子と前
記出力端子との間に直列接続して構成されていることを
特徴とする出力バッファ回路を提供するものである。
作用
この構成によれば、出力電流が段階的に時間推移する。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例で、相補型ＭＯ３構
造の出力バッファ回路を示す図であり、電源端子１およ
び２の間に、ＭＯＳトランジスタ７および８で構成され
たインバータ構造の出力バッファ回路および他の出力バ
ッファ回路９が並列に接続されている。前記出力バッフ
ァ回路９は、Ｐチャネル型Ｍ ＯＳ ｌ−ランジスタ１
０と１１が、電源端子１と出力端子６との間に直列接続
され、また、Ｎチャネル型ＭＯＳトランジスタ１２と１
３が、電源端子２と出力端子６との間に直列接続された
クロック制御インバータ構成をとシ、ＭＯＳトランジス
タ１１および１２のゲートが、入力端子５に接続され、
さらにＭＯＳ トランジスタ１０および１３のゲートが
、入力端子６に印加される信号を遅延させるための遅延
素子１４から成る遅延回路１５の出力端子１６に接続さ
れた構成をとっている。ここで、遅延回路１６の入力端
子１７は、入力端子５に接続されている。なお、Ｐチャ
ネル型ＭＯＳトランジスタ７．１ｏおよび１１は導通状
態時に出力端子６で得られる出力電流容量が、第４図で
示しだ従来例のＰチャネル型ＭＯＳトランジスタ３が導
通状態の時の出力電流容量値と等しくなるように設定さ
れている。Ｎチャネル型ＭＯＳトランジスタ構成もＰチ
ャネル型Ｍ ＯＳ ｌ−ランジスタフ成と同様である。
明する。第１図は本発明の一実施例で、相補型ＭＯ３構
造の出力バッファ回路を示す図であり、電源端子１およ
び２の間に、ＭＯＳトランジスタ７および８で構成され
たインバータ構造の出力バッファ回路および他の出力バ
ッファ回路９が並列に接続されている。前記出力バッフ
ァ回路９は、Ｐチャネル型Ｍ ＯＳ ｌ−ランジスタ１
０と１１が、電源端子１と出力端子６との間に直列接続
され、また、Ｎチャネル型ＭＯＳトランジスタ１２と１
３が、電源端子２と出力端子６との間に直列接続された
クロック制御インバータ構成をとシ、ＭＯＳトランジス
タ１１および１２のゲートが、入力端子５に接続され、
さらにＭＯＳ トランジスタ１０および１３のゲートが
、入力端子６に印加される信号を遅延させるための遅延
素子１４から成る遅延回路１５の出力端子１６に接続さ
れた構成をとっている。ここで、遅延回路１６の入力端
子１７は、入力端子５に接続されている。なお、Ｐチャ
ネル型ＭＯＳトランジスタ７．１ｏおよび１１は導通状
態時に出力端子６で得られる出力電流容量が、第４図で
示しだ従来例のＰチャネル型ＭＯＳトランジスタ３が導
通状態の時の出力電流容量値と等しくなるように設定さ
れている。Ｎチャネル型ＭＯＳトランジスタ構成もＰチ
ャネル型Ｍ ＯＳ ｌ−ランジスタフ成と同様である。
以下、本発明の出力バッファ回路の動作について説明す
る。
る。
第１何の回路においてＨチャネル型ＭＯＳトランジスタ
８１１２および１３がオン状態で、Ｐチャネル型ＭＯＳ
トランジスタ７．１０および１１がオフ状態の場合を初
期状態とする。ここで、入力端子６から印加される信号
が、状態ｆｆ１１１から０”に変化した場合、ＭＯＳト
ランジスタ８および１２がオフし、ＭＯＳ）ランジスタ
フおよび１１がオンする。ＭＯＳ トランジスタ１Ｑお
よび１３は、前記信号が遅延回路１６で遅れる間は、前
の状態に保持されているだめに出力バッファ回路９はオ
ープン状態となる。従って、出力端子６ ″にはＭ
ＯＳトランジスタ７の能力に合った出力電流が現われる
。また貫通電流はＭＯＳ ）ランジスタフおよび８につ
いてのみ発生する。ＭＯＳトランジスタ１０および１３
はゲートへの入力信号が遅延回路１６を通して入力され
るため、ＭｏＳトランジスタ７．８．１１および１２の
導通時点よりも遅延回路１５での遅延時間だけ遅れて、
導通状態へと反転する。この時点に得られる出力端子６
の出力電流容量は、ＭＯＳ ）ランジスタフ、１゜およ
び１１がすべてオン状態である時の合計出力電流となる
。この時点で、貫通電流は流れない。
８１１２および１３がオン状態で、Ｐチャネル型ＭＯＳ
トランジスタ７．１０および１１がオフ状態の場合を初
期状態とする。ここで、入力端子６から印加される信号
が、状態ｆｆ１１１から０”に変化した場合、ＭＯＳト
ランジスタ８および１２がオフし、ＭＯＳ）ランジスタ
フおよび１１がオンする。ＭＯＳ トランジスタ１Ｑお
よび１３は、前記信号が遅延回路１６で遅れる間は、前
の状態に保持されているだめに出力バッファ回路９はオ
ープン状態となる。従って、出力端子６ ″にはＭ
ＯＳトランジスタ７の能力に合った出力電流が現われる
。また貫通電流はＭＯＳ ）ランジスタフおよび８につ
いてのみ発生する。ＭＯＳトランジスタ１０および１３
はゲートへの入力信号が遅延回路１６を通して入力され
るため、ＭｏＳトランジスタ７．８．１１および１２の
導通時点よりも遅延回路１５での遅延時間だけ遅れて、
導通状態へと反転する。この時点に得られる出力端子６
の出力電流容量は、ＭＯＳ ）ランジスタフ、１゜およ
び１１がすべてオン状態である時の合計出力電流となる
。この時点で、貫通電流は流れない。
この回路動作により、出力端子６からの出力電流は、段
階的に時間推移し、−時に流れる出力電流および貫通電
流は減少する。
階的に時間推移し、−時に流れる出力電流および貫通電
流は減少する。
遅延回路１５としては、ゲート遅延素子１４のバッファ
回路を示しだが、これ以外の遅延素子でもよい。
回路を示しだが、これ以外の遅延素子でもよい。
第２図は、第１図の実施例における出力バッファ回路の
時間に対する出力電流特性を示す図であり、第２図ａは
、ＭＯＳトランジスタ７および８で構成される出力バッ
ファ回路単体での出力電流特性図、第２図すば、出力バ
ッファ回路９単体での出力電流特性図をそれぞれ示し、
まだ、第２図Ｃば、出力端子６の出力電流特性図を示す
。第２図すに示す出力電流特性は、第２図ａに示す出力
電流特性に対して、遅延回路１５の遅延時間だけ遅れた
ものとなる。第２図Ｃで、Ａの領域がＭＯＳトランジス
タ７だけがオンした場合の出力電流特性図を示し、Ｂの
領域は遅延回路１５による遅延時間の後、ＭＯＳ）ラン
ジスタ１０がオンし、ＭＯＳ）ランジスタフ、１０およ
び１１の出力電流が加算された出力電流特性を示す。従
来はＢ領域の最大出力電流が一時に流れ、単位時間当た
りの出力電流変化量が大きかっただめに、大きなノイズ
が′、Ｊｚ源等にのり、他の回路系の動作に悪影響を及
ぼしていたが、本発明においては、ｍ位時間当たりの出
力電流変化量が小さく、電源等にのるノイズが小さく分
割されるために、その影響を低減できる。
時間に対する出力電流特性を示す図であり、第２図ａは
、ＭＯＳトランジスタ７および８で構成される出力バッ
ファ回路単体での出力電流特性図、第２図すば、出力バ
ッファ回路９単体での出力電流特性図をそれぞれ示し、
まだ、第２図Ｃば、出力端子６の出力電流特性図を示す
。第２図すに示す出力電流特性は、第２図ａに示す出力
電流特性に対して、遅延回路１５の遅延時間だけ遅れた
ものとなる。第２図Ｃで、Ａの領域がＭＯＳトランジス
タ７だけがオンした場合の出力電流特性図を示し、Ｂの
領域は遅延回路１５による遅延時間の後、ＭＯＳ）ラン
ジスタ１０がオンし、ＭＯＳ）ランジスタフ、１０およ
び１１の出力電流が加算された出力電流特性を示す。従
来はＢ領域の最大出力電流が一時に流れ、単位時間当た
りの出力電流変化量が大きかっただめに、大きなノイズ
が′、Ｊｚ源等にのり、他の回路系の動作に悪影響を及
ぼしていたが、本発明においては、ｍ位時間当たりの出
力電流変化量が小さく、電源等にのるノイズが小さく分
割されるために、その影響を低減できる。
第３図は本発明の他の実施例で、遅延［す］路１５の入
力端子１７を出力端子６に接続する点を除けば、第１図
と同じである。第３図の出力バッファ回路の動作につい
ては、第１図の出力バノファ回路の説明において、トラ
ンジスタ１０および１３のゲートへの入力信号が、入力
端子５に印加される信号に対して、遅延回路１５の遅延
時間に加えて、トランジスタ７および８で構成される出
力パノファ回路での遅延時間だけさらに遅れることを除
けば同じである。また出力電流特性図についても遅延時
間が異なる点を除けば、第２図の出力電流特性図と同じ
である。
力端子１７を出力端子６に接続する点を除けば、第１図
と同じである。第３図の出力バッファ回路の動作につい
ては、第１図の出力バノファ回路の説明において、トラ
ンジスタ１０および１３のゲートへの入力信号が、入力
端子５に印加される信号に対して、遅延回路１５の遅延
時間に加えて、トランジスタ７および８で構成される出
力パノファ回路での遅延時間だけさらに遅れることを除
けば同じである。また出力電流特性図についても遅延時
間が異なる点を除けば、第２図の出力電流特性図と同じ
である。
第３図の出力バノファ回路において、遅延回路１６を除
いて出力端子６をトランジスタ１ｏおよび１３のゲート
に直結した場合は、トランジスタ了および８で構成され
る出力７２７７回路による遅延時間だけとなるが、第１
図の実施例と同様の効果を奏す。
いて出力端子６をトランジスタ１ｏおよび１３のゲート
に直結した場合は、トランジスタ了および８で構成され
る出力７２７７回路による遅延時間だけとなるが、第１
図の実施例と同様の効果を奏す。
なお、本発明の実施例では、出力バノファ回路９のみを
、並列接続構成にしだが、複数の出力バッファ回路を並
列接続し、遅延時間の異なる遅延回路系をそれぞれに接
続すれば、出力電流の段階的分割をさらに細かくできる
。また、本発明の実施例では、相補型ＭＯ３）ランジス
タ系について説明したが、片チャネル型ＭＯＳ）ランジ
スタ系であっても、バイポーラトランジスタ系であって
も、同様の動作が得られる。
、並列接続構成にしだが、複数の出力バッファ回路を並
列接続し、遅延時間の異なる遅延回路系をそれぞれに接
続すれば、出力電流の段階的分割をさらに細かくできる
。また、本発明の実施例では、相補型ＭＯ３）ランジス
タ系について説明したが、片チャネル型ＭＯＳ）ランジ
スタ系であっても、バイポーラトランジスタ系であって
も、同様の動作が得られる。
発明の効果
本発明の出力７２７７回路によれば、単位時間当たシの
出力電流変化量を減少させ、出カバ、７７回路を含む回
路系全体の動作の安定化を計れるとともに、貫通電流を
小さくできるという効果がある。
出力電流変化量を減少させ、出カバ、７７回路を含む回
路系全体の動作の安定化を計れるとともに、貫通電流を
小さくできるという効果がある。
第１図は本発明の一実施例にかかる相補型ＭＯＳトラン
ジスタ系の出力バッファ回路を示す図、第２図は本発明
の出力電流特性図、第３図は本発明の他の実施例にかか
る相補型ＭＯＳトランジスタ系の出力バノファ回路を示
す図、第４図は従来の相補型ＭＯ３）ランジスタ系の出
カバノフ７回路を示す図である。 １・・・・・・第１の電源、２・・・・・・第２の電源
、３．了。 １０．１１ ・・・・・Ｐチャネル型ＭＯＳトランジス
タ、４．８，１２．１３・・・・・・Ｎチャネル型ＭＯ
Ｓトランジスタ、５・・・・・・入力端子、６・・・・
・出力端子、９・・・・・・出力バー１２７回路、１４
・・川・遅延素子、１６・・・・・・遅延回路、１６・
・・・・・遅延回路１６の出力端子、１了・・・・・・
遅延回路１５の入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｌ−−−−−−”ｆｓ 第２図
ジスタ系の出力バッファ回路を示す図、第２図は本発明
の出力電流特性図、第３図は本発明の他の実施例にかか
る相補型ＭＯＳトランジスタ系の出力バノファ回路を示
す図、第４図は従来の相補型ＭＯ３）ランジスタ系の出
カバノフ７回路を示す図である。 １・・・・・・第１の電源、２・・・・・・第２の電源
、３．了。 １０．１１ ・・・・・Ｐチャネル型ＭＯＳトランジス
タ、４．８，１２．１３・・・・・・Ｎチャネル型ＭＯ
Ｓトランジスタ、５・・・・・・入力端子、６・・・・
・出力端子、９・・・・・・出力バー１２７回路、１４
・・川・遅延素子、１６・・・・・・遅延回路、１６・
・・・・・遅延回路１６の出力端子、１了・・・・・・
遅延回路１５の入力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｌ−−−−−−”ｆｓ 第２図
Claims (4)
- （１）第１の出力バッファ回路の入力端子と出力端子と
の間に一つ以上の第２の出力バッファ回路が並列接続さ
れ、前記第２の出力バッファ回路の少なくとも１つが、
前記入力端子に印加される第１の信号で動作が制御され
る第１のトランジスタと、前記第１の信号に対して位相
を遅らせた第２の信号で動作が制御される第２のトラン
ジスタとを電源端子と前記出力端子との間に直列接続し
て構成されていることを特徴とする出力バッファ回路。 - （２）第２の信号を第１の信号に対して位相を遅らせる
遅延回路により得ることを特徴とする特許請求の範囲第
１項記載の出力バッファ回路。 - （３）遅延回路の入力端子が第１の出力バッファ回路の
入力端子に接続され、前記遅延回路の出力端子が第２の
トランジスタの制御端子に接続された構成である特許請
求の範囲第２項記載の出力バッファ回路。 - （４）遅延回路の入力端子が第１の出力バッファ回路の
出力端子に接続され、前記遅延回路の出力端子が第２の
トランジスタの制御端子に接続された構成である特許請
求の範囲第２項記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068584A JP2638904B2 (ja) | 1988-03-23 | 1988-03-23 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068584A JP2638904B2 (ja) | 1988-03-23 | 1988-03-23 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241215A true JPH01241215A (ja) | 1989-09-26 |
| JP2638904B2 JP2638904B2 (ja) | 1997-08-06 |
Family
ID=13377987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068584A Expired - Lifetime JP2638904B2 (ja) | 1988-03-23 | 1988-03-23 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638904B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189386A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125222A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 出力バツフア |
| JPH01192220A (ja) * | 1988-01-28 | 1989-08-02 | Mitsubishi Electric Corp | ドライバ回路 |
-
1988
- 1988-03-23 JP JP63068584A patent/JP2638904B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125222A (ja) * | 1984-11-21 | 1986-06-12 | Nec Corp | 出力バツフア |
| JPH01192220A (ja) * | 1988-01-28 | 1989-08-02 | Mitsubishi Electric Corp | ドライバ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189386A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638904B2 (ja) | 1997-08-06 |
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