JPH0157848B2 - - Google Patents
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- Publication number
- JPH0157848B2 JPH0157848B2 JP56202139A JP20213981A JPH0157848B2 JP H0157848 B2 JPH0157848 B2 JP H0157848B2 JP 56202139 A JP56202139 A JP 56202139A JP 20213981 A JP20213981 A JP 20213981A JP H0157848 B2 JPH0157848 B2 JP H0157848B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop circuit
- input
- output
- data
- Prior art date
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- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000007257 malfunction Effects 0.000 description 6
- 230000003068 static effect Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明はフリツプフロツプ回路に関し、特にス
タテイツクデイレイドフリツプフロツプ回路に関
する。
タテイツクデイレイドフリツプフロツプ回路に関
する。
従来スタテイツクなデイレイドフリツプフロツ
プ回路として第1図に示すような回路があつた。
第1図においてはトランスフアーゲート1はリー
ド信号Rにより入力データINを読みこむ。トラ
ンスフアーゲート2はホールド信号Hによりダイ
ナミツクフリツプフロツプ回路7の出力データ
OUTを前記フリツプフロツプ回路7の入力にフ
イードバツクする。トランスフアーゲート3,4
はそれぞれφ1、φ2のクロツクによりデータ読込、
データ出力を行う。このような従来の回路では第
2図で示すように、例えば入力INが“L”(低)
レベル、出力OUTが“H”(高)レベルになつて
いる状態でリード信号Rが“L”→“H”に変化
し、ホールド信号Hが“H”→“L”に変化する
過程でリード信号Rとホールド信号Hが共に
“H”になる状態が生じると、トランスフアーゲ
ート1,2がONしてDATA入力は出力の“H”
に引つぱられ“H”のスパイクaを生じ逆に出力
の“H”は入力“L”レベルに引つぱられて
“L”レベルのスパイクbを発生する。この場合
入力データ、出力データが他の素子の入力となつ
ており、このスパイクのレベルが他の素子の論理
判定レベルより大きければその素子は誤動作して
しまう。特に入力データがデータバスなどにつな
がつていれば本来他の素子の出力が出ているタイ
ミングの時にスパイクが発生するという場合が起
こりデータバスにつながつている素子は異なつた
データを読みこんでしまう。また、誤動作しない
場合でもスパイクがもとのレベルに復帰するまで
の時間はスイツチングの遅れとなり、データバス
としてのタイミングのマージンが少なくなつてし
まうという欠点があつた。
プ回路として第1図に示すような回路があつた。
第1図においてはトランスフアーゲート1はリー
ド信号Rにより入力データINを読みこむ。トラ
ンスフアーゲート2はホールド信号Hによりダイ
ナミツクフリツプフロツプ回路7の出力データ
OUTを前記フリツプフロツプ回路7の入力にフ
イードバツクする。トランスフアーゲート3,4
はそれぞれφ1、φ2のクロツクによりデータ読込、
データ出力を行う。このような従来の回路では第
2図で示すように、例えば入力INが“L”(低)
レベル、出力OUTが“H”(高)レベルになつて
いる状態でリード信号Rが“L”→“H”に変化
し、ホールド信号Hが“H”→“L”に変化する
過程でリード信号Rとホールド信号Hが共に
“H”になる状態が生じると、トランスフアーゲ
ート1,2がONしてDATA入力は出力の“H”
に引つぱられ“H”のスパイクaを生じ逆に出力
の“H”は入力“L”レベルに引つぱられて
“L”レベルのスパイクbを発生する。この場合
入力データ、出力データが他の素子の入力となつ
ており、このスパイクのレベルが他の素子の論理
判定レベルより大きければその素子は誤動作して
しまう。特に入力データがデータバスなどにつな
がつていれば本来他の素子の出力が出ているタイ
ミングの時にスパイクが発生するという場合が起
こりデータバスにつながつている素子は異なつた
データを読みこんでしまう。また、誤動作しない
場合でもスパイクがもとのレベルに復帰するまで
の時間はスイツチングの遅れとなり、データバス
としてのタイミングのマージンが少なくなつてし
まうという欠点があつた。
本発明の目的はこのようなスタテイツクデイレ
イドフリツプフロツプ回路においてリード信号、
ホールド信号が共に“H”になるような状態が生
じても入力データ、出力データにスパイクを発生
しないような回路を提供することにある。
イドフリツプフロツプ回路においてリード信号、
ホールド信号が共に“H”になるような状態が生
じても入力データ、出力データにスパイクを発生
しないような回路を提供することにある。
本発明によればリード信号とホールド信号が共
に“H”になり、リード側のトランスフアーゲー
トとホールド側のトランスフアーゲートが同時
に、ONしてもホールド側のトランスフアゲート
に直列に入れたトランジスタのため入力データ、
出力データに生じるスパイクのレベルは小さくな
り誤動作はしなくなる。
に“H”になり、リード側のトランスフアーゲー
トとホールド側のトランスフアーゲートが同時
に、ONしてもホールド側のトランスフアゲート
に直列に入れたトランジスタのため入力データ、
出力データに生じるスパイクのレベルは小さくな
り誤動作はしなくなる。
第3図により、本発明の一実施例を説明する。
第3図において、第1図と異なつているところは
インバータ6とホールド側のトランスフアゲート
2の間にデプレツシヨン型MOS電界効果トラン
ジスタ8を入れてあり、そのゲートはトランジス
タ8のソース側に接続してある。このような回路
を用いればトランスフアゲート1,2が同時に、
ONしてもトランジスタ8が入つているためその
抵抗分によりデータ入力、データ出力に生じるス
パイクのレベルは小さくなり、誤動作はしなくな
る。入力データに生じるスパイクのレベルはイン
バータ6の出力インピーダンスと、トランジスタ
8のインピーダンスとの比で決まり、特にトラン
ジスタ8の負荷の値をインバータ7の出力インピ
ーダンスと同程度にした場合、従来の回路に比べ
スパイクのレベルを約1/2にすることができ、次
段の素子の論理判定レベルにまで達しないため誤
動作は生じなくなる。
第3図において、第1図と異なつているところは
インバータ6とホールド側のトランスフアゲート
2の間にデプレツシヨン型MOS電界効果トラン
ジスタ8を入れてあり、そのゲートはトランジス
タ8のソース側に接続してある。このような回路
を用いればトランスフアゲート1,2が同時に、
ONしてもトランジスタ8が入つているためその
抵抗分によりデータ入力、データ出力に生じるス
パイクのレベルは小さくなり、誤動作はしなくな
る。入力データに生じるスパイクのレベルはイン
バータ6の出力インピーダンスと、トランジスタ
8のインピーダンスとの比で決まり、特にトラン
ジスタ8の負荷の値をインバータ7の出力インピ
ーダンスと同程度にした場合、従来の回路に比べ
スパイクのレベルを約1/2にすることができ、次
段の素子の論理判定レベルにまで達しないため誤
動作は生じなくなる。
第4図は本発明の他の一実施例であり、ダイナ
ミツクデイレイドフリツプフロツプ回路の出力が
ホールド信号で制御されるトランスフアーゲート
を通つた後にデプレツシヨン型MOS電界効果ト
ランジスタ8を接続してあり、そのゲートとソー
スはダイナミツクデイレイドフリツプフロツプ7
の入力に接続してある。
ミツクデイレイドフリツプフロツプ回路の出力が
ホールド信号で制御されるトランスフアーゲート
を通つた後にデプレツシヨン型MOS電界効果ト
ランジスタ8を接続してあり、そのゲートとソー
スはダイナミツクデイレイドフリツプフロツプ7
の入力に接続してある。
また、第3図、第4図においてデプレツシヨン
型MOS電界効果トランジスタ8のゲートはソー
ス側に接続しているがドレイン側に接続してもよ
い。
型MOS電界効果トランジスタ8のゲートはソー
ス側に接続しているがドレイン側に接続してもよ
い。
このように本発明によれば非常に簡単な構造で
リード信号とホールド信号が同時に“H”になつ
ても誤動作しないようなスタテイツクデイレイド
フリツプフロツプ回路を構成することができる。
リード信号とホールド信号が同時に“H”になつ
ても誤動作しないようなスタテイツクデイレイド
フリツプフロツプ回路を構成することができる。
第1図は従来のスタテイツクデイレイドフリツ
プフロツプ回路を示す図、第2図は従来のスタテ
イツクデイレイドフリツプフロツプ回路の動作を
説明するための図、第3図、第4図は本発明の一
実施例を示す図である。 1,2,3,4……エンハンスメント型MOS
電界効果トランジスタによるトランスフアゲー
ト、5,6……インバータ、7……ダイナミツク
デイレイドフリツプフロツプ回路、8……デプレ
ツシヨン型MOS電圧効果トランジスタ。
プフロツプ回路を示す図、第2図は従来のスタテ
イツクデイレイドフリツプフロツプ回路の動作を
説明するための図、第3図、第4図は本発明の一
実施例を示す図である。 1,2,3,4……エンハンスメント型MOS
電界効果トランジスタによるトランスフアゲー
ト、5,6……インバータ、7……ダイナミツク
デイレイドフリツプフロツプ回路、8……デプレ
ツシヨン型MOS電圧効果トランジスタ。
Claims (1)
- 1 データ入力がリード信号により制御されるト
ランスフアゲートをとおしてダイナミツクのデイ
レイドフリツプフロツプ回路に入力され、前記ダ
イナミツクフリツプフロツプ回路の出力が、前記
リード信号と逆相のホールド信号により制御され
るトランスフアーゲートおよびトランジスタのソ
ース端子とゲート端子が接続されたデプレツシヨ
ン型MOSトランジスタを直列に介して前記ダイ
ナミツクのフリツプフロツプ回路の入力に接続さ
れていることを特徴とするフリツプフロツプ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56202139A JPS58103222A (ja) | 1981-12-15 | 1981-12-15 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56202139A JPS58103222A (ja) | 1981-12-15 | 1981-12-15 | フリツプフロツプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58103222A JPS58103222A (ja) | 1983-06-20 |
JPH0157848B2 true JPH0157848B2 (ja) | 1989-12-07 |
Family
ID=16452600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56202139A Granted JPS58103222A (ja) | 1981-12-15 | 1981-12-15 | フリツプフロツプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58103222A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2628878B1 (fr) * | 1988-03-18 | 1990-08-17 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS553234A (en) * | 1978-06-22 | 1980-01-11 | Toshiba Corp | Self-supporting cmos latch circuit |
JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
-
1981
- 1981-12-15 JP JP56202139A patent/JPS58103222A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS553234A (en) * | 1978-06-22 | 1980-01-11 | Toshiba Corp | Self-supporting cmos latch circuit |
JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
Also Published As
Publication number | Publication date |
---|---|
JPS58103222A (ja) | 1983-06-20 |
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