JPH0563520A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPH0563520A JPH0563520A JP3222812A JP22281291A JPH0563520A JP H0563520 A JPH0563520 A JP H0563520A JP 3222812 A JP3222812 A JP 3222812A JP 22281291 A JP22281291 A JP 22281291A JP H0563520 A JPH0563520 A JP H0563520A
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Abstract
(57)【要約】
【目的】 この発明は、論理出力に不具合を招くことな
く、十分な動作マージンを確保した状態で低電源電圧動
作を可能とする半導体論理回路を提供することを目的と
する。 【構成】 この発明は、ショットキーゲート（ＭＥＳ）
電界効果トランジスタ（ＦＥＴ）のみからなるフリップ
フロップ（Ｆ／Ｆ）回路が非反転出力を介して非同期に
縦続接続されてなるＦ／Ｆ回路群と、ＭＥＳＦＥＴのみ
からなり前記Ｆ／Ｆ回路の反転出力を入力として論理出
力を得る否定論理和回路とから構成される。
く、十分な動作マージンを確保した状態で低電源電圧動
作を可能とする半導体論理回路を提供することを目的と
する。 【構成】 この発明は、ショットキーゲート（ＭＥＳ）
電界効果トランジスタ（ＦＥＴ）のみからなるフリップ
フロップ（Ｆ／Ｆ）回路が非反転出力を介して非同期に
縦続接続されてなるＦ／Ｆ回路群と、ＭＥＳＦＥＴのみ
からなり前記Ｆ／Ｆ回路の反転出力を入力として論理出
力を得る否定論理和回路とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は、ショットキーゲート
（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）を用いて構
成された半導体論理回路に関する。
（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）を用いて構
成された半導体論理回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路に高集積化、高速
化が要求される中にあっては、Ｓｉ、Ｇa Ａs 、ＩｎＰ
等の半導体を用いてゲート長の微細化に適し高速動作が
可能なショットキーゲート形の電界効果トランジスタ
（ＭＥＳＦＥＴ）により半導体集積回路が構成されてい
るものがある。
化が要求される中にあっては、Ｓｉ、Ｇa Ａs 、ＩｎＰ
等の半導体を用いてゲート長の微細化に適し高速動作が
可能なショットキーゲート形の電界効果トランジスタ
（ＭＥＳＦＥＴ）により半導体集積回路が構成されてい
るものがある。
【０００３】このような半導体集積回路を構成する基本
回路としては、例えば図３(a) に示す否定論理和（ＮＯ
Ｒ）回路や同図(b) に示す否定論理積（ＮＡＮＤ）回路
が挙げられる。
回路としては、例えば図３(a) に示す否定論理和（ＮＯ
Ｒ）回路や同図(b) に示す否定論理積（ＮＡＮＤ）回路
が挙げられる。
【０００４】図３(a) に示すＮＯＲ回路及び同図(b) に
示すＮＡＮＤ回路は、ディプレション形のＭＥＳＦＥＴ
ＱＤ１により電流源負荷が構成され、ゲート端子が入力
端子１０１，１０２となるエンハンスメント形のＭＥＳ
ＦＥＴＱＥ１，ＱＥ２により出力端子１０３の論理出力
を確定させるためのスイッチング動作を行なう駆動素子
が構成されている。
示すＮＡＮＤ回路は、ディプレション形のＭＥＳＦＥＴ
ＱＤ１により電流源負荷が構成され、ゲート端子が入力
端子１０１，１０２となるエンハンスメント形のＭＥＳ
ＦＥＴＱＥ１，ＱＥ２により出力端子１０３の論理出力
を確定させるためのスイッチング動作を行なう駆動素子
が構成されている。
【０００５】このような論理回路は、その論理出力のロ
ウレベル電位が、ＦＥＴＱＥ１，ＱＥ２における導通時
の内部抵抗による電圧降下だけ接地電位から上った電位
（約０．１Ｖ程度）に設定され、ハイレベル電位は次段
入力のショットキー接合電位（約０．７Ｖ程度）にクラ
ンプされた電位に設定される。したがって、論理振幅は
０．６Ｖ程度となり、１Ｖ程度の電源電圧で十分に動作
することが可能になる。
ウレベル電位が、ＦＥＴＱＥ１，ＱＥ２における導通時
の内部抵抗による電圧降下だけ接地電位から上った電位
（約０．１Ｖ程度）に設定され、ハイレベル電位は次段
入力のショットキー接合電位（約０．７Ｖ程度）にクラ
ンプされた電位に設定される。したがって、論理振幅は
０．６Ｖ程度となり、１Ｖ程度の電源電圧で十分に動作
することが可能になる。
【０００６】しかしながら、図３(b) に示すＮＡＮＤ回
路にあっては、入力信号を受けるＦＥＴＱＥ１，ＱＥ２
が出力端子１０９と接地電位との間で縦続接続されてい
るため、論理出力のロウレベル電位が高くなり、動作マ
ージンはＮＯＲ回路に比して狭くなる。このため、１Ｖ
程度の低い電源電圧で十分な動作マージンを確保するた
めには、ＮＯＲ回路を用いて回路を構成する必要があ
る。
路にあっては、入力信号を受けるＦＥＴＱＥ１，ＱＥ２
が出力端子１０９と接地電位との間で縦続接続されてい
るため、論理出力のロウレベル電位が高くなり、動作マ
ージンはＮＯＲ回路に比して狭くなる。このため、１Ｖ
程度の低い電源電圧で十分な動作マージンを確保するた
めには、ＮＯＲ回路を用いて回路を構成する必要があ
る。
【０００７】図４はＮＯＲ回路のみを用いてフリップフ
ロップ（Ｆ／Ｆ）回路の構成を示す図である。
ロップ（Ｆ／Ｆ）回路の構成を示す図である。
【０００８】図４に示すＦ／Ｆ回路は、入力信号ＣＫの
立ち下がりに同期して非反転出力Ｑがスイッチング制御
される。このようなＦ／Ｆ回路にあっては、ＮＯＲ回路
のみを用いて構成されているため、立ち下がりに同期し
たタイミングとなる。このため、立ち上がりに同期した
タイミングを得るためには、ＮＡＮＤ回路を必要とす
る。したがって、回路を設計するにあたって、動作タイ
ミングと動作電源電圧を任意に選択することはできず、
設計の自由度を低くしていた。
立ち下がりに同期して非反転出力Ｑがスイッチング制御
される。このようなＦ／Ｆ回路にあっては、ＮＯＲ回路
のみを用いて構成されているため、立ち下がりに同期し
たタイミングとなる。このため、立ち上がりに同期した
タイミングを得るためには、ＮＡＮＤ回路を必要とす
る。したがって、回路を設計するにあたって、動作タイ
ミングと動作電源電圧を任意に選択することはできず、
設計の自由度を低くしていた。
【０００９】例えば、図５に示すように、図４に示す構
成のＦ／Ｆ回路１０４〜１０６が非反転出力Ｑを介して
縦続接続され、Ｆ／Ｆ回路１０４とＦ／Ｆ回路１０５の
非反転出力Ｑを入力とするＮＯＲ回路１０７の出力を回
路の論理出力とするように構成された論理回路にあって
は、十分な動作マージンで低電源電圧動作が可能とな
る。
成のＦ／Ｆ回路１０４〜１０６が非反転出力Ｑを介して
縦続接続され、Ｆ／Ｆ回路１０４とＦ／Ｆ回路１０５の
非反転出力Ｑを入力とするＮＯＲ回路１０７の出力を回
路の論理出力とするように構成された論理回路にあって
は、十分な動作マージンで低電源電圧動作が可能とな
る。
【００１０】しかしながら、図６のタイミングチャート
に示すように、論理出力（）には現われてはいけない
出力４ａ，４ｂが現われる。これは、Ｆ／Ｆ回路１０４
〜１０６が非同期に接続されて、非反転出力Ｑが遅延さ
れて次段に伝達されているためである。
に示すように、論理出力（）には現われてはいけない
出力４ａ，４ｂが現われる。これは、Ｆ／Ｆ回路１０４
〜１０６が非同期に接続されて、非反転出力Ｑが遅延さ
れて次段に伝達されているためである。
【００１１】このような不具合を解消するためは、図７
のタイミングチャートに示すように、それぞれのＦ／Ｆ
回路１０１〜１０３を立ち上がりに同期したタイミング
で動作させる方法、あるいは図８のタイミングチャート
に示すように、論理出力をＮＡＮＤ回路の出力として得
る方法が考えられる。
のタイミングチャートに示すように、それぞれのＦ／Ｆ
回路１０１〜１０３を立ち上がりに同期したタイミング
で動作させる方法、あるいは図８のタイミングチャート
に示すように、論理出力をＮＡＮＤ回路の出力として得
る方法が考えられる。
【００１２】しかしながら、どちらの方法を採用する場
合であっても、ＮＡＮＤ回路が必要になる。このため、
動作マージンを十分に確保した状態において、低電源電
圧で動作させることができなくなる。
合であっても、ＮＡＮＤ回路が必要になる。このため、
動作マージンを十分に確保した状態において、低電源電
圧で動作させることができなくなる。
【００１３】
【発明が解決しようとする課題】以上説明したように、
ＭＥＳＦＥＴを用いたＮＯＲ回路にあっては、十分な動
作マージンで低電源電圧動作が可能である反面、立ち下
がりに同期したタイミングしか得られなかった。このた
め、ＮＯＲ回路のみを用いて論理回路を構築した場合に
は、期待しない値が論理出力に現われるという不具合を
招き、誤動作の原因を引き起していた。
ＭＥＳＦＥＴを用いたＮＯＲ回路にあっては、十分な動
作マージンで低電源電圧動作が可能である反面、立ち下
がりに同期したタイミングしか得られなかった。このた
め、ＮＯＲ回路のみを用いて論理回路を構築した場合に
は、期待しない値が論理出力に現われるという不具合を
招き、誤動作の原因を引き起していた。
【００１４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、論理出力に不
具合を招くことなく、十分な動作マージンを確保した状
態で低電源電圧を可能とする半導体論理回路を提供する
ことにある。
たものであり、その目的とするところは、論理出力に不
具合を招くことなく、十分な動作マージンを確保した状
態で低電源電圧を可能とする半導体論理回路を提供する
ことにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の特徴は、ディプレション型のショ
ットキーゲート（ＭＥＳ）電界効果トランジスタ（ＦＥ
Ｔ）からなる負荷素子と、エンハンスメント型のＭＥＳ
ＦＥＴからなり前記負荷素子を駆動制御する駆動素子と
からなる否定論理和回路のみによって構成される。
に、この発明の第１の特徴は、ディプレション型のショ
ットキーゲート（ＭＥＳ）電界効果トランジスタ（ＦＥ
Ｔ）からなる負荷素子と、エンハンスメント型のＭＥＳ
ＦＥＴからなり前記負荷素子を駆動制御する駆動素子と
からなる否定論理和回路のみによって構成される。
【００１６】一方、この発明の第２の特徴は、ショット
キーゲート（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）
のみからなるフリップフロップ（Ｆ／Ｆ）回路が非反転
出力を介して非同期に縦続接続されてなるＦ／Ｆ回路群
と、ＭＥＳＦＥＴのみからなり前記Ｆ／Ｆ回路の反転出
力を入力として論理出力を得る否定論理和回路とから構
成される。
キーゲート（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）
のみからなるフリップフロップ（Ｆ／Ｆ）回路が非反転
出力を介して非同期に縦続接続されてなるＦ／Ｆ回路群
と、ＭＥＳＦＥＴのみからなり前記Ｆ／Ｆ回路の反転出
力を入力として論理出力を得る否定論理和回路とから構
成される。
【００１７】
【作用】この発明は、十分な動作マージンを確保した状
態において、低電源電圧かつ立ち下がりに同期したタイ
ミングで回路を動作させるようにしている。
態において、低電源電圧かつ立ち下がりに同期したタイ
ミングで回路を動作させるようにしている。
【００１８】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１９】図１はこの発明の一実施例に係る半導体論
理回路の構成を示す図である。
理回路の構成を示す図である。
【００２０】図１において、半導体論理回路は、３つの
フリップフロップ（Ｆ／Ｆ）回路１，２，３とＮＯＲ回
路４とを備えて構成されている。
フリップフロップ（Ｆ／Ｆ）回路１，２，３とＮＯＲ回
路４とを備えて構成されている。
【００２１】Ｆ／Ｆ回路１〜３は、図４に示すように、
ＮＯＲ回路により構成されている。このＦ／Ｆ回路１〜
３を構成するＮＯＲ回路及び論理回路の出力段を構成す
るＮＯＲ回路４は、図３(a) に示すように、ディプレシ
ョン形のＭＥＳＦＥＴとエンハンスメント形のＭＥＳＦ
ＥＴとにより構成されている。
ＮＯＲ回路により構成されている。このＦ／Ｆ回路１〜
３を構成するＮＯＲ回路及び論理回路の出力段を構成す
るＮＯＲ回路４は、図３(a) に示すように、ディプレシ
ョン形のＭＥＳＦＥＴとエンハンスメント形のＭＥＳＦ
ＥＴとにより構成されている。
【００２２】Ｆ／Ｆ回路１は、入力信号ＣＫを受けて、
この入力信号の立ち下がりに同期したタイミングで論理
レベルが遷移する非反転出力Ｑと、この非反転出力と論
理レベルが逆となる反転出力／Ｑを生成し、反転出力／
ＱをＮＯＲ回路４の一方の入力端子に与え、非反転出力
Ｑを次段のＦ／Ｆ回路２に与える。
この入力信号の立ち下がりに同期したタイミングで論理
レベルが遷移する非反転出力Ｑと、この非反転出力と論
理レベルが逆となる反転出力／Ｑを生成し、反転出力／
ＱをＮＯＲ回路４の一方の入力端子に与え、非反転出力
Ｑを次段のＦ／Ｆ回路２に与える。
【００２３】Ｆ／Ｆ回路２は、前段のＦ／Ｆ回路１の非
反転出力Ｑを入力信号ＣＫとして受け、この非反転出力
Ｑの立ち下がりに同期したタイミングで論理レベルが遷
移する非反転出力Ｑと、この非反転出力Ｑと論理レベル
が逆となる反転出力／Ｑを生成し、非反転出力Ｑを次段
のＦ／Ｆ回路３に与え、反転出力／ＱをＮＯＲ回路４の
他方の入力端子に与える。
反転出力Ｑを入力信号ＣＫとして受け、この非反転出力
Ｑの立ち下がりに同期したタイミングで論理レベルが遷
移する非反転出力Ｑと、この非反転出力Ｑと論理レベル
が逆となる反転出力／Ｑを生成し、非反転出力Ｑを次段
のＦ／Ｆ回路３に与え、反転出力／ＱをＮＯＲ回路４の
他方の入力端子に与える。
【００２４】ＮＯＲ回路４は、Ｆ／Ｆ回路１の反転出力
／ＱとＦ／Ｆ回路２の反転出力／Ｑを受けて、両出力の
否定論理積演算を行ない、その演算結果を回路の論理出
力として得ている。
／ＱとＦ／Ｆ回路２の反転出力／Ｑを受けて、両出力の
否定論理積演算を行ない、その演算結果を回路の論理出
力として得ている。
【００２５】このように構成された論理回路は、図２の
タイミングチャートに示すように動作して、論理出力を
得ている。
タイミングチャートに示すように動作して、論理出力を
得ている。
【００２６】まず、図２のに示すようなタイミング波
形の入力信号ＣＫが初段のＦ／Ｆ回路１に与えられる
と、この入力信号ＣＫの立ち下がりエッジにより立ち上
がり、次のサイクルの立ち下がりエッジにより立ち下が
るパルス信号が、Ｆ／Ｆ回路１の非反転出力Ｑとして図
２のに示すように得られる。また、この非反転出力Ｑ
と論理レベルが逆となる反転出力／Ｑが図２のに示す
ように得られる。
形の入力信号ＣＫが初段のＦ／Ｆ回路１に与えられる
と、この入力信号ＣＫの立ち下がりエッジにより立ち上
がり、次のサイクルの立ち下がりエッジにより立ち下が
るパルス信号が、Ｆ／Ｆ回路１の非反転出力Ｑとして図
２のに示すように得られる。また、この非反転出力Ｑ
と論理レベルが逆となる反転出力／Ｑが図２のに示す
ように得られる。
【００２７】図２のに示すＦ／Ｆ回路１の非反転出力
Ｑは、入力信号ＣＫとしてＦ／Ｆ回路２に与えられる。
これにより、Ｆ／Ｆ回路１の非反転出力Ｑの立ち下がり
エッジにより立ち上がり、次のサイクルの立ち下がりエ
ッジにより立ち下がるパルス信号が、Ｆ／Ｆ回路２の非
反転出力Ｑとして図２のに示すよう得られる。また、
この非反転出力Ｑと論理レベルが逆となる反転出力／Ｑ
が図２に示すように得られる。
Ｑは、入力信号ＣＫとしてＦ／Ｆ回路２に与えられる。
これにより、Ｆ／Ｆ回路１の非反転出力Ｑの立ち下がり
エッジにより立ち上がり、次のサイクルの立ち下がりエ
ッジにより立ち下がるパルス信号が、Ｆ／Ｆ回路２の非
反転出力Ｑとして図２のに示すよう得られる。また、
この非反転出力Ｑと論理レベルが逆となる反転出力／Ｑ
が図２に示すように得られる。
【００２８】Ｆ／Ｆ回路１の反転出力／ＱとＦ／Ｆ回路
２の反転出力／Ｑは、ＮＯＲ回路４に与えられて否定論
理積演算が行なわれ、演算結果として図２のに示すよ
うな論理出力が得られる。
２の反転出力／Ｑは、ＮＯＲ回路４に与えられて否定論
理積演算が行なわれ、演算結果として図２のに示すよ
うな論理出力が得られる。
【００２９】このように、Ｆ／Ｆ回路が非同期に接続さ
れてＦ／Ｆ回路の出力が遅延されて次段のＦ／Ｆ回路に
伝達され、かつ立ち下がりに同期して動作するＮＯＲ回
路のみで構成されていても、出力遅延に起因する論理出
力の不具合を解消することが可能となる。すなわち、入
力信号に対して期待値のみを論理出力することができ
る。また、ＮＯＲ回路みので回路を構築することによっ
て、動作マージンを狭めることなく低電源電圧動作が可
能となる。さらに、従来の構成ではＦ／Ｆ回路の非反転
出力Ｑだけを利用して論理出力を得ていたのに対して、
上記実施例ではＦ／Ｆ回路の反転出力／Ｑを使用するこ
とにより、Ｆ／Ｆ回路の１出力に対する負荷を軽減する
ことが可能となる。
れてＦ／Ｆ回路の出力が遅延されて次段のＦ／Ｆ回路に
伝達され、かつ立ち下がりに同期して動作するＮＯＲ回
路のみで構成されていても、出力遅延に起因する論理出
力の不具合を解消することが可能となる。すなわち、入
力信号に対して期待値のみを論理出力することができ
る。また、ＮＯＲ回路みので回路を構築することによっ
て、動作マージンを狭めることなく低電源電圧動作が可
能となる。さらに、従来の構成ではＦ／Ｆ回路の非反転
出力Ｑだけを利用して論理出力を得ていたのに対して、
上記実施例ではＦ／Ｆ回路の反転出力／Ｑを使用するこ
とにより、Ｆ／Ｆ回路の１出力に対する負荷を軽減する
ことが可能となる。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、ＭＥＳＦＥＴからなる否定論理和回路のみによって
論理回路を構成するようにしたので、論理出力に不具合
を招くことなく、十分な動作マージンで低電源電圧動作
を可能とする論理回路を提供することができる。
ば、ＭＥＳＦＥＴからなる否定論理和回路のみによって
論理回路を構成するようにしたので、論理出力に不具合
を招くことなく、十分な動作マージンで低電源電圧動作
を可能とする論理回路を提供することができる。
【図１】この発明の一実施例に係る半導体論理回路の構
成を示す図である。
成を示す図である。
【図２】図１に示す回路のタイミングチャートを示す図
である。
である。
【図３】ＭＥＳＦＥＴからなる回路およびＮＡＮＤ回路
の構成を示す図である。
の構成を示す図である。
【図４】図３に示すＮＯＲ回路からなるＦ／Ｆ回路の構
成を示す図である。
成を示す図である。
【図５】図３に示すＮＯＲ回路と図４に示すＦ／Ｆ回路
とからなる従来の論理回路の構成を示す図である。
とからなる従来の論理回路の構成を示す図である。
【図６】図５に示す回路のタイミングチャートを示す図
である。
である。
【図７】図５に示す回路の不具合を解消するためのタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図８】図５に示す回路の不具合を解消するための他の
タイミングチャートを示す図である。
タイミングチャートを示す図である。
１〜３，１０１〜１０３ フリップフロップ（Ｆ／Ｆ）
回路 ４，１０４ 否定論理和（ＮＯＲ）回路 ＱＤ１ ディプレション型のＭＥＳＦＥＴ ＱＥ１，ＱＥ２ エンハンスメント型のＭＥＳＦＥＴ
回路 ４，１０４ 否定論理和（ＮＯＲ）回路 ＱＤ１ ディプレション型のＭＥＳＦＥＴ ＱＥ１，ＱＥ２ エンハンスメント型のＭＥＳＦＥＴ
Claims (2)
- 【請求項１】 ディプレション型のショットキーゲート
（ＭＥＳ）電界効果トランジスタ（ＦＥＴ）からなる負
荷素子と、 エンハンスメント型のＭＥＳＦＥＴからなり前記負荷素
子を駆動制御する駆動素子とからなる否定論理和回路の
みによって構成されたことを特徴とする半導体論理回
路。 - 【請求項２】 ショットキーゲート（ＭＥＳ）電界効果
トランジスタ（ＦＥＴ）のみからなるフリップフロップ
（Ｆ／Ｆ）回路が非反転出力を介して非同期に縦続接続
されてなるＦ／Ｆ回路群と、 ＭＥＳＦＥＴのみからなり前記Ｆ／Ｆ回路の反転出力を
入力として論理出力を得る否定論理和回路とを有するこ
とを特徴とする半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222812A JPH0563520A (ja) | 1991-09-03 | 1991-09-03 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222812A JPH0563520A (ja) | 1991-09-03 | 1991-09-03 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563520A true JPH0563520A (ja) | 1993-03-12 |
Family
ID=16788293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3222812A Withdrawn JPH0563520A (ja) | 1991-09-03 | 1991-09-03 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518228B1 (en) | 1999-05-27 | 2003-02-11 | Clairol Incorporated | Ultra-mild, clear, aqueous, foamable skin cleanser |
-
1991
- 1991-09-03 JP JP3222812A patent/JPH0563520A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518228B1 (en) | 1999-05-27 | 2003-02-11 | Clairol Incorporated | Ultra-mild, clear, aqueous, foamable skin cleanser |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |