JPS605621A - 非同期信号同期化回路 - Google Patents

非同期信号同期化回路

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Publication number
JPS605621A
JPS605621A JP58112728A JP11272883A JPS605621A JP S605621 A JPS605621 A JP S605621A JP 58112728 A JP58112728 A JP 58112728A JP 11272883 A JP11272883 A JP 11272883A JP S605621 A JPS605621 A JP S605621A
Authority
JP
Japan
Prior art keywords
inverter
circuit
channel
threshold value
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58112728A
Other languages
English (en)
Inventor
Yoshiki Noguchi
孝樹 野口
Yoshimune Hagiwara
萩原 吉宗
Hideo Nakamura
英夫 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58112728A priority Critical patent/JPS605621A/ja
Publication of JPS605621A publication Critical patent/JPS605621A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01Shaping pulses
    • H03K5/08Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は非同期信号の同期化回路に関する。
〔発明の背景〕
クロック信号で制i4+されるロジックLSI等に於い
ては、外部非同期信号をクロック信号を用いて、内部論
理のサイクルに同期化させることが必髪な場合が生ずる
。第1図に示す外部信号1を、内部クロック信号2のH
レベルの期間で検出し、内部回路に同期化させようとし
た場合を考える。
一番簡単な回路は第2図に示す回路である。パッド3か
ら入力された外部非同期信号1は、クロック信号2で制
御されるクロックドゲート4を通シ内部論理に入力され
る。クロックドゲート4は、信号2がHの間だけON状
態になり、Lの場合はOFF状態となる。ところが、第
1図に示すような、クロック信号2がHからLへ遷移す
るタイミングで、外部信号1が変化した場合、ライ15
には、中間電位が保持されることになる。この中間電位
がインバータ6の論理しきい値付近であると、インバー
タ6の出力も中間電位となシ、その電位が7を通して内
部論理に伝えられてしまい、誤動作の原因となる。
そのため、従来の非同期信号同期化回路は、第3図に示
すシフトレジスタの構成をしていた。ライン5に中間電
位が保持された場合でも、インバ−夕9がフィードバッ
クをかけるため、シフトレジスタの出力は、H又はLの
どちらかのレベルを出力するように動作する。しかし、
保持された中間電位がインバータ8の論理しきい値近傍
の値であると、H又はLへの遷移は遅い。そのため、第
4図に示すように2相のクロック2,11を用い多段の
シフトレジスタを構成し、内部論理への出力が、H又は
Lレベルのどちらかに確実になるようにしていた。
しかし、そのだめに、入力5を内部論理回路に伝えるの
には数クロックサイクル分を要し、高速化のだめの障害
となる欠点があった。
〔発明の目的〕
本発明の目的は、外部非同期信号を同期化し、短時間に
レベル確定した値を内部論理回路に伝える回路を構成す
ることにある。
〔発明の概要〕
PチャネルMO8とNチャネルMOSとから構成される
CM68インバータは、DC特性で入力電位と出力電位
とが等しくなる論理しきい値近傍では、出力をH又はL
レベルにするだめの遷移時間が長いが、その値を離れる
と遷移時間は早い。そのため、論理しきい値の異なるイ
ンバータを直列のチェーン構造で構成化することにより
、レベル確定を高速化しようと考えた。
〔発明の実施例〕
以下、本発明の一実施例を第5図により説明する。
ライン5に、Hレベル又はLレベルがラッチされた場合
には、インバータ12,13.14を通して出力される
値は、それぞれL又はHレベルとなるから問題ない。ラ
イン5に、インバータ12のしきい値電圧が保持された
場合を考える。この時、インバータ12の出力は、その
しきい値電圧近傍の値から徐々にH又はLに遷移を始め
る。この時、インバータ13の論理しきい値を、′イン
バータ12と違うものにしておけば、インバータ13の
出力値はH又りに遷移する時間が短くなる。
論理しきい値を変えるためには、第6図に示すCMOS
インバータ回路に於いて、PチャネルMO817とNチ
ャネルMOS18のサイズ比を変えれば良い。MOSの
サイズは第7図に示すようにゲート210幅Wと長さL
とによシ規定される。このうち、長さLはチャネル長と
云われ、プロセスによって定まる値(3μm等)となる
。一方、幅Wは、回路設計によって任意に大きさを変え
ることができる。MOSでは、ドレイン19からソース
20に電流が流れるが、その量は、ソース〜ゲート間の
電圧と、ゲート幅Wとにより決められる。
論理しきい値を高くするためには、第6図に示すPチャ
ネルMO817のゲート幅Wを、NチャネルMOS18
のゲート幅Wよりも大きくすればよい。1だ、逆に、論
理しきい値を低くするためには、PチャネルMO817
のゲート幅Wを、NチャネルMOS18のゲート幅Wよ
りも小さくすればよい。このように、2MO8とNMO
Sのゲート幅即ちサイズの比を変えることによって論理
しきい値を変えることができる(従来より使われている
手法)。
上記手法を用いてインバータ12と13のしきい値を異
なるものとするように設定する、さらに、インバータ1
4の論理しきい値を、インバータ13のものと違うよう
にすれば、中間電位が内部論理に入るのを防ぐことにな
る。
インバータ1段の信号伝達の遅延は、シフトレジスタと
比較して小さいため、このレベル確定に要する時間を短
縮化できる。
又、入力信号のレベル変化をする方向が決壕っている場
合は、次のようにインバータを構成すると、さらに回路
は高速化される。即ち、5のLレベルを検出したい場合
には、インバータ12゜140論理しきい値を高くとシ
、インバータ13の論理しきい値を低くとる。5のHレ
ベルを検出したい場合は、その逆とする。
〔発明の効果〕 本発明によれば、中間値で保持された電位のレベル確定
を高速にできるので、非同期信号の同期化を高速化でき
る効果がある。
【図面の簡単な説明】
第1図は、非同期信号の同期化タイミング、第2図は、
その原形回路、第3図は、レベル確定までを考慮した従
来の回路例、第4図は、そのタイミング、第5図は、本
発明の回路、第6図は、本発明の回路中で用いるインバ
ータ回路、第7図は、トランジスタのサイズをそれぞれ
示す図。 1・・・外部非同期信号、2・・・クロックドゲート、
6゜第 1 図 罰 Z 口 第 3 図 ゝq 第 4 図 内層↑21.lツフ花号II %5 図  4 vz図

Claims (1)

  1. 【特許請求の範囲】 1、クロックド・ゲートとそれに続くインバータチェー
    ンとによって構成される非同期信号同期化回路に於いて
    、インバータチェーンの各インバータのPチャネルMO
    8とNチャネルMO8のトランジスタ・サイズを変化さ
    せたことを特徴とする非同期信号同期化回路。 2、上記、トランジスタ・サイズを変化させて各インバ
    ータの論理しきい値電圧を変化させた場合、その論理し
    きい値電圧が、となり合うイン
JP58112728A 1983-06-24 1983-06-24 非同期信号同期化回路 Pending JPS605621A (ja)

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JPS605621A true JPS605621A (ja) 1985-01-12

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ID=14594049

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62294319A (ja) * 1986-06-13 1987-12-21 Nec Ic Microcomput Syst Ltd 半導体集積回路
US4745302A (en) * 1985-12-23 1988-05-17 Hitachi, Ltd. Asynchronous signal synchronizing circuit
JPH02124636A (ja) * 1988-11-02 1990-05-11 Nec Corp 同期化回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5469947A (en) * 1977-11-15 1979-06-05 Sanyo Electric Co Ltd Hysteresis circuit
JPS56136033A (en) * 1980-03-26 1981-10-23 Nec Corp Complementary mos integrated circuit
JPS5724126A (en) * 1980-06-02 1982-02-08 Xerox Corp C-mos input buffer compatible with ttl
JPS5817721A (ja) * 1981-07-23 1983-02-02 Toshiba Corp T型フリツプフロツプ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5469947A (en) * 1977-11-15 1979-06-05 Sanyo Electric Co Ltd Hysteresis circuit
JPS56136033A (en) * 1980-03-26 1981-10-23 Nec Corp Complementary mos integrated circuit
JPS5724126A (en) * 1980-06-02 1982-02-08 Xerox Corp C-mos input buffer compatible with ttl
JPS5817721A (ja) * 1981-07-23 1983-02-02 Toshiba Corp T型フリツプフロツプ回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745302A (en) * 1985-12-23 1988-05-17 Hitachi, Ltd. Asynchronous signal synchronizing circuit
JPS62294319A (ja) * 1986-06-13 1987-12-21 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH02124636A (ja) * 1988-11-02 1990-05-11 Nec Corp 同期化回路

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