JPS605621A - 非同期信号同期化回路 - Google Patents
非同期信号同期化回路Info
- Publication number
- JPS605621A JPS605621A JP58112728A JP11272883A JPS605621A JP S605621 A JPS605621 A JP S605621A JP 58112728 A JP58112728 A JP 58112728A JP 11272883 A JP11272883 A JP 11272883A JP S605621 A JPS605621 A JP S605621A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- circuit
- channel
- threshold value
- value
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は非同期信号の同期化回路に関する。
クロック信号で制ｉ４＋されるロジックＬＳＩ等に於い
ては、外部非同期信号をクロック信号を用いて、内部論
理のサイクルに同期化させることが必髪な場合が生ずる
。第１図に示す外部信号１を、内部クロック信号２のＨ
レベルの期間で検出し、内部回路に同期化させようとし
た場合を考える。
ては、外部非同期信号をクロック信号を用いて、内部論
理のサイクルに同期化させることが必髪な場合が生ずる
。第１図に示す外部信号１を、内部クロック信号２のＨ
レベルの期間で検出し、内部回路に同期化させようとし
た場合を考える。
一番簡単な回路は第２図に示す回路である。パッド３か
ら入力された外部非同期信号１は、クロック信号２で制
御されるクロックドゲート４を通シ内部論理に入力され
る。クロックドゲート４は、信号２がＨの間だけＯＮ状
態になり、Ｌの場合はＯＦＦ状態となる。ところが、第
１図に示すような、クロック信号２がＨからＬへ遷移す
るタイミングで、外部信号１が変化した場合、ライ１５
には、中間電位が保持されることになる。この中間電位
がインバータ６の論理しきい値付近であると、インバー
タ６の出力も中間電位となシ、その電位が７を通して内
部論理に伝えられてしまい、誤動作の原因となる。
ら入力された外部非同期信号１は、クロック信号２で制
御されるクロックドゲート４を通シ内部論理に入力され
る。クロックドゲート４は、信号２がＨの間だけＯＮ状
態になり、Ｌの場合はＯＦＦ状態となる。ところが、第
１図に示すような、クロック信号２がＨからＬへ遷移す
るタイミングで、外部信号１が変化した場合、ライ１５
には、中間電位が保持されることになる。この中間電位
がインバータ６の論理しきい値付近であると、インバー
タ６の出力も中間電位となシ、その電位が７を通して内
部論理に伝えられてしまい、誤動作の原因となる。
そのため、従来の非同期信号同期化回路は、第３図に示
すシフトレジスタの構成をしていた。ライン５に中間電
位が保持された場合でも、インバ−夕９がフィードバッ
クをかけるため、シフトレジスタの出力は、Ｈ又はＬの
どちらかのレベルを出力するように動作する。しかし、
保持された中間電位がインバータ８の論理しきい値近傍
の値であると、Ｈ又はＬへの遷移は遅い。そのため、第
４図に示すように２相のクロック２，１１を用い多段の
シフトレジスタを構成し、内部論理への出力が、Ｈ又は
Ｌレベルのどちらかに確実になるようにしていた。
すシフトレジスタの構成をしていた。ライン５に中間電
位が保持された場合でも、インバ−夕９がフィードバッ
クをかけるため、シフトレジスタの出力は、Ｈ又はＬの
どちらかのレベルを出力するように動作する。しかし、
保持された中間電位がインバータ８の論理しきい値近傍
の値であると、Ｈ又はＬへの遷移は遅い。そのため、第
４図に示すように２相のクロック２，１１を用い多段の
シフトレジスタを構成し、内部論理への出力が、Ｈ又は
Ｌレベルのどちらかに確実になるようにしていた。
しかし、そのだめに、入力５を内部論理回路に伝えるの
には数クロックサイクル分を要し、高速化のだめの障害
となる欠点があった。
には数クロックサイクル分を要し、高速化のだめの障害
となる欠点があった。
本発明の目的は、外部非同期信号を同期化し、短時間に
レベル確定した値を内部論理回路に伝える回路を構成す
ることにある。
レベル確定した値を内部論理回路に伝える回路を構成す
ることにある。
ＰチャネルＭＯ８とＮチャネルＭＯＳとから構成される
ＣＭ６８インバータは、ＤＣ特性で入力電位と出力電位
とが等しくなる論理しきい値近傍では、出力をＨ又はＬ
レベルにするだめの遷移時間が長いが、その値を離れる
と遷移時間は早い。そのため、論理しきい値の異なるイ
ンバータを直列のチェーン構造で構成化することにより
、レベル確定を高速化しようと考えた。
ＣＭ６８インバータは、ＤＣ特性で入力電位と出力電位
とが等しくなる論理しきい値近傍では、出力をＨ又はＬ
レベルにするだめの遷移時間が長いが、その値を離れる
と遷移時間は早い。そのため、論理しきい値の異なるイ
ンバータを直列のチェーン構造で構成化することにより
、レベル確定を高速化しようと考えた。
以下、本発明の一実施例を第５図により説明する。
ライン５に、Ｈレベル又はＬレベルがラッチされた場合
には、インバータ１２，１３．１４を通して出力される
値は、それぞれＬ又はＨレベルとなるから問題ない。ラ
イン５に、インバータ１２のしきい値電圧が保持された
場合を考える。この時、インバータ１２の出力は、その
しきい値電圧近傍の値から徐々にＨ又はＬに遷移を始め
る。この時、インバータ１３の論理しきい値を、′イン
バータ１２と違うものにしておけば、インバータ１３の
出力値はＨ又りに遷移する時間が短くなる。
には、インバータ１２，１３．１４を通して出力される
値は、それぞれＬ又はＨレベルとなるから問題ない。ラ
イン５に、インバータ１２のしきい値電圧が保持された
場合を考える。この時、インバータ１２の出力は、その
しきい値電圧近傍の値から徐々にＨ又はＬに遷移を始め
る。この時、インバータ１３の論理しきい値を、′イン
バータ１２と違うものにしておけば、インバータ１３の
出力値はＨ又りに遷移する時間が短くなる。
論理しきい値を変えるためには、第６図に示すＣＭＯＳ
インバータ回路に於いて、ＰチャネルＭＯ８１７とＮチ
ャネルＭＯＳ１８のサイズ比を変えれば良い。ＭＯＳの
サイズは第７図に示すようにゲート２１０幅Ｗと長さＬ
とによシ規定される。このうち、長さＬはチャネル長と
云われ、プロセスによって定まる値（３μｍ等）となる
。一方、幅Ｗは、回路設計によって任意に大きさを変え
ることができる。ＭＯＳでは、ドレイン１９からソース
２０に電流が流れるが、その量は、ソース〜ゲート間の
電圧と、ゲート幅Ｗとにより決められる。
インバータ回路に於いて、ＰチャネルＭＯ８１７とＮチ
ャネルＭＯＳ１８のサイズ比を変えれば良い。ＭＯＳの
サイズは第７図に示すようにゲート２１０幅Ｗと長さＬ
とによシ規定される。このうち、長さＬはチャネル長と
云われ、プロセスによって定まる値（３μｍ等）となる
。一方、幅Ｗは、回路設計によって任意に大きさを変え
ることができる。ＭＯＳでは、ドレイン１９からソース
２０に電流が流れるが、その量は、ソース〜ゲート間の
電圧と、ゲート幅Ｗとにより決められる。
論理しきい値を高くするためには、第６図に示すＰチャ
ネルＭＯ８１７のゲート幅Ｗを、ＮチャネルＭＯＳ１８
のゲート幅Ｗよりも大きくすればよい。１だ、逆に、論
理しきい値を低くするためには、ＰチャネルＭＯ８１７
のゲート幅Ｗを、ＮチャネルＭＯＳ１８のゲート幅Ｗよ
りも小さくすればよい。このように、２ＭＯ８とＮＭＯ
Ｓのゲート幅即ちサイズの比を変えることによって論理
しきい値を変えることができる（従来より使われている
手法）。
ネルＭＯ８１７のゲート幅Ｗを、ＮチャネルＭＯＳ１８
のゲート幅Ｗよりも大きくすればよい。１だ、逆に、論
理しきい値を低くするためには、ＰチャネルＭＯ８１７
のゲート幅Ｗを、ＮチャネルＭＯＳ１８のゲート幅Ｗよ
りも小さくすればよい。このように、２ＭＯ８とＮＭＯ
Ｓのゲート幅即ちサイズの比を変えることによって論理
しきい値を変えることができる（従来より使われている
手法）。
上記手法を用いてインバータ１２と１３のしきい値を異
なるものとするように設定する、さらに、インバータ１
４の論理しきい値を、インバータ１３のものと違うよう
にすれば、中間電位が内部論理に入るのを防ぐことにな
る。
なるものとするように設定する、さらに、インバータ１
４の論理しきい値を、インバータ１３のものと違うよう
にすれば、中間電位が内部論理に入るのを防ぐことにな
る。
インバータ１段の信号伝達の遅延は、シフトレジスタと
比較して小さいため、このレベル確定に要する時間を短
縮化できる。
比較して小さいため、このレベル確定に要する時間を短
縮化できる。
又、入力信号のレベル変化をする方向が決壕っている場
合は、次のようにインバータを構成すると、さらに回路
は高速化される。即ち、５のＬレベルを検出したい場合
には、インバータ１２゜１４０論理しきい値を高くとシ
、インバータ１３の論理しきい値を低くとる。５のＨレ
ベルを検出したい場合は、その逆とする。
合は、次のようにインバータを構成すると、さらに回路
は高速化される。即ち、５のＬレベルを検出したい場合
には、インバータ１２゜１４０論理しきい値を高くとシ
、インバータ１３の論理しきい値を低くとる。５のＨレ
ベルを検出したい場合は、その逆とする。
〔発明の効果〕
本発明によれば、中間値で保持された電位のレベル確定
を高速にできるので、非同期信号の同期化を高速化でき
る効果がある。
を高速にできるので、非同期信号の同期化を高速化でき
る効果がある。
第１図は、非同期信号の同期化タイミング、第２図は、
その原形回路、第３図は、レベル確定までを考慮した従
来の回路例、第４図は、そのタイミング、第５図は、本
発明の回路、第６図は、本発明の回路中で用いるインバ
ータ回路、第７図は、トランジスタのサイズをそれぞれ
示す図。 １・・・外部非同期信号、２・・・クロックドゲート、
６゜第 １ 図 罰 Ｚ 口 第 ３ 図 ゝｑ 第 ４ 図 内層↑２１．ｌツフ花号ＩＩ ％５ 図 ４ ｖｚ図
その原形回路、第３図は、レベル確定までを考慮した従
来の回路例、第４図は、そのタイミング、第５図は、本
発明の回路、第６図は、本発明の回路中で用いるインバ
ータ回路、第７図は、トランジスタのサイズをそれぞれ
示す図。 １・・・外部非同期信号、２・・・クロックドゲート、
６゜第 １ 図 罰 Ｚ 口 第 ３ 図 ゝｑ 第 ４ 図 内層↑２１．ｌツフ花号ＩＩ ％５ 図 ４ ｖｚ図
Claims (1)
- 【特許請求の範囲】 １、クロックド・ゲートとそれに続くインバータチェー
ンとによって構成される非同期信号同期化回路に於いて
、インバータチェーンの各インバータのＰチャネルＭＯ
８とＮチャネルＭＯ８のトランジスタ・サイズを変化さ
せたことを特徴とする非同期信号同期化回路。 ２、上記、トランジスタ・サイズを変化させて各インバ
ータの論理しきい値電圧を変化させた場合、その論理し
きい値電圧が、となり合うイン
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112728A JPS605621A (ja) | 1983-06-24 | 1983-06-24 | 非同期信号同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112728A JPS605621A (ja) | 1983-06-24 | 1983-06-24 | 非同期信号同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605621A true JPS605621A (ja) | 1985-01-12 |
Family
ID=14594049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112728A Pending JPS605621A (ja) | 1983-06-24 | 1983-06-24 | 非同期信号同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605621A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62294319A (ja) * | 1986-06-13 | 1987-12-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US4745302A (en) * | 1985-12-23 | 1988-05-17 | Hitachi, Ltd. | Asynchronous signal synchronizing circuit |
| JPH02124636A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | 同期化回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469947A (en) * | 1977-11-15 | 1979-06-05 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS56136033A (en) * | 1980-03-26 | 1981-10-23 | Nec Corp | Complementary mos integrated circuit |
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS5817721A (ja) * | 1981-07-23 | 1983-02-02 | Toshiba Corp | Ｔ型フリツプフロツプ回路 |
-
1983
- 1983-06-24 JP JP58112728A patent/JPS605621A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469947A (en) * | 1977-11-15 | 1979-06-05 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS56136033A (en) * | 1980-03-26 | 1981-10-23 | Nec Corp | Complementary mos integrated circuit |
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS5817721A (ja) * | 1981-07-23 | 1983-02-02 | Toshiba Corp | Ｔ型フリツプフロツプ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745302A (en) * | 1985-12-23 | 1988-05-17 | Hitachi, Ltd. | Asynchronous signal synchronizing circuit |
| JPS62294319A (ja) * | 1986-06-13 | 1987-12-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH02124636A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | 同期化回路 |
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