KR0170410B1 - 마스터슬레이브형 플립플롭회로 - Google Patents

마스터슬레이브형 플립플롭회로 Download PDF

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Abstract

본원 발명은 저소비전력으로 또한 고속동작이 가능한 광통신시스템 등에 사용함에 적합한 마스터슬레이브형 플립플롭회로에 관한 것이며, 본원 발명의 마스터슬레이브형 플립플롭회로는 입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2 전송 게이트와, 제1,제2 인버터 및 이 제1, 제2 인버터의 입출력단자 사이에 각각 교차접속된 제1, 제2 저항기를 가지는 동시에 상기 제1, 제2 전송게이트의 출력이 각각 공급되는 제1 데이터유지부와, 상기 제1 데이터유지부의 출력 및 반전클록입력단자의 반전클록신호가 각각 공급되는 제3, 제4 전송게이트와, 제3, 제4 인버터 및 이 제3, 제4 인버터의 입출력단자 사이에 각각 교차접속된 제3, 제4 저항기를 가지는 동시에 상기 제3, 제4 전송게이트의 출력이 각각 공급되는 제2 데이터유지부로 구성되고, 총인버터수를 삭감하여 저소비전력화를 도모하는 동시에, 신호전송로상의 인버터수를 삭감하여 고속동작을 가능하게 한다. 또, 상기 제1 내지 제4 저항기와 병렬로 제1내지 제4 콘덴서를 각각 접속한 경우에는, 전송게이트의 게이트용량의 충방전을 고속화함으로써 최고동작주파수를 올릴 수 있다.

Description

마스터슬레이브형 플립플롭회로
제1도는 본원 발명의 마스터슬레이브형 플립플롭회로의 기본구성을 나타낸 회로도.
제2도는 본원 발명의 데이터유지부를 나타낸 회로도.
제3a도 내지 제3e도는 본원 발명의 동작 설명을 위한 타이밍 차트.
제4도는 본원 발명의 일실시예를 나타낸 회로도.
제5도는 본원발명의 변형예를 나타낸 회로도.
제6도는 종래의 마스터슬레이브형 플립플롭회로의 일예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
G1~G4: 제1내지 제4전송게이트 INV1: 제1인버터
INV2: 제2인버터 INV3: 제3인버터
INV4: 제4인버터 R1~R4: 제1 내지 제4저항기
Dr1: 제1데이터유지부 Dr2: 제2데이터유지부
D1: 데이터입력단자 D2: 반전데이터입력단자
Clk1: 클록입력단자 Clk2: 반전클록입력단자
OUT1: 출력단자 OUT2: 반전출력단자
C1~C4: 제1 내지 제4콘덴서
본원 발명은 마스터슬레이브형 플립플롭회로에 관한 것이며, 특히 저소비전력으로 또한 고속동작이 가능한 광통신시스템 등에 사용함에 적합한 마스터슬레이브형 플립플롭회로에 관한 것이다.
본원 발명의 마스터슬레이브형 플립플롭회로는 입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2 전송게이트와, 제1, 제2 인버터 및 이 제1, 제2 인버터의 입출력단자 사이에 각각 교차접속된 제1, 제2저항기를 가지는 동시에 상기 제1, 제2 전송게이트의 출력이 각각 공급되는 제1 데이터유지부와, 상기 제1 데이터유지부의 출력 및 반전클록입력단자의 반전클록신호가 각각 공급되는 제3, 제4 전송게이트와, 제3, 제4 인버터 및 이 제3, 제4 인버터의 입출력단자 사이에 각각 교차 접속된 제3, 제4저항기를 가지는 동시에 상기 제3, 제4 전송게이트의 출력이 각각 공급되는 제2 데이터유지부로 구성되고, 총인버터수를 삭감하여 저소비전력화를 도모하는 동시에, 신호전송로상의 인버터수를 삭감하여 고속동작을 가능하게 한다.
또, 상기 제1 내지 제4저항기와 병렬로 제1 내지 제4콘덴서를 각각 접속한 경우에는, 전송게이트의 게이트용량의 충방전(充放電)을 고속화함으로써 최고동작주파수를 올릴 수 있다.
종래, 예를 들면 일본국 특개소 63(1988)-280509호 공보에 기재되어 있는 바와 같이, 예를 들면 GaAs MESFET(GaAs metal semiconductor FET)를 논리게이트소자로 한 화합물반도체(GaAS)IC로 구성된 마스터 슬레이브형 플립플롭회로가 알려져 있다.
즉, 제6도의 마스터슬레이브형 플립플롭회로의 일예를 나타낸 회로도에 있어서, (NOR1) 내지 (NOR8)은 제1내지 제8 NOR회로이며, (NOR3),(NOR4),(NOR7) 및 (NOR8)은 각각 플립플롭회로를 구성한다. (NOR1) 및 (NOR2)는 데이터입력단자(D1), 반전데이터입력단자(D2)로부터 입력펄스신호 및 반전입력펄스신호가 공급되는 동시에 클록입력단자(CLK1)로부터 클록신호가 각각 공급된다. (NOR5) 및 (NOR6)은 (NOR3) 및 (NOR4)의 출력이 공급되는 동시에 (CLK1)로부터 클록신호가 공급된다. 또한, (OUT1) 및 (OUT2)는 출력단자 및 반전출력단자이다. 그리고, 상기 (NOR1) 내지 (NOR8)은 각각 예를 들면 GaAs MESFET를 사용한 논리게이트로 구성된다.
제6도의 마스터슬레이브형 플립플롭회로는 신호전송로상에 제1NOR 회로(NOR1), 제3NOR 회로(NOR3), 제5NOR 회로(NOR5), 제7NOR 회로(NOR7) 또는 제2NOR 회로(NOR2), 제4NOR 회로(NOR4), 제6NOR 회로(NOR6), 제8NOR 회로(NOR8)가 개재하므로, NOR회로 1단(段)당의 게이트지연시간을 예를 들면 GaAs MESFET의 30ps로 하면, 120ps가 되어 고속동작을 기대할 수 없는 결점이 있었다.
따라서, 본원 발명의 목적은 상기 결점을 개량한 마스터슬레이브형 플립플롭회로를 제공하는데 있다.
본원 발명의 마스터슬레이브형 플립플롭회로는 입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2전송게이트와, 제1,제2인버터 및 이 제1, 제2인버터의 입출력단자 사이에 각각 교차접속된 제1,제2저항기를 가지는 동시에 상기 제1, 제2전송게이트의 출력이 각각 공급되는 제1데이터유지부와, 상기 제1데이터유지부의 출력 및 반전 클록 입력단자의 반전클록신호가 각각 공급되는 제3, 제4전송 게이트와, 제3, 제4인버터 및 이 제3, 제4인버터의 입출력단자 사이에 각각 교차접속된 제3, 제4저항기를 가지는 동시에 상기 제3, 제4전송게이트의 출력이 각각 공급되는 제2데이터유지부로 구성된다.
또, 본원 발명의 마스터슬레이브형 플립플롭회로는 상기 제1내지 제4의 전송게이트의 소자 및 상기 제1 내지 제4인버터의 소자를 GaAs FET로 구성하는 동시에 상기 제1내지 제4저항기와 병렬로 제1내지 제4콘덴서를 각각 접속하여 구성된다.
본원 발명의 마스터슬레이브형 플립플롭회로에 의하면, 신호전송로상의 인버터수를 삭감함으로써, 종래의 회로에 비교하여 대략 2배의 고속동작이 가능하게 된다.
또, 제1내지 제4전송게이트의 GaAs FET의 게이트소스간 용량을 상기 제1 내지 제4저항기와 병렬로 접속한 제1 내지 제4콘덴서를 통하여 충방전함으로써 최고동작주파수를 높일 수 있다.
다음에, 본원 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
제1도는 본원 발명의 마스터슬레이브회로의 기본구성을 나타낸 회로도이며, (D1)은 데이터입력단자, (D2)는 반전데이터입력단자이다. (G1)내지(G4)는 예를 들면 GaAs MESFET 또는 GaAs JFET 또는 GaAs HEMT 등의 GaAs FET로 구성되는 제1내지 제4의 전송게이트이며, (INV1)내지 (INV4)는 제1내지 제4의 인버터이다. 제1게이트(G1) 및 제2게이트(G2)에는 클록입력단자(CLK1)로부터 클록신호(Sc1)가 공급되고 제3게이트(G3) 및 제4게이트(G4)에는 반전클록입력단자(CLK2)로부터 반전클록신호(Sc2)가 공급된다. (OUT1)은 출력단자, (OUT2)는 반전출력단자이다. (R1)은 제1저항기이며, 제1인버터(INV1)의 입력단자(P1)와 제2인버터(INV2)의 출력단자(P2)의 사이에 접속된다. (R2)는 제2저항기이며, 제2인버터(INV2)의 입력단자(P3)와 제1인버터(INV1)의 출력단자(P4)의 사이에 접속된다. (R3)은 제3저항기이며, 제3인버터(INV3)의 입력단자와 제4인버터(INV4)의 반전출력단자(OUT2)의 사이에 접속된다. (R4)는 제4저항기이며, 제4인버터(INV4)의 입력단자와 제3인버터(INV3)의 출력단자(OUT1)의 사이에 접속된다. (Dr1)은 제1데이터유지부이며, 제1인버터(INV1), 제2인버터(INV2), 제1저항기(R1) 및 제2저항기(R2)로 구성되고, (Dr2)는 제2데이터유지부이며, 제3인버터(INV3), 제4인버터(INV4), 제3저항기(R3) 및 제4저항기(R4)로 구성된다. 상기 제1 내지 제4인버터(INV1)~(INV4)는 제2도의 본원 발명의 데이터유지부를 표시한 회로도에 나타낸 바와 같이, 예를 들면 GaAs MESFET 또는 GaAs JFET 또는 GaAs HEMT 등의 GaAs FET(Q1) 및 (Q2)를 논리게이트소자로서 사용한다(단, 제1데이터유지부(Dr1)만 나타내나, 제2데이터유지부(Dr2)도 대략 마찬가지로 구성된다). 그리고, (RL1), (RL2)는 디프레션형 GaAs MESFET 등으로 구성되는 부하저항기이며, (Vcc)는 전원단자이다.
이상의 구성에 있어서의 동작에 대하여 제3a도 내지 제3e도의 본원 발명의 동작설명을 위한 타이밍차트를 참조하면서 설명한다.
시간 t0에 있어서, 데이터입력단자(D1)에 제3a도에 나타낸 입력펄스신호(Si)가 공급되는 동시에 반전데이터입력단자(D2)에 입력펄스신호(Si)와 역상(逆相)의 입력신호가 공급되었을 때, 제1전송게이트(G1) 및 제2전송게이트(G2)에 클록입력단자(CLK1)로부터 공급되는 제3b도에 나타낸 클록신호(Sc1)의 상승시간 t1에 제1데이터유지부(Dr1)가 세트되는 동시에 시간 t3에 리세트되고, 제2인버터(INV2)의 출력단자(P2)에 제3도 D에 나타낸 출력펄스신호(So1)가 얻어진다. 그리고, 반전클록입력단자(CLK2)에 공급되는 제3도 C에 나타낸 반전클록신호(Sc2)의 상승시간 t2에 제2데이터유지부(Dr2)가 세트되는 동시에 시간 t4에 리세트되고, 제4인버터(INV4)의 출력단자(OUT2)에 제3도 D에 나타낸 출력펄스신호(So2)가 얻어진다. 시간 t1에 있어서의 제2전송게이트(G2)가 온 일때에는 제2게이트(G2)의 출력전압이 제1인버터(INV1)의 출력단자(P4)로부터 제2저항기(R2)를 통하여 공급되는 귀환전압을 이겨내어 제2인버터(INV2)를 리세트상태로부터 세트상태로 반전시킨다. 그리고, 제2인버터(INV2)의 세트상태를 유지하기 위해 유지전류가 제2저항기(R2)를 통하여 공급된다. 또, 시간 t2에 있어서의 제4전송게이트(G4)가 온 일때에는 제4게이트(G4)의 출력전압이 제3인버터(INV3)의 출력단자(OUT1)로부터 제4저항기(R4)를 통하여 공급되는 귀환전압을 이겨내어 제4인버터(INV4)를 리세트상태로부터 세트상태로 반전시킨다. 그리고, 제4인버터(INV4)의 세트상태를 유지하기 위해 유지전류가 제4저항기(R4)를 통하여 공급된다.
이 경우, 제2인버터(INV2) 및 제4인버터(INV4)의 각 지연시간을 30ps, 제2, 제4전송게이트(G2),(G4)의 지연시간을 5ps로 하면, 동작시간은 70ps가 되어, 종래의 대략 ½로 단축할 수 있다.
다음에, 본원 발명을 광통신시스템의 데이터식별회로에 적용한 경우에 대하여 제4도의 본원 발명의 실시예를 나타낸 회로도를 참조하면서 설명한다.
제4도에 있어서, (A1)은 예를 들면 동작속도가 2.4Gb/s의 데이터 신호가 공급되는 입력앰프이며, 데이터입력단자(D1)에 입력펄스신호(Si)를 공급하는 동시에, 이 입력펄스신호(Si)와 역상(逆相)의 반전입력신호를 반전데이터입력단자(D2)에 공급한다. (A2)는 데이터 신호보다 높은 주파수의 클록신호가 공급되는 입력앰프이며, 클록입력단자(CLK1) 및 반전클록입력단자(CLK2)에 클록신호 및 반전클록신호를 각각 공급한다. 그리고, 입력앰프(A1)에 공급되는 데이터의 마크(하이레벨)인지 스페이스(로우레벨)인지를 반전클록입력단자(CLK2)의 반전클록신호에 동기하여 검출하고, 그 결과를 제4인버터(INV4)에 유지한다. 또한, (A3) 및 (A4)는 각각 출력앰프를 나타낸다.
상술한 제4도의 실시예에 있어서도 제1도의 마스터슬레이브회로와 같은 작용효과를 기대할 수 있다.
다음에, 제5도의 본원 발명의 변형예를 나타낸 회로도에 대하여 설명한다.
제5도에 있어서, (C1) 내지 (C4)는 제1 내지 제4의 콘덴서이며, 제1 내지 제4 저항기(R1)~(R4)에 각각 병렬접속되는 동시에 제1 내지 제4 전송게이트(G1)~(G4)는 GaAs FET로 구성되며, 기타는 제1도와 같이 구성된다.
이상의 구성에 있어서, 제1 내지 제4 전송게이트(G1)~(G4)를 구성하는 GaAs FET의 게이트소스간 용량(Cgs1)내지 (Cgs4)의 충방전은 제1 내지 제4 콘덴서(C1)~(C4)를 통하여 각각 행해지므로 제1 내지 제4 저항기(R1)~(R4)의 제1 내지 제4 콘덴서의 시정수(時定數)에 의한 열화(劣化)가 없고 최고동작주파수를 높일 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본원 발명의 마스터슬레이브형 플립플롭회로에 의하면, 신호전송로상의 인버터수를 삭감함으로써, 종래의 회로에 비교하여 대략 2배의 고속동작이 가능하게 된다.
또, 제1 내지 제4 전송게이트의 GaAs FET의 게이트소스간 용량을 상기 제1 내지 제4 저항기와 병렬로 접속한 제1 내지 제4 콘덴서를 통하여 충방전함으로써 최고동작주파수를 높일 수 있는 이점이 있다.

Claims (2)

  1. 입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2 전송게이트와, 제1, 제2 인버터 및 이 제1, 제2 인버터의 입출력단자 사이에 각각 교차접속된 제1, 제2 저항기를 가지는 동시에 상기 제1, 제2 전송게이트의 출력이 각각 공급되는 제1 데이터유지부와, 상기 제1 데이터유지부의 출력 및 반전클록입력단자의 반전클록신호가 각각 공급되는 제3, 제4 전송게이트와, 제3, 제4 인버터 및 이 제3, 제4 인버터의 입출력단자 사이에 각각 교차접속된 제3, 제4 저항기를 가지는 동시에 상기 제3, 제4 전송게이트의 출력이 각각 공급되는 제2 데이터유지부를 구비한 것을 특징으로 하는 마스터슬레이브형 플립플롭회로.
  2. 제1항에 있어서, 상기 제1 내지 제4 의 전송게이트의소자 및 상기 제1 내지 제4 인버터의 소자를 각각 GaAs FET로 구성하는 동시에 상기 제1 내지 제4 저항기와 병렬로 제1 내지 제4 콘덴서를 각각 접속한 것을 특징으로 하는 마스터슬레이브형 플립플롭회로.
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