CN117413463A - D型完全不同的高速静态置位-复位触发器 - Google Patents

Abstract

本公开提供一种电路(100)。所述电路包含第一主级(102)、第二主级(112)、第一从级(106)及第二从级(116)。所述第一主级(102)包含数据输入线(datain)。所述第二主级(112)包含反相数据输入线(datain_bar)。所述第一从级耦合到所述第一主级的输出。所述第二从级耦合到所述第二主级的输出。所述第一从级在时钟周期(clock)的上升边缘期间生成输出信号(dataout)。所述第二从级在所述时钟周期的所述上升边缘期间生成经反相输出信号(dataout_bar)。所述输出信号与所述经反相输出信号同时可用。

Description

D型完全不同的高速静态置位-复位触发器

相关申请案

本申请主张于2021年6月3日提出申请的美国临时专利申请案第63/196,522号的35 U.S.C.§119(e)下的权益，所述美国临时专利申请案出于所有目的以其全文引用方式并入本文中。

技术领域

本公开涉及一种集成电路设计。特定来说，本公开涉及一种D型完全不同的高速静态置位-复位触发器。

背景技术

技术的进步导致了更小及更强大计算装置。例如，当前存在各种可携式个人计算装置(包含无线计算装置，例如移动无线电话、个人数字助理(PDA)及寻呼装置)体积小、重量轻且易于用户携带。

在这些计算装置当中普遍存在触发器，其通常在设计时考虑了低延迟及低功耗应用。因此，这些触发器的设计对计算装置的整体设计具有深远影响。

发明内容

在一些方面中，一种电路包含第一主级、第二主级、第一从级、第一从级及第二从级。所述第一主级包含数据输入线。所述第二主级包含反相数据输入线。所述第一从级耦合到所述第一主级的输出。所述第二从级耦合到所述第二主级的输出。所述第一从级在时钟周期的上升边缘期间生成输出信号。所述第二从级在所述时钟周期的所述上升边缘期间生成经反相输出信号。所述输出信号与所述经反相输出信号同时可用。

在一些方面中，一种方法包含：使用反相器来生成数据输入信号的经反相信号；在时钟周期的上升边缘期间将所述数据输入信号作为输入施加给第一电路路径以生成输出信号；及在所述时钟周期的所述上升边缘期间将所述经反相信号作为输入施加给第二电路路径以在所述时钟周期的所述上升边缘期间生成经反相输出信号。所述数据输入信号的所述经反相信号以及所述数据输入信号在时钟周期的上升边缘期间可用于输入。所述输出信号与所述经反相输出信号同时可用。

附图说明

将从下文给出的具体实施方式及将从本公开的实施例的附图更全面地理解本公开。图式被用于提供对本公开的实施例的认知及理解，并且不将本公开的范围限制于这些具体实施例。此外，图式未必按比例绘制。

图1是根据本公开的实施例的用于使用不具有置位功能性及复位功能性的差分触发器来生成经反相输出信号及未经反相输出信号的电路的示意图。

图2是根据本公开的实施例的用于使用具有置位功能性及复位功能性的差分触发器来生成经反相输出信号及未经反相输出信号的电路的示意图。

图3是根据本公开的实施例的用于使用不具有置位功能性及复位功能性的差分触发器来生成经反相输出信号及未经反相输出信号的电路的示意图。

图4是根据本公开的实施例的用于使用具有置位功能性及复位功能性的差分触发器来生成经反相输出信号及未经反相输出信号的电路的示意图。

图5是根据本公开的实施例的展示具有置位功能性及复位功能性的差分触发器的时序图的示意图。

图6为根据本公开的实施例的用于生成信号及经反相信号的方法的流程图。

图7描绘根据本公开的一些实施例的在集成电路的设计及制造期间使用的各种工艺的流程图。

图8描绘本公开的实施例可在其中操作的实例性计算机系统的示意图。

具体实施方式

本公开的各方面涉及一种D型完全不同的高速静态置位-复位触发器。

典型差分电路将经反相信号及未经反相信号两者供应给后续逻辑。然而，大多数触发器生成单端输出，并且可使用额外反相器来生成所生成单端输出的经反相信号。例如，典型差分电路可包含两个单独路径：一个路径用于生成未经反相信号，并且另一路径用于生成经反相信号。经反相信号及未经反相信号的输出路径可各自遵循不同路径。另一路径可包含额外反相器。用于生成经反相信号的额外反相器带来速度损失，并使两个信号不对准。在所生成经反相信号与未经反相信号之间可存在延迟(一个反相器)。此延迟可导致经反相信号与未经反相信号之间的相位差。

本文中所描述的实施例在同一时间生成经反相信号及未经反相信号，使得经反相信号与未经反相信号之间不存在相位差。在一些方面中，经反相信号与未经反相信号之间的数据路径基本上类似。也就是说，经反相信号的数据路径中的装置数目与未经反相信号的数据路径中的装置数目彼此接近。在一些方面中，数据路径可以是从时钟输入到输出(即，到经反相信号及到未经反相信号)。

本公开的技术优势包含但不限于通过均衡最坏情形延迟来改善集成电路的性能。经反相信号及未经反相信号的同时(或无相位差)生成有益于组合元件，例如解码器及多路复用器，其中经反相信号与未经反相信号之间的相位差可能引起短时脉冲波干扰(glitch)。通过非限制性实例方式，差分触发器是此类解码器及多路复用器的合理选择。

在一些实施例中，在集成电路中，可使用两个不同但基本上类似的电路路径来生成经反相信号及未经反相信号两者。在电路路径中，经交叉耦合电路(例如，作为上拉装置的p晶体管)可用于实现高能量效率。通过非限制性实例方式，集成电路可与5nm及/或7nmFINFET技术相关。尽管使用D型触发器描述了本公开中的各种实施例，但也可使用其它类型的触发器来实践所述实施例。

在一些实施例中，可将数据信号以提供给集成电路的第一路径以生成未经反相信号，并且可将反相数据信号提供给集成电路的第二路径以生成经反相信号。在一些方面中，数据信号及反相数据信号可同时分别提供给第一路径及第二路径。例如，可在时钟周期的上升边缘处将数据信号及反相数据信号分别提供给第一路径及第二路径。

在一些方面中，差分电路可提供置位/复位能力，同时维持经反相信号与未经反相信号之间没有相位差。差分电路可包含反馈电路，以将置位/复位信号从集成电路的第一路径传送给第二路径。

图1是根据本公开的各方面的差分触发器的电路图100的示意图。如图1中所展示，对于经反相信号及未经反相信号两者，从数据输入到输出的路径是相同的(在图1中标记为路径A及路径B)。经反相数据输入被用于生成经反相输出信号。结果，当数据及其经反相数据信号通过触发器来栅控时，所生成未经反相信号与经反相信号可不具有相位差。经反相信号与未经反相信号是同时生成的。也就是说，经反相信号与未经反相信号同时可用(在同一时间)。

电路100包含数据主块102、数据主从开关104、数据从块106、主经交叉耦合反馈108、从经交叉耦合反馈110、反相数据主块112、反相主从开关114及反相从块116。数据主块102可包括经配置以接收数据信号的数据输入线。反相数据主块112可包括经配置以接收数据信号的反相的反相数据输入线。数据从块106经配置以在时钟周期的上升边缘期间生成输出数据信号。反相从块116经配置以在时钟周期的上升边缘处生成输出数据信号的反相。

数据主块102可包含三态缓冲器118及缓冲器120。在一些方面中，三态缓冲器118可以是三态反相器。开关104包含缓冲器122。缓冲器122可由时钟信号及时钟信号的反相来控制。可使用单级反相器、两级反相器等等或者使用外部电路(例如，来自外部电路的两相时钟信号)来生成反相信号。数据从块106包含缓冲器124。

主经交叉耦合反馈108耦合在缓冲器118的输出与缓冲器134的输出之间。主经交叉耦合反馈108包含反相器126及反相器128。

从经交叉耦合反馈110耦合在数据主从开关104的输出与反相数据主从开关114的输出之间。从经交叉耦合反馈110包含反相器130及反相器132。

反相数据主块112包含缓冲器134及缓冲器136。反相主从开关114包含缓冲器138。反相从块116包含缓冲器140。反相数据主块112的输出耦合到反相主从开关114的输入。反相主从开关114的输出耦合到反相从块116。

图2是展示根据本公开的各方面的使用具有置位功能性及复位功能性的差分触发器来生成经反相输出信号及未经反相输出信号的电路200的示意图。

电路200包含数据主块202、数据主从开关204、数据从块206、主经交叉耦合反馈208、从经交叉耦合反馈210、反相数据主块212、反相主从开关214及反相从块216。数据主块202可包括经配置以接收数据信号的数据输入线。反相数据主块212经配置以接收数据信号的反相。数据从块206经配置以在时钟周期的上升边缘期间生成输出数据信号。反相从块216经配置以在时钟周期的上升边缘处生成输出数据信号的反相。主经交叉耦合反馈208及从经交叉耦合反馈210将置位/复位信号从第一路径传送给第二路径，或者从第二路径传送给第一路径。在一些方面中，主经交叉耦合反馈208及从经交叉耦合反馈210不在数据路径中。

数据主块202可包含缓冲器218及缓冲器220。在一些方面中，缓冲器220可具有置位功能性及复位功能性。缓冲器220可耦合到置位信号及复位信号。开关204包含缓冲器222。缓冲器222可由时钟信号及时钟信号的反相来控制。可使用单级反相器、两级反相器等等或者使用外部电路(例如，来自外部电路的两相时钟信号)来生成反相信号。

主经交叉耦合反馈208耦合在缓冲器218的输出与缓冲器234的输出之间。主经交叉耦合反馈208包含反相器226及反相器228。在一些方面中，反相器226可耦合到置位信号及复位信号。

从经交叉耦合反馈210耦合在数据主从开关204的输出与反相数据主从开关214的输出之间。从经交叉耦合反馈210包含反相器230及反相器232。反相器232可耦合到置位信号及复位信号。主经交叉耦合反馈208及从经交叉耦合反馈210经配置以将置位/复位传送给另一路径。

反相数据主块212包含缓冲器234及缓冲器236。缓冲器236可具有置位/复位功能性。缓冲器236可耦合到置位及复位信号。反相主从开关214包含缓冲器238。反相从块216包含缓冲器240。反相数据主块212的输出耦合到反相主从开关214的输入。反相主从开关的输出耦合到反相从块216。

图3是展示根据一些实施例的使用不具有置位功能性及复位功能性的差分触发器来生成经反相输出信号及未经反相输出信号的电路300的示意图。经反相信号及未经反相信号两者从数据输入到输出的路径是相同的。

电路300包含数据主块302、数据主从开关304、数据从块306、主经交叉耦合反馈308、从经交叉耦合反馈310、反相数据主块312、反相主从开关314及反相从块316。

如图3中所展示，对于经反相信号及未经反相信号两者，从数据输入到输出的路径是相同的。也就是说，两个路径中的装置数目基本上相同。

数据主块302可包含晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4、晶体管Q5及晶体管Q6。在一些方面中，电路300的晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)。在一些方面中，晶体管Q1、晶体管Q2、晶体管Q5可以是p型晶体管。晶体管Q4、晶体管Q3及晶体管Q6可以是n型晶体管。

数据信号D耦合到晶体管Q1的栅极及晶体管Q3的栅极。晶体管Q1的漏极耦合到晶体管Q2的源极。晶体管Q2的漏极耦合到晶体管Q4的漏极。晶体管Q4的源极耦合到晶体管Q3的漏极。晶体管Q1及晶体管Q5耦合到电力供应器(在图3中标记为Vdd)。

在一些方面中，晶体管Q5及晶体管Q6的相应栅极耦合到晶体管Q2及晶体管Q4的漏极。

数据主从开关304包含晶体管Q7及晶体管Q8。晶体管Q7及晶体管Q8的相应源极耦合到晶体管Q5及晶体管Q6的漏极。晶体管Q7及晶体管Q8分别由时钟信号及反相时钟信号来栅控(在图3中标记为CKM及CKMN)。晶体管Q7的源极耦合到晶体管Q8的源极。在一些方面中，晶体管Q7是p型晶体管，并且Q8是n型晶体管。

数据从块306包含晶体管Q9、晶体管Q10、晶体管Q11及晶体管Q12。晶体管Q9的漏极耦合到晶体管Q10的漏极。晶体管Q11的漏极耦合到晶体管Q12的漏极。晶体管Q11的栅极及晶体管Q12的栅极耦合到晶体管Q9的漏极。晶体管Q7的漏极及晶体管Q8的漏极耦合到晶体管Q9的栅极及晶体管Q10的栅极。输出信号可来自晶体管Q12的漏极。在一些方面中，晶体管Q9及晶体管Q11是p型晶体管。晶体管Q10及晶体管Q12是n型晶体管。

主经交叉耦合反馈308包含晶体管Q13、晶体管Q14、晶体管Q15、晶体管Q16、晶体管Q17、晶体管Q18及晶体管Q19、晶体管Q20。在一些方面中，晶体管Q13、晶体管Q14、晶体管Q17及晶体管Q18是p型晶体管。晶体管Q15、晶体管Q16、晶体管Q19及晶体管Q20是n型晶体管。晶体管Q14及晶体管Q15分别由时钟信号及反相时钟信号来栅控。晶体管Q18及晶体管Q19分别由时钟信号及反相时钟信号来栅控。晶体管Q14的漏极耦合到晶体管Q17的栅极及晶体管Q20的栅极。晶体管Q18的漏极耦合到晶体管Q13的栅极及晶体管Q16的栅极。

从经交叉耦合反馈310包含晶体管Q21、晶体管Q22、晶体管Q23、晶体管Q24、晶体管Q25、晶体管Q26、晶体管Q27及晶体管Q28。在一些方面中，晶体管Q21、晶体管Q22、晶体管Q25及晶体管Q26是p型晶体管。晶体管Q23、晶体管Q24、晶体管Q27及晶体管Q28是n型晶体管。晶体管Q22及晶体管Q27由时钟信号来栅控。晶体管Q22及晶体管Q26由时钟信号的反相来栅控。晶体管Q22的漏极耦合到晶体管Q25及晶体管Q28的栅极。晶体管Q26的漏极耦合到晶体管Q21及晶体管Q24的栅极。

反相数据主块312包含晶体管Q29、晶体管Q30、晶体管Q31、晶体管Q32、晶体管Q33及晶体管Q34。在一些方面中，晶体管Q29、晶体管Q30、晶体管Q33是p型晶体管。晶体管Q31、晶体管Q32及晶体管Q34是n型晶体管。

数据信号的反相(在图3中标记为DB)耦合到晶体管Q29的栅极及晶体管Q32的栅极。晶体管Q29的漏极耦合到晶体管Q30的源极。晶体管Q30的漏极耦合到晶体管Q31的漏极。晶体管Q31的源极耦合到晶体管Q32的漏极。

在一些方面中，晶体管Q33及晶体管Q34的相应栅极耦合到晶体管Q31的漏极及晶体管Q32的漏极。

反相主从开关314包含晶体管Q35及晶体管Q36。晶体管Q35可以是p型晶体管。晶体管Q36可以是n型晶体管。晶体管Q35的源极耦合到晶体管Q36的源极及晶体管Q33的漏极。

反相从块316包含晶体管Q37、晶体管Q38、晶体管Q39及晶体管Q40。晶体管Q37及晶体管Q39可以是p型晶体管。晶体管Q37的漏极及晶体管Q38的漏极耦合到晶体管Q39的栅极及晶体管Q40的栅极以及晶体管Q26的漏极。输出信号(即，反相信号，在图3中标记为QN)来自晶体管Q40的漏极。

在一些方面中，可使用单个反相器、两个反相器(例如，图3中的U3及U4)或任何其它数目的反相器来生成时钟信号及反相时钟信号。在一些方面中，时钟信号及反相时钟信号可由来自外部电路的两相时钟来提供。

如图3中所展示，对于经反相信号及未经反相信号，从输入到输出信号的每一路径包含相同的主锁存器及从锁存器。当时钟信号为低时，输入数据盖写主锁存器的内容，并且当时钟信号为高时，主锁存器盖写从锁存器的内容。因为本文中所描述的差分触发器设计是静态的，所以时钟可以任何频率运行，直到其最大值。

图4是根据本公开的实施例的用于使用具有置位功能性及复位功能性的差分触发器来生成经反相输出信号及未经反相输出信号的电路400的示意图。对于经反相信号及未经反相信号两者，从数据输入到输出的路径基本上相同。也就是说，两个路径中的装置数目基本上相同。

电路400包含数据主块402、数据主从开关404、数据从块406、主经交叉耦合反馈408、从经交叉耦合反馈410、反相数据主块412、反相主从开关414及反相从块416。

数据主块402可包含晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4、晶体管Q5、晶体管Q6、晶体管Q7、晶体管Q8、晶体管Q9及晶体管Q10。晶体管Q1、晶体管Q2、晶体管Q5、晶体管Q6及晶体管Q7可以是p型晶体管。晶体管Q3、晶体管Q4、晶体管Q8、晶体管Q9及晶体管Q10可以是n型晶体管。数据信号(在图4中标记为D)耦合到晶体管Q1的栅极及晶体管Q3的栅极。晶体管Q1的漏极耦合到晶体管Q2的源极。晶体管Q2的漏极耦合到晶体管Q4的漏极。晶体管Q4的源极耦合到晶体管Q3的漏极。

在一些方面中，晶体管Q5与晶体管Q6并联耦合。晶体管Q10耦合在晶体管Q8的漏极与晶体管Q9的源极之间。晶体管Q6及晶体管Q9由置位信号(在图4中标记为SDB)来栅控。晶体管Q7及晶体管Q10由复位信号(在图4中标记为RD)来栅控。晶体管Q5的栅极及晶体管Q8的栅极耦合到晶体管Q2的漏极。

数据主从开关404包含晶体管Q11及晶体管Q12。晶体管Q11可以是p型晶体管。晶体管Q12可以是n型晶体管。晶体管Q11及晶体管Q12的相应源极耦合到晶体管Q10的漏极。晶体管Q11及晶体管Q12分别由时钟信号及反相时钟信号来栅控。晶体管Q11的源极耦合到晶体管Q12的源极。

数据从块406包含晶体管Q13、晶体管Q14、晶体管Q15及晶体管Q16。在一些方面中，晶体管Q13及晶体管Q15是p型晶体管。晶体管Q14及晶体管Q16是n型晶体管。晶体管Q13的漏极及晶体管Q14的漏极耦合到晶体管Q15的栅极及晶体管Q16的栅极。晶体管Q15的漏极耦合到晶体管Q16的漏极。

主经交叉耦合反馈408包含晶体管Q17、晶体管Q18、晶体管Q19、晶体管Q20、晶体管Q21、晶体管Q22、晶体管Q23、晶体管Q24、晶体管Q25、晶体管Q26、晶体管Q27及晶体管Q28。在一些方面中，晶体管Q17、晶体管Q18、晶体管Q20、晶体管Q19、晶体管Q25及晶体管Q26可以是p型晶体管。晶体管Q21、晶体管Q22、晶体管Q23、晶体管Q24、晶体管Q28及晶体管Q27可以是n型晶体管。

晶体管Q19及晶体管Q26由时钟信号来栅控。晶体管Q21及晶体管Q28由反相时钟信号来栅控。晶体管Q17、晶体管Q24由置位信号来栅控。晶体管Q20及晶体管Q22由复位信号来栅控。

晶体管Q17的漏极耦合到晶体管Q18的源极。晶体管Q20耦合在晶体管Q17与晶体管Q18之间。晶体管Q19的源极耦合到晶体管Q18的漏极。晶体管Q21的漏极耦合到晶体管Q19。晶体管Q22的漏极耦合到晶体管Q21的源极。晶体管Q21的源极耦合到晶体管Q27的栅极。晶体管Q23的漏极及晶体管Q24的漏极耦合到晶体管Q22的源极。

晶体管Q25的栅极及晶体管Q27的栅极耦合到晶体管Q2的漏极。晶体管Q26的源极耦合到晶体管Q25的漏极。晶体管Q28的漏极耦合到晶体管Q26的漏极。晶体管Q27的漏极耦合到晶体管Q28的源极。

从经交叉耦合反馈410包含晶体管Q29、晶体管Q30、晶体管Q31、晶体管Q32、晶体管Q33、晶体管Q34、晶体管Q35、晶体管Q36、晶体管Q37、晶体管Q38、晶体管Q39及晶体管Q40。在一些方面中，晶体管Q29、晶体管Q30、晶体管Q31、晶体管Q32、晶体管Q37及晶体管Q38是p型晶体管。在一些方面中，晶体管Q33、晶体管Q34、晶体管Q35、晶体管Q36、晶体管Q40及晶体管Q39是n型晶体管。

晶体管Q33及晶体管Q40由时钟信号来栅控。晶体管Q31及晶体管Q38由反相时钟信号来栅控。晶体管Q29及晶体管Q36由置位信号来栅控。晶体管Q32及晶体管Q34由复位信号来栅控。晶体管Q29的漏极耦合到晶体管Q30的源极。晶体管Q32耦合在晶体管Q29的源极与晶体管Q30的漏极之间。

晶体管Q31的源极耦合到晶体管Q30的漏极。晶体管Q33的漏极耦合到晶体管Q31的漏极。晶体管Q34的漏极耦合到晶体管Q33的源极。晶体管Q35的漏极及晶体管Q36的漏极耦合到晶体管Q34的源极。

晶体管Q37的栅极及晶体管Q39的栅极耦合到晶体管Q31的漏极。晶体管Q38的源极耦合到晶体管Q37的漏极。晶体管Q40的漏极耦合到晶体管Q38的漏极。晶体管Q39的漏极耦合到晶体管Q40的源极。晶体管Q40的漏极耦合到Q35的栅极及晶体管Q30的栅极。

反相数据主块412包含晶体管Q41、晶体管Q42、晶体管Q43、晶体管Q44、晶体管Q45、晶体管Q46、晶体管Q47、晶体管Q48、晶体管Q49及晶体管Q50。在一些方面中，晶体管Q41、晶体管Q42、晶体管Q45、晶体管Q46、晶体管Q47是p型晶体管。在一些方面中，晶体管Q44、晶体管Q43、晶体管Q48、晶体管Q49及晶体管Q50是n型晶体管。

晶体管Q21及晶体管Q43在其相应栅极处耦合到反相数据信号。晶体管Q42由反相时钟信号来栅控，并且晶体管Q44由时钟信号来栅控。晶体管Q45及晶体管Q50由置位信号来栅控。晶体管Q47及晶体管Q48由复位信号来栅控。

晶体管Q41的漏极耦合到晶体管Q42的源极。晶体管Q42的漏极耦合到晶体管Q44的漏极。晶体管Q44的源极耦合到晶体管Q43。

晶体管Q45的漏极耦合到晶体管Q46的源极。晶体管Q46的栅极耦合到晶体管Q42的漏极。晶体管Q47耦合在晶体管Q45的源极与晶体管Q46的漏极之间。晶体管Q48的漏极耦合到晶体管Q46的漏极。晶体管Q49的漏极及晶体管Q50的漏极耦合到晶体管Q48的源极。

反相主从开关414包含晶体管Q51及晶体管Q52。在一些方面中，晶体管Q51可以是p型晶体管。晶体管Q52可以是n型晶体管。晶体管Q51的源极耦合到晶体管Q52的源极及晶体管Q46的漏极。

反相从块416包含晶体管Q53、晶体管Q54、晶体管Q55及晶体管Q56。在一些方面中，晶体管Q53及晶体管Q55可以是n型晶体管。晶体管Q54及晶体管Q56可以是n型晶体管。晶体管Q53的漏极及晶体管Q54的漏极耦合到晶体管Q55的栅极及晶体管Q56的栅极。晶体管Q53的栅极及晶体管Q54的栅极耦合到晶体管Q53的漏极。输出信号可来自晶体管Q55的漏极。

如图4中所展示，所提出差分触发器设计的真值表如下所示。

表1：真值表

图5中展示图4中所展示的差分触发器设计的时序图。如图5中的轨迹504及轨迹506所展示，输入信号(D及DB(经反相输入信号))是互补输入信号。分别由轨迹510及轨迹508展示的经反相输出信号Qn及未经反相输出信号Q是根据表1中所展示的真值表生成的。轨迹502展示时钟信号。轨迹512展示复位信号。轨迹514展示置位信号。实例性高态有效复位/置位被展示为t＝5.18u左右。

表2图解说明在经反相输出信号路径的数据输入中使用额外反相器的参考单元以及具有如图4中所展示的差分触发器设计的单元的示范性性能比较数据。

表2：示范性结果

因此，如图4中所展示，具有置位及复位的差分触发器可以减小所生成经反相输出信号与未经反相输出信号之间的相位差。此外，可以使用更快速时钟，并且置位输入及复位输入两者可用于消耗。

图6是根据本公开的实施例的用于生成信号及经反相信号的方法600的流程图。

在602中，生成数据输入信号的经反相信号。在一些方面中，数据输入信号的经反相信号以及数据输入信号在时钟周期的上升边缘期间可用于输入。在一些方面中，可使用反相器来生成经反相信号。

在604中，可在时钟周期的上升边缘期间将数据输入信号作为输入施加给第一电路路径以生成输出信号。

在606中，在时钟周期的上升边缘期间将经反相信号作为输入被施加给第二电路路径。在一些方面中，第二电路路径可与第一电路路径相同。第二电路路径可与第一电路路径具有相同数目的元件(例如，晶体管)。在一些方面中，第二电路路径可基本上类似于第一电路路径。例如，第一电路路径及第二电路路径可具有相同数目的锁存器。在一些方面中，第一电路路径可包括第一主锁存器及第一从锁存器。第二电路路径还可包括第二主锁存器及第二从锁存器。

在一些方面中，第一电路路径可在第一电路路径处接收置位信号或复位信号。可通过反馈电路将置位信号或复位信号传送给第二电路路径。

图7图解说明在例如集成电路的制品的设计、检验及制作期间使用的用于变换及检验表示集成电路的设计数据及指令的实例性的一组过程700。这些过程中的每一者都可作为多个模块或操作来构建及实现。术语“EDA”表示术语“电子设计自动化”。这些过程开始于利用设计者提供的信息来创建产品理念710，所述信息被变换以创建使用一组EDA过程712的制品。当设计最终完成时，设计被流片734，这是集成电路的原图(例如，几何图案)被发送到制作设施以制造掩模组的时候，所述掩模组然后被用于制造集成电路。在流片之后，制作半导体管芯736并执行封装及组装工艺738以产生完成的集成电路740。

电路或电子结构的规范可从低级晶体管材料布局到高级描述语言。使用例如VHDL、Verilog、SystemVerilog、SystemC、MyHDL或OpenVera等硬件描述语言(“HDL”)，可使用高级表示来设计电路及系统。HDL描述可变换成逻辑级寄存器传输级(“RTL”)描述、门级描述、布局级描述或掩模级描述。作为更详细描述的每一较低表示级将更多有用细节(例如，包含描述的模块的更多细节)添加到设计描述。作为更详细描述的较低级表示可由计算机来生成，从设计库导出，或者由另一设计自动化过程来创建。用于规定更详细描述的较低级表示语言的规范语言的实例是SPICE，其用于具有许多模拟元件的电路的详细描述。每一级表示的描述被实现以供那一层的相应系统(例如，正式检验系统)使用。设计过程可以使用图7中所描绘的序列。所描述的过程由EDA产品(或EDA系统)实现。

在系统设计714期间，规定要制造的集成电路的功能性。所述设计可以针对例如功率消耗、性能、面积(物理及/或代码行)及成本降低等所期望特性进行优化。在这一阶段，可将设计分割成不同类型的模块或组件。

在逻辑设计和功能检验716期间，电路中的模块或组件以一或多种描述语言来规定，并且检查规范的功能准确性。例如，可检验电路的组件以生成与所设计的电路或系统的规范要求匹配的输出。功能检验可使用模拟器和其它程序，例如测试平台生成器、静态HDL检查器及形式检验器。在一些实施例中，被称为“仿真器”或“原型系统”的特殊组件系统被用于加速功能检验。

在合成和测试设计718期间，HDL代码被变换成网表。在一些实施例中，网表可以是图表结构，其中图表结构的边缘表示电路的组件，并且其中图表结构的节点表示组件如何互连。HDL代码及网表两者是分层制品，EDA产品可使用所述分层制品来检验集成电路在制造时是否根据所规定设计来执行。可针对目标半导体制造技术来优化网表。另外，可测试完成的集成电路，以检验集成电路满足规范的要求。

在网表检验720期间，检查网表是否符合时序约束以及是否与HDL代码一致。在设计规划722期间，针对时序及顶层布线来构建及分析集成电路的总体平面图。

在布局或物理实施724期间，进行物理布局(例如晶体管或电容器的电路组件的定位)及布线(通过多个导体连接电路组件)，并且可执行从库选择单元以实现特定逻辑功能。如本文中所使用，术语“单元”可规定提供布尔逻辑功能(例如，AND、OR、NOT、XOR)或存储功能(例如触发器或锁存器)的一组晶体管、其它组件及互连件。如本文中所使用，电路“块”可以指两个或更多个单元。单元及电路块两者可被称为模块或组件，并且被实现为物理结构及仿真。针对所选择单元(基于“标准单元”)来规定参数，例如大小，并且在数据库中进行访问，以供EDA产品使用。

在分析和提取726期间，在布局级下检验电路功能，这准许布局设计的细化。在物理检验728期间，检查布局设计以确保例如DRC约束、电约束、光刻约束等制造约束是正确的，并且电路系统功能与HDL设计规范匹配。在分辨率增强730期间，布局的几何形状被变换以改进电路设计的制造方式。

在流片期间，创建数据以用于(如果适用，在应用光刻增强之后)光刻掩模的产生。在掩模数据准备732期间,“流片”数据被用于产生光刻掩模，所述光刻掩模被用于产生完成的集成电路。

计算机系统(例如图8的计算机系统800)的存储子系统可用于存储程序及数据结构，所述程序及数据结构由本文中所描述的一些或所有EDA产品以及用于开发库的单元及使用所述库的物理及逻辑设计的产品使用。

图8图解说明计算机系统800的实例性机器，可在所述机器内执行用于致使所述机器执行本文中所论述的任何一或多种方法的一组指令。在替代实施方案中，可将所述机器连接(例如，联网)到LAN、内联网、外联网及/或互联网中的其它机器。所述机器可以用户端-服务器网络环境中的服务器或用户端机器的能力操作为点对点(或分布式)网络环境中的对等机器或云计算基础设施或环境中的服务器或用户端机器。

所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂巢式电话、web器具、服务器、网络路由器、交换机或桥接器或者能够执行规定将由那一机器采取的动作得指令集(依序的或其它)的任何机器。此外，虽然仅单个机器被图解说明，但还应将术语“机器”视为包含个别地或联合地执行一组(或多组)指令以执行本文中所论述的方法中的任何一或多者的任何机器集合。

实例性计算机系统800包含处理装置802、主存储器804(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)的动态随机存取存储器(DRAM))、静态存储器806(例如，快闪存储器、静态随机存取存储器(SRAM)等)及数据存储装置818，所述器件经由总线830彼此通信。

处理装置802表示一或多个处理器，例如微处理器、中央处理单元等等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、极长指令字(VLIW)微处理器或者实施其它指令集的处理器或者实施指令集组合的处理器。处理装置802还可以是一或多个特殊用途处理装置(例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等)。处理装置802经配置以执行用于执行本文中所论述的操作及步骤的指令826。

计算机系统800可进一步包含网络接口装置808以经由网络820通信。计算机系统800还可包含视频显示单元810(例如，液晶显示器(LCD)或阴极射线管(CRT))、字母数字输入装置812(例如，键盘)、光标控制装置814(例如，鼠标)、图形处理单元822、信号生成装置816(例如，扬声器)、图形处理单元822、视频处理单元828及音频处理单元832。

数据存储装置818可包含上面存储有体现本文中所描述的方法或功能中的任何一或多者的一或多个指令集826的机器可读存储介质824(也称作非暂时性计算机可读介质)。指令826还可在由计算机系统800执行其期间完全地或至少部分地驻存于主存储器804及/或处理装置802内，主存储器804及处理装置802也构成机器可读存储介质。

在一些实施方案中，指令826包含实施对应于本公开的功能性的指令。虽然在实例性实施方案中将机器可读存储介质824展示为单个介质，但术语“机器可读存储介质”应被视为包含存储一或多个指令集的单个介质或多个介质(例如，集中式或分布式数据库及/或相关联高速缓存及服务器)。术语“机器可读存储介质”还应被视为包含能够存储或编码用于由机器执行的指令集且致使机器或处理装置802执行本公开的方法中的任何一或多者的任何介质。因此，术语“计算机可读存储介质”应被视为包含但不限于固态存储器、光学介质及磁性介质。

已在算法及对计算机存储器内的数据位的操作的符号表示方面呈现前述详细说明的一些部分。此等算法说明及表示是由数据处理领域中的技术人员用以最有效地将其工作的实质传达给其它所属领域的技术人员的方法。算法可以是导致所期望结果的操作序列。所述操作是需要对物理量的物理操纵的操作。此类量可采取能够被存储、组合、比较及以其它方式加以操纵的电信号或磁信号的形式。此类信号可以被称为位、值、元素、符号、字符、术语、数字等等。

然而，应记住，所有这些术语及类似术语均与适当的物理量相关联，且仅仅为应用于这些量的方便标签。除非特别声明，否则从本公开中显而易见的是，应了解，在本说明书通篇中，某些术语是指计算机系统或类似电子计算装置的动作及过程，所述动作及过程将表示为计算机系统的寄存器及存储器内的物理(电子)量的数据操纵以及变换成类似地表示为计算机系统存储器或寄存器或者其它此类信息存储装置内的物理量的其它数据。

本公开还涉及一种用于执行本文中的操作的设备。此设备可针对所预期目的而特别构造，或者其可包含由存储在计算机中的计算机程序选择性地激活或重新配置的计算机。此种计算机程序可存储于计算机可读存储介质中，例如但不限于任何类型的磁盘(包含软磁盘、光学磁盘、CD-ROM及磁性-光学磁盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁性卡或光学卡或者适合于存储电子指令的任何类型得介质，其各自耦合到计算机系统总线。

本文中所呈现的算法及显示器并不与任何特定计算机或其它设备内在地相关。各种其它系统可与根据本文中的教导的程序搭配使用，或者其可证明构造用以执行方法的更专门化设备为方便的。另外，本公开并非参考任何特定编程语言而描述。将了解，各种编程语言可用于实施如本文中所描述的本公开的教导。

本公开可提供为计算机程序产品或软件，所述计算机程序产品或软件可包含上面存储有指令的机器可读介质，所述指令可用于对计算机系统(或其它电子装置)进行编程以执行根据本公开的过程。机器可读介质包含用于以由机器(例如，计算机)可读的形式存储信息的任何机构。例如，机器可读(例如，计算机可读)介质包含机器(例如，计算机)可读存储介质，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光学存储介质、快闪存储器装置等。

在前述公开中，已参考本公开的具体实例性实施方案描述本公开的实施方案。将显而易见，在不背离如以下权利要求书中所陈述的本公开的实施方案的较宽广精神及范围的情况下，可对本公开做出各种修改。在本公开以单数形式提及一些元件的情况下，在图式中可描绘不止一个元件，并且相似元件用相似数字标记。因此，应将本公开及图式视为说明性意义而非限制性意义。

Claims (20)

1.一种电路，其包括：

第一主级，其包括数据输入线；

第二主级，其包括反相数据输入线；

第一从级，其耦合到所述第一主级的输出；及

第二从级，其耦合到所述第二主级的输出，其中所述第一从级经配置以在时钟周期的上升边缘期间生成输出信号，并且所述第二从级经配置以在所述时钟周期的所述上升边缘期间生成经反相输出信号，且其中所述输出信号与所述经反相输出信号同时可用。

2.根据权利要求1所述的电路，其中所述第一主级包括第一反相器，所述第一反相器具有连接到所述数据输入线的输入端及连接到第二反相器的输出端，且其中所述第二主级包括第三反相器，所述第三反相器具有连接到所述反相数据输入线的输入端及连接到第四反相器的输出端。

3.根据权利要求2所述的电路，其中所述第二反相器及所述第四反相器具有置位/复位功能性。

4.根据权利要求2所述的电路，其中所述第二反相器包括：

第一晶体管，其由置位信号栅控；及第二晶体管，其由复位信号栅控。

5.根据权利要求1所述的电路，其进一步包括：

第一反馈电路，其耦合在所述第一主级与所述第二主级之间；及

第二反馈电路，其耦合在所述第一从级与所述第二从级之间。

6.根据权利要求5所述的电路，其中所述第一反馈电路包括第一反相器及第二反相器，其中所述第一反相器具有连接到所述第二反相器的输出端的输入端，并且所述第二反相器具有连接到所述第一反相器的输出端的输入端。

7.根据权利要求1所述的电路，其中所述第一主级包括第一反相器及第二反相器，且其中所述第一反相器是三态反相器。

8.根据权利要求7所述的电路，其中所述三态反相器包括第一n型晶体管、第二n型晶体管、第一p型晶体管及第二p型晶体管；且其中所述第一p型晶体管的栅极耦合到所述数据输入线，所述第二p型晶体管的栅极耦合到时钟信号的反相，所述第一n型晶体管的栅极耦合到所述时钟信号，并且所述第二n型晶体管的栅极耦合到所述数据输入线。

9.根据权利要求1所述的电路，其进一步包括：

第一开关；

第二开关；

其中所述第一开关具有耦合到所述第一主级的输入端及连接到所述第一从级的输出端，且其中所述第二开关具有连接到所述第一主级的输入端及连接到所述第二从级的输出端。

10.根据权利要求9所述的电路，其中所述第一开关包括第一晶体管及第二晶体管，其中所述第一晶体管由时钟信号栅控，所述第二晶体管由所述时钟信号的反相栅控，所述第一晶体管及所述第二晶体管的相应源极耦合到所述第一主级的输出端，并且所述第一晶体管及所述第二晶体管的相应漏极耦合到所述第一从级的输入端。

11.一种用于生成经反相信号及未经反相信号的方法，所述方法包括：

使用反相器来生成数据输入信号的经反相信号，其中所述数据输入信号的所述经反相信号以及所述数据输入信号在时钟周期的上升边缘期间可用于输入；

在所述时钟周期的所述上升边缘期间将所述数据输入信号作为输入施加给第一电路路径以生成输出信号；及

在所述时钟周期的所述上升边缘期间将所述经反相信号作为输入施加给第二电路路径以在所述时钟周期的所述上升边缘期间生成经反相输出信号，其中所述输出信号与所述经反相输出信号同时可用。

12.根据权利要求11所述的方法，其中所述第二电路路径与所述第一电路路径相同。

13.根据权利要求11所述的方法，其中所述第一电路路径包括主锁存器及从锁存器。

14.根据权利要求11所述的方法，其进一步包括：

在所述第一电路路径处接收置位信号或复位信号；及

通过反馈电路将所述置位信号或所述复位信号传送给所述第二电路路径。

15.一种包括所存储指令的非暂时性计算机可读介质，所述指令在由处理器执行时致使所述处理器：

使用反相器来生成数据输入信号的经反相信号，其中所述数据输入信号的所述经反相信号以及所述数据输入信号在时钟的时钟周期的上升边缘期间可用于输入；

在所述时钟周期的所述上升边缘期间将所述数据输入信号作为输入施加给第一电路路径以生成输出信号；及

在所述时钟周期的所述上升边缘期间将所述经反相信号施加给与所述第一电路路径相同的第二电路路径以生成经反相输出信号，

其中所述输出信号与所述经反相输出信号同时可用。

16.根据权利要求15所述的非暂时性计算机可读介质，其中所述第一电路路径与所述第二电路路径相同。

17.根据权利要求15所述的非暂时性计算机可读介质，其中所述第一电路路径包括主锁存器及从锁存器，并且所述第二电路路径包括额外主锁存器及额外从锁存器。

18.根据权利要求15所述的非暂时性计算机可读介质，其中所述主锁存器包括经配置以接收所述数据输入信号的数据输入线，并且所述额外主锁存器包括经配置以接收所述经反相信号的反相数据输入线。

19.根据权利要求15所述的非暂时性计算机可读介质，其中所述处理器进一步经配置以：

在所述第一电路路径处接收置位信号或复位信号；且

通过反馈电路将所述置位信号或所述复位信号传送给所述第二电路路径。

20.根据权利要求19所述的非暂时性计算机可读介质，其中所述反馈电路耦合在所述第一电路路径的主锁存器与所述第二电路路径的另一主锁存器之间。