KR20240015658A - D-타입 완전 비유사 고속 정적 세트-리세트 플립플롭 - Google Patents
D-타입 완전 비유사 고속 정적 세트-리세트 플립플롭 Download PDFInfo
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Abstract
회로(100)가 제공된다. 회로는 제1 마스터 스테이지(102), 제2 마스터 스테이지(112), 제1 슬레이브 스테이지(106) 및 제2 슬레이브 스테이지(116)를 포함한다. 제1 마스터 스테이지(102)는 데이터 입력 라인(datain)을 포함한다. 제2 마스터 스테이지(112)는 역 데이터 입력 라인(datain_bar)을 포함한다. 제1 슬레이브 스테이지는 제1 마스터 스테이지의 출력에 결합된다. 제2 슬레이브 스테이지는 제2 마스터 스테이지의 출력에 결합된다. 제1 슬레이브 스테이지는 클록 사이클(clock)의 상승 에지 동안 출력 신호(dataout)를 생성한다. 제2 슬레이브 스테이지는 클록 사이클의 상승 에지 동안 반전 출력 신호(dataout_bar)를 생성한다. 출력 신호 및 반전 출력 신호는 동시에 이용가능하다.
Description
관련 출원
본 출원은, 35 U.S.C. §119(e)의 규정 하에, 2021년 6월 3일자로 출원된 미국 가특허 출원 제63/196,522호의 이익을 주장하며, 이 가특허 출원은 모든 목적을 위해 그 전체가 본 명세서에 참조로 포함된다.
기술 분야
본 개시내용은 집적 회로 설계에 관한 것이다. 특히, 본 개시내용은 D-타입 완전 비유사 고속 정적 세트-리세트 플립-플롭(D-type wholly dissimilar high-speed static set-reset flip-flop)에 관한 것이다.
기술의 진보는 더 작고 더 강력한 컴퓨팅 디바이스들을 가져왔다. 예를 들어, 소형이고, 경량이고, 사용자들이 쉽게 휴대하는 이동 무선 전화들(mobile wireless telephones), PDA(personal digital assistant)들 및 페이징 디바이스들(paging devices)과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대용 개인용 컴퓨팅 디바이스들이 현재 존재한다.
이러한 컴퓨팅 디바이스들 사이에 유비쿼터스(ubiquitous)는 플립-플롭들이며, 이 플립-플롭들은 전형적으로 낮은 레이턴시 및 전력 소비 응용들을 고려하여 설계된다. 따라서, 이러한 플립-플롭들의 설계는 컴퓨팅 디바이스들의 전체 설계들에 대해 광범위한 영향을 미친다.
일부 양태들에서, 회로는 제1 마스터 스테이지(master stage), 제2 마스터 스테이지, 제1 슬레이브 스테이지(slave stage), 제1 슬레이브 스테이지, 및 제2 슬레이브 스테이지를 포함한다. 제1 마스터 스테이지는 데이터 입력 라인을 포함한다. 제2 마스터 스테이지는 역 데이터 입력 라인(inverse data input line)을 포함한다. 제1 슬레이브 스테이지는 제1 마스터 스테이지의 출력에 결합된다. 제2 슬레이브 스테이지는 제2 마스터 스테이지의 출력에 결합된다. 제1 슬레이브 스테이지는 클록 사이클(clock cycle)의 상승 에지 동안 출력 신호를 생성한다. 제2 슬레이브 스테이지는 클록 사이클의 상승 에지 동안 반전 출력 신호(inverted output signal)를 생성한다. 출력 신호 및 반전 출력 신호는 동시에 이용가능하다.
일부 양태들에서, 방법은 인버터를 이용하여 데이터 입력 신호의 반전 신호를 생성하는 단계, 클록 사이클의 상승 에지 동안 데이터 입력 신호를 제1 회로 경로에 대한 입력으로서 인가하여 출력 신호를 생성하는 단계, 및 클록 사이클의 상승 에지 동안 반전 신호를 제2 회로 경로에 대한 입력으로서 인가하여 클록 사이클의 상승 에지 동안 반전 출력 신호를 생성하는 단계를 포함한다. 데이터 입력 신호의 반전 신호 및 데이터 입력 신호는 클록 사이클의 상승 에지 동안 입력에 이용가능하다. 출력 신호 및 반전 출력 신호는 동시에 이용가능하다.
본 개시내용은 아래에 주어지는 상세한 설명으로부터 그리고 본 개시내용의 실시예들의 첨부 도면들로부터 더 충분히 이해될 것이다. 도면들은 본 개시내용의 실시예들의 지식 및 이해를 제공하기 위해 이용되며, 본 개시내용의 범위를 이러한 특정 실시예들로 제한하지 않는다. 더욱이, 도면들이 반드시 축척대로 그려져 있는 것은 아니다.
도 1은 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 없는 차동 플립-플롭들(differential flip-flops)을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로의 개략도이다.
도 2는 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 있는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로의 개략도이다.
도 3은 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 없는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로의 개략도이다.
도 4는 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 있는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로의 개략도이다.
도 5는 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 있는 차동 플립-플롭에 대한 타이밍도를 도시하는 개략도이다.
도 6은 본 개시내용의 실시예에 따른, 신호 및 반전 신호를 생성하기 위한 방법의 흐름도이다.
도 7은 본 개시내용의 일부 실시예들에 따른, 집적 회로의 설계 및 제조 동안 이용된 다양한 프로세스들의 흐름도를 도시한다.
도 8은 본 개시내용의 실시예들이 동작할 수 있는 예시적인 컴퓨터 시스템의 도면을 도시한다.
도 1은 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 없는 차동 플립-플롭들(differential flip-flops)을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로의 개략도이다.
도 2는 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 있는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로의 개략도이다.
도 3은 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 없는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로의 개략도이다.
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도 6은 본 개시내용의 실시예에 따른, 신호 및 반전 신호를 생성하기 위한 방법의 흐름도이다.
도 7은 본 개시내용의 일부 실시예들에 따른, 집적 회로의 설계 및 제조 동안 이용된 다양한 프로세스들의 흐름도를 도시한다.
도 8은 본 개시내용의 실시예들이 동작할 수 있는 예시적인 컴퓨터 시스템의 도면을 도시한다.
본 개시내용의 양태들은 D-타입 완전 비유사 고속 정적 세트-리세트 플립-플롭에 관한 것이다.
전형적인 차동 회로는 반전 및 비반전 신호들 양자를 후속 논리에 공급한다. 그러나, 대부분의 플립-플롭들은 단일 종단 출력(single-ended output)을 생성하고, 생성된 단일 종단 출력에 대한 반전 신호는 추가적인 인버터를 이용하여 생성될 수 있다. 예를 들어, 전형적인 차동 회로는 2개의 개별 경로를 포함할 수 있는데, 하나의 경로는 비반전 신호를 생성하기 위한 것이고, 다른 경로는 반전 신호를 생성하기 위한 것이다. 반전 및 비반전 신호에 대한 출력 경로는 각각 상이한 경로를 따를 수 있다. 다른 경로는 추가적인 인버터를 포함할 수 있다. 반전 신호를 생성하는 데 이용되는 추가적인 인버터는 속도 페널티를 초래하고, 2개의 신호들을 정렬되지 않게 한다. 생성된 반전 및 비반전 신호들 사이에 지연(delay)(하나의 인버터)이 있을 수 있다. 이러한 지연은 반전 및 비반전 신호들 사이의 위상차를 초래할 수 있다.
본 명세서에 설명된 실시예들은 반전 신호 및 비반전 신호 사이에 위상차가 존재하지 않도록 반전 신호 및 비반전 신호를 동시적으로 생성한다. 일부 양태들에서, 반전 신호와 비반전 신호 사이에 데이터 경로가 실질적으로 유사하다. 즉, 반전 신호의 데이터 경로에서의 디바이스들의 수와 비반전 신호의 데이터 경로에서의 디바이스들의 수는 서로 가깝다. 일부 양태들에서, 데이터 경로는 클록 입력으로부터 출력으로의(즉, 반전 신호 및 비반전 신호로의) 것일 수 있다.
본 개시내용의 기술적 이점들은 최악의 경우의 지연들을 등화함으로써 집적 회로의 성능의 개선을 포함하지만 이에 제한되지 않는다. 반전 및 비반전 신호들의 동시(또는 위상차 없는) 생성은, 반전 및 비반전 신호들 사이의 위상차가 글리치들(glitches)을 야기할 수 있는, 디코더들 및 멀티플렉서들과 같은 조합 요소들에 유익하다. 비제한적인 예로서, 차동 플립-플롭들은 그러한 디코더들 및 멀티플렉서들에 대한 합리적인 선택이다.
일부 실시예들에서, 집적 회로에서, 반전 신호 및 비반전 신호 양자를 생성하기 위해 2개의 상이하지만 실질적으로 유사한 회로 경로들이 이용될 수 있다. 회로 경로에서, 교차 결합 회로(cross-coupled circuit)(예를 들어, 풀업 디바이스들(pull-up devices)로서의 p-트랜지스터들)는 높은 에너지 효율을 달성하기 위해 이용될 수 있다. 비제한적인 예로서, 집적 회로는 5 nm 및/또는 7 nm FINFET 기술에 관련될 수 있다. 본 개시내용에서의 다양한 실시예들이 D-타입 플립-플롭을 이용하여 설명되지만, 실시예들은 또한 다른 타입들의 플립-플롭들을 이용하여 실시될 수 있다.
일부 실시예들에서, 비반전 신호를 생성하기 위해 데이터 신호가 집적 회로의 제1 경로에 제공될 수 있고, 반전 신호를 생성하기 위해 역 데이터 신호가 집적 회로의 제2 경로에 제공될 수 있다. 일부 양태들에서, 데이터 신호 및 역 데이터 신호는 각각 제1 경로 및 제2 경로에 동시에 제공될 수 있다. 예를 들어, 데이터 신호 및 역 데이터 신호는 클록 사이클의 상승 에지에서 제1 경로 및 제2 경로에 각각 제공될 수 있다.
일부 양태들에서, 차동 회로는 반전 신호와 비반전 신호 사이의 무위상차(no-phase difference)를 유지하면서 세트/리세트 능력을 제공할 수 있다. 차동 회로는 집적 회로의 제1 경로로부터 제2 경로로 세트/리세트 신호를 전달하기 위한 피드백 회로를 포함할 수 있다.
도 1은 본 개시내용의 양태들에 따른 차동 플립-플롭들에 대한 회로도(100)의 개략도이다. 도 1에 도시된 바와 같이, 반전 및 비반전 신호 양자에 대한 데이터 입력으로부터 출력으로의 경로는 동일하다(도 1에서 경로 A 및 경로 B로 표시됨). 반전 데이터 입력은 반전 출력 신호를 생성하기 위해 이용된다. 결과적으로, 데이터 및 그의 반전 데이터 신호들이 플립-플롭들을 통해 게이팅될 때, 생성된 비반전 및 반전 신호들은 위상차를 갖지 않을 수 있다. 반전 및 비반전 신호들은 동시에 생성된다. 즉, 반전 및 비반전 신호들은 동시에(동시적으로) 이용가능하다.
회로(100)는 데이터 마스터 블록(102), 데이터 마스터-슬레이브 스위치(104), 데이터 슬레이브 블록(106), 마스터 교차 결합 피드백(108), 슬레이브 교차 결합 피드백(110), 역 데이터 마스터 블록(112), 역 마스터 슬레이브 스위치(114), 및 역 슬레이브 블록(116)을 포함한다. 데이터 마스터 블록(102)은 데이터 신호를 수신하도록 구성되는 데이터 입력 라인을 포함할 수 있다. 역 데이터 마스터 블록(112)은 데이터 신호의 역을 수신하도록 구성되는 역 데이터 입력 라인을 포함할 수 있다. 데이터 슬레이브 블록(106)은 클록 사이클의 상승 에지 동안 출력 데이터 신호를 생성하도록 구성된다. 역 슬레이브 블록(116)은 클록 사이클의 상승 에지에서 출력 데이터 신호의 역을 생성하도록 구성된다.
데이터 마스터 블록(102)은 3-상태 버퍼(tri-state buffer)(118) 및 버퍼(120)를 포함할 수 있다. 일부 양태들에서, 3-상태 버퍼(118)는 3-상태 인버터일 수 있다. 스위치(104)는 버퍼(122)를 포함한다. 버퍼(122)는 클록 신호 및 클록 신호의 역에 의해 제어될 수 있다. 역 신호는 단일 스테이지 인버터, 2-스테이지 인버터 등을 이용하여 또는 외부 회로(예를 들어, 외부 회로로부터의 2-위상 클록 신호(two-phase clock signal))를 이용하여 생성될 수 있다. 데이터 슬레이브 블록(106)은 버퍼(124)를 포함한다.
마스터 교차 결합 피드백(108)은 버퍼(118)의 출력과 버퍼(134)의 출력 사이에 결합된다. 마스터 교차 결합 피드백(108)은 인버터(126) 및 인버터(128)를 포함한다.
슬레이브 교차 결합 피드백(110)은 데이터 마스터 슬레이브 스위치(104)의 출력과 역 데이터 마스터 슬레이브 스위치(114)의 출력 사이에 결합된다. 슬레이브 교차 결합 피드백(110)은 인버터(130) 및 인버터(132)를 포함한다.
역 데이터 마스터 블록(112)은 버퍼(134) 및 버퍼(136)를 포함한다. 역 마스터 슬레이브 스위치(114)는 버퍼(138)를 포함한다. 역 슬레이브 블록(116)은 버퍼(140)를 포함한다. 역 데이터 마스터 블록(112)의 출력은 역 마스터 슬레이브 스위치(114)의 입력에 결합된다. 역 마스터 슬레이브 스위치(114)의 출력은 역 슬레이브 블록(116)에 결합된다.
도 2는 본 개시내용의 양태들에 따른, 세트 및 리세트 기능이 있는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로(200)를 도시하는 개략도이다.
회로(200)는 데이터 마스터 블록(202), 데이터 마스터-슬레이브 스위치(204), 데이터 슬레이브 블록(206), 마스터 교차 결합 피드백(208), 슬레이브 교차 결합 피드백(210), 역 데이터 마스터 블록(212), 역 마스터 슬레이브 스위치(214), 및 역 슬레이브 블록(216)을 포함한다. 데이터 마스터 블록(202)은 데이터 신호를 수신하도록 구성되는 데이터 입력 라인을 포함할 수 있다. 역 데이터 마스터 블록(212)은 데이터 신호의 역을 수신하도록 구성된다. 데이터 슬레이브 블록(206)은 클록 사이클의 상승 에지 동안 출력 데이터 신호를 생성하도록 구성된다. 역 슬레이브 블록(216)은 클록 사이클의 상승 에지에서 출력 데이터 신호의 역을 생성하도록 구성된다. 마스터 교차 결합 피드백(208) 및 슬레이브 교차 결합 피드백(210)은 세트/리세트 신호를 제1 경로로부터 제2 경로로 또는 제2 경로로부터 제1 경로로 전달한다. 일부 양태들에서, 마스터 교차 결합 피드백(208) 및 슬레이브 교차 결합 피드백(210)은 데이터 경로에 있지 않다.
데이터 마스터 블록(202)은 버퍼(218) 및 버퍼(220)를 포함할 수 있다. 일부 양태들에서, 버퍼(220)는 세트 및 리세트 기능을 가질 수 있다. 버퍼(220)는 세트 신호 및 리세트 신호에 결합될 수 있다. 스위치(204)는 버퍼(222)를 포함한다. 버퍼(222)는 클록 신호 및 클록 신호의 역에 의해 제어될 수 있다. 역 신호는 단일 스테이지 인버터, 2-스테이지 인버터 등을 이용하여 또는 외부 회로(예를 들어, 외부 회로로부터의 2-위상 클록 신호)를 이용하여 생성될 수 있다.
마스터 교차 결합 피드백(208)은 버퍼(218)의 출력과 버퍼(234)의 출력 사이에 결합된다. 마스터 교차 결합 피드백(208)은 인버터(226) 및 인버터(228)를 포함한다. 일부 양태들에서, 인버터(226)는 세트 신호 및 리세트 신호에 결합될 수 있다.
슬레이브 교차 결합 피드백(210)은 데이터 마스터 슬레이브 스위치(204)의 출력과 역 데이터 마스터 슬레이브 스위치(214)의 출력 사이에 결합된다. 슬레이브 교차 결합 피드백(210)은 인버터(230) 및 인버터(232)를 포함한다. 인버터(232)는 세트 신호 및 리세트 신호에 결합될 수 있다. 마스터 교차 결합 피드백(208) 및 슬레이브 교차 결합 피드백(210)은 다른 경로에 세트/리세트를 전달하도록 구성된다.
역 데이터 마스터 블록(212)은 버퍼(234) 및 버퍼(236)를 포함한다. 버퍼(236)는 세트/리세트 기능을 가질 수 있다. 버퍼(236)는 세트 및 리세트 신호에 결합될 수 있다. 역 마스터 슬레이브 스위치(214)는 버퍼(238)를 포함한다. 역 슬레이브 블록(216)은 버퍼(240)를 포함한다. 역 데이터 마스터 블록(212)의 출력은 역 마스터 슬레이브 스위치(214)의 입력에 결합된다. 역 마스터 슬레이브 스위치의 출력은 역 슬레이브 블록(216)에 결합된다.
도 3은 일부 실시예들에 따른, 세트 및 리세트 기능이 없는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로(300)를 도시하는 개략도이다. 반전 및 비반전 신호 양자에 대한 데이터 입력으로부터 출력으로의 경로는 동일하다.
회로(300)는 데이터 마스터 블록(302), 데이터 마스터-슬레이브 스위치(304), 데이터 슬레이브 블록(306), 마스터 교차 결합 피드백(308), 슬레이브 교차 결합 피드백(310), 역 데이터 마스터 블록(312), 역 마스터 슬레이브 스위치(314) 및 역 슬레이브 블록(316)을 포함한다.
도 3에 도시된 바와 같이, 반전 및 비반전 신호 양자에 대한 데이터 입력으로부터 출력으로의 경로는 동일하다. 즉, 양쪽 경로들에서의 디바이스들의 수는 실질적으로 동일하다.
데이터 마스터 블록(302)은 트랜지스터 Q1, 트랜지스터 Q2, 트랜지스터 Q3, 트랜지스터 Q4, 트랜지스터 Q5, 및 트랜지스터 Q6을 포함할 수 있다. 일부 양태들에서, 회로(300)의 트랜지스터들은 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor)(MOSFET)들일 수 있다. 일부 양태들에서, 트랜지스터 Q1, 트랜지스터 Q2, 트랜지스터 Q5는 p-타입 트랜지스터들일 수 있다. 트랜지스터 Q4, 트랜지스터 Q3, 및 트랜지스터 Q6은 n-타입 트랜지스터들일 수 있다.
데이터 신호 D는 트랜지스터 Q1의 게이트 및 트랜지스터 Q3의 게이트에 결합된다. 트랜지스터 Q1의 드레인은 트랜지스터 Q2의 소스에 결합된다. 트랜지스터 Q2의 드레인은 트랜지스터 Q4의 드레인에 결합된다. 트랜지스터 Q4의 소스는 트랜지스터 Q3의 드레인에 결합된다. 트랜지스터 Q1 및 트랜지스터 Q5는 전원(power supply)(도 3에서 Vdd로 표시됨)에 결합된다.
일부 양태들에서, 트랜지스터 Q5 및 트랜지스터 Q6의 각자의 게이트는 트랜지스터 Q2 및 트랜지스터 Q4의 드레인에 결합된다.
데이터 마스터-슬레이브 스위치(304)는 트랜지스터 Q7 및 트랜지스터 Q8을 포함한다. 트랜지스터 Q7 및 트랜지스터 Q8의 각자의 소스는 트랜지스터 Q5 및 트랜지스터 Q6의 드레인에 결합된다. 트랜지스터 Q7 및 트랜지스터 Q8은 각각 클록 신호 및 역 클록 신호(도 3에서 CKM 및 CKMN으로 표시됨)에 의해 게이팅된다. 트랜지스터 Q7의 소스는 트랜지스터 Q8의 소스에 결합된다. 일부 양태들에서, 트랜지스터 Q7은 p-타입 트랜지스터이고, Q8은 n-타입 트랜지스터이다.
데이터 슬레이브 블록(306)은 트랜지스터 Q9, 트랜지스터 Q10, 트랜지스터 Q11, 및 트랜지스터 Q12를 포함한다. 트랜지스터 Q9의 드레인은 트랜지스터 Q10의 드레인에 결합된다. 트랜지스터 Q11의 드레인은 트랜지스터 Q12의 드레인에 결합된다. 트랜지스터 Q11의 게이트 및 트랜지스터 Q12의 게이트는 트랜지스터 Q9의 드레인에 결합된다. 트랜지스터 Q7의 드레인 및 트랜지스터 Q8의 드레인은 트랜지스터 Q9의 게이트 및 트랜지스터 Q10의 게이트에 결합된다. 출력 신호는 트랜지스터 Q12의 드레인으로부터 취해질 수 있다. 일부 양태들에서, 트랜지스터 Q9 및 트랜지스터 Q11은 p-타입 트랜지스터들이다. 트랜지스터 Q10 및 트랜지스터 Q12는 n-타입 트랜지스터들이다.
마스터 교차 결합 피드백(308)은 트랜지스터 Q13, 트랜지스터 Q14, 트랜지스터 Q15, 트랜지스터 Q16, 트랜지스터 Q17, 트랜지스터 Q18, 및 트랜지스터 Q19, 트랜지스터 Q20을 포함한다. 일부 양태들에서, 트랜지스터 Q13, 트랜지스터 Q14, 트랜지스터 Q17, 및 트랜지스터 Q18는 p-타입 트랜지스터들이다. 트랜지스터 Q15, 트랜지스터 Q16, 트랜지스터 Q19, 및 트랜지스터 Q20은 n-타입 트랜지스터들이다. 트랜지스터 Q14 및 트랜지스터 Q15는 각각 클록 신호 및 역 클록 신호에 의해 게이팅된다. 트랜지스터 Q18 및 트랜지스터 Q19는 각각 클록 신호 및 역 클록 신호에 의해 게이팅된다. 트랜지스터 Q14의 드레인은 트랜지스터 Q17의 게이트 및 트랜지스터 Q20의 게이트에 결합된다. 트랜지스터 Q18의 드레인은 트랜지스터 Q13의 게이트 및 트랜지스터 Q16의 게이트에 결합된다.
슬레이브 교차 결합 피드백(310)은 트랜지스터 Q21, 트랜지스터 Q22, 트랜지스터 Q23, 트랜지스터 Q24, 트랜지스터 Q25, 트랜지스터 Q26, 트랜지스터 Q27, 및 트랜지스터 Q28을 포함한다. 일부 양태들에서, 트랜지스터 Q21, 트랜지스터 Q22, 트랜지스터 Q25, 및 트랜지스터 Q26은 p-타입 트랜지스터들이다. 트랜지스터 Q23, 트랜지스터 Q24, 트랜지스터 Q27, 및 트랜지스터 Q28은 n-타입 트랜지스터들이다. 트랜지스터 Q22 및 트랜지스터 Q27은 클록 신호에 의해 게이팅된다. 트랜지스터 Q22 및 트랜지스터 Q26은 클록 신호의 역에 의해 게이팅된다. 트랜지스터 Q22의 드레인은 트랜지스터 Q28 및 트랜지스터 Q25의 게이트에 결합된다. 트랜지스터 Q26의 드레인은 트랜지스터 Q24 및 트랜지스터 Q21의 게이트에 결합된다.
역 데이터 마스터 블록(312)은 트랜지스터 Q29, 트랜지스터 Q30, 트랜지스터 Q31, 트랜지스터 Q32, 트랜지스터 Q33, 및 트랜지스터 Q34를 포함한다. 일부 양태들에서, 트랜지스터 Q29, 트랜지스터 Q30, 트랜지스터 Q33은 p-타입 트랜지스터들이다. 트랜지스터 Q31, 트랜지스터 Q32, 및 트랜지스터 Q34는 n-타입 트랜지스터들이다.
데이터 신호의 역(도 3에서 DB로 표시됨)은 트랜지스터 Q29의 게이트 및 트랜지스터 Q32의 게이트에 결합된다. 트랜지스터 Q29의 드레인은 트랜지스터 Q30의 소스에 결합된다. 트랜지스터 Q30의 드레인은 트랜지스터 Q31의 드레인에 결합된다. 트랜지스터 Q31의 소스는 트랜지스터 Q32의 드레인에 결합된다.
일부 양태들에서, 트랜지스터 Q33 및 트랜지스터 Q34의 각자의 게이트는 트랜지스터 Q31의 드레인 및 트랜지스터 Q32의 드레인에 결합된다.
역 마스터 슬레이브 스위치(314)는 트랜지스터 Q35 및 트랜지스터 Q36을 포함한다. 트랜지스터 Q35는 p-타입 트랜지스터일 수 있다. 트랜지스터 Q36은 n-타입 트랜지스터일 수 있다. 트랜지스터 Q35의 소스는 트랜지스터 Q36의 소스 및 트랜지스터 Q33의 드레인에 결합된다.
역 슬레이브 블록(316)은 트랜지스터 Q37, 트랜지스터 Q38, 트랜지스터 Q39, 및 트랜지스터 Q40을 포함한다. 트랜지스터 Q37 및 트랜지스터 Q39는 p-타입 트랜지스터들일 수 있다. 트랜지스터 Q37의 드레인 및 트랜지스터 Q38의 드레인은 트랜지스터 Q39의 게이트 및 트랜지스터 Q40의 게이트 및 트랜지스터 Q26의 드레인에 결합된다. 출력 신호(즉, 도 3에서 QN으로 표시된 반전 신호)는 트랜지스터 Q40의 드레인으로부터의 것이다.
일부 양태들에서, 클록 신호 및 역 클록 신호는 단일 인버터, 2개의 인버터(예를 들어, 도 3의 U3 및 U4), 또는 임의의 다른 수의 인버터들을 이용하여 생성될 수 있다. 일부 양태들에서, 클록 신호 및 역 클록 신호는 외부 회로로부터의 2-위상 클록으로부터 제공될 수 있다.
도 3에 도시된 바와 같이, 반전 및 비반전 신호들에 대한 입력으로부터 출력 신호로의 각각의 경로는 동일한 마스터 및 슬레이브 래치들을 포함한다. 클록 신호가 로우(low)일 때, 입력 데이터는 마스터 래치의 내용을 오버라이트(overwrite)하고, 클록 신호가 하이(high)일 때, 마스터 래치는 슬레이브 래치의 내용을 오버라이트한다. 본 명세서에 설명된 차동 플립-플롭 설계는 정적이므로, 클록은 그의 최대값까지의 임의의 주파수에서 실행될 수 있다.
도 4는 본 개시내용의 실시예에 따른, 세트 및 리세트 기능이 있는 차동 플립-플롭들을 이용하여 반전 및 비반전 출력 신호들을 생성하기 위한 회로(400)의 개략도이다. 반전 및 비반전 신호 양자에 대한 데이터 입력으로부터 출력으로의 경로는 실질적으로 동일하다. 즉, 양쪽 경로들에서의 디바이스들의 수는 실질적으로 동일하다.
회로(400)는 데이터 마스터 블록(402), 데이터 마스터-슬레이브 스위치(404), 데이터 슬레이브 블록(406), 마스터 교차 결합 피드백(408), 슬레이브 교차 결합 피드백(410), 역 데이터 마스터 블록(412), 역 마스터 슬레이브 스위치(414), 및 역 슬레이브 블록(416)을 포함한다.
데이터 마스터 블록(402)은 트랜지스터 Q1, 트랜지스터 Q2, 트랜지스터 Q3, 트랜지스터 Q4, 트랜지스터 Q5, 트랜지스터 Q6, 트랜지스터 Q7, 트랜지스터 Q8, 트랜지스터 Q9, 및 트랜지스터 Q10을 포함할 수 있다. 트랜지스터 Q1, 트랜지스터 Q2, 트랜지스터 Q5, 트랜지스터 Q6, 및 트랜지스터 Q7은 p-타입 트랜지스터들일 수 있다. 트랜지스터 Q3, 트랜지스터 Q4, 트랜지스터 Q8, 트랜지스터 Q9 및 트랜지스터 Q10은 n-타입 트랜지스터들일 수 있다. 데이터 신호(도 4에서 D로 표시됨)는 트랜지스터 Q1의 게이트 및 트랜지스터 Q3의 게이트에 결합된다. 트랜지스터 Q1의 드레인은 트랜지스터 Q2의 소스에 결합된다. 트랜지스터 Q2의 드레인은 트랜지스터 Q4의 드레인에 결합된다. 트랜지스터 Q4의 소스는 트랜지스터 Q3의 드레인에 결합된다.
일부 양태들에서, 트랜지스터 Q5 및 트랜지스터 Q6은 병렬로 결합된다. 트랜지스터 Q10은 트랜지스터 Q8의 드레인과 트랜지스터 Q9의 소스 사이에 결합된다. 트랜지스터 Q6 및 트랜지스터 Q9는 세트 신호(도 4에서 SDB로 표시됨)에 의해 게이팅된다. 트랜지스터 Q7 및 트랜지스터 Q10은 리세트 신호(도 4에서 RD로 표시됨)에 의해 게이팅된다. 트랜지스터 Q5의 게이트 및 트랜지스터 Q8의 게이트는 트랜지스터 Q2의 드레인에 결합된다.
데이터 마스터-슬레이브 스위치(404)는 트랜지스터 Q11 및 트랜지스터 Q12를 포함한다. 트랜지스터 Q11은 p-타입 트랜지스터일 수 있다. 트랜지스터 Q12는 n-타입 트랜지스터일 수 있다. 트랜지스터 Q11 및 트랜지스터 Q12의 각자의 소스는 트랜지스터 Q10의 드레인에 결합된다. 트랜지스터 Q11 및 트랜지스터 Q12는 각각 클록 신호 및 역 클록 신호에 의해 게이팅된다. 트랜지스터 Q11의 소스는 트랜지스터 Q12의 소스에 결합된다.
데이터 슬레이브 블록(406)은 트랜지스터 Q13, 트랜지스터 Q14, 트랜지스터 Q15, 및 트랜지스터 Q16을 포함한다. 일부 양태들에서, 트랜지스터 Q13 및 트랜지스터 Q15는 p-타입 트랜지스터들이다. 트랜지스터 Q14 및 트랜지스터 Q16은 n-타입 트랜지스터들이다. 트랜지스터 Q13의 드레인 및 트랜지스터 Q14의 드레인은 트랜지스터 Q15의 게이트 및 트랜지스터 Q16의 게이트에 결합된다. 트랜지스터 Q15의 드레인은 트랜지스터 Q16의 드레인에 결합된다.
마스터 교차 결합 피드백(408)은 트랜지스터 Q17, 트랜지스터 Q18, 트랜지스터 Q19, 트랜지스터 Q20, 트랜지스터 Q21, 트랜지스터 Q22, 트랜지스터 Q23, 트랜지스터 Q24, 트랜지스터 Q25, 트랜지스터 Q26, 트랜지스터 Q27, 및 트랜지스터 Q28을 포함한다. 일부 양태들에서, 트랜지스터 Q17, 트랜지스터 Q18, 트랜지스터 Q20, 트랜지스터 Q19, 트랜지스터 Q25, 및 트랜지스터 Q26은 p-타입 트랜지스터들일 수 있다. 트랜지스터 Q21, 트랜지스터 Q22, 트랜지스터 Q23, 트랜지스터 Q24, 트랜지스터 Q28, 및 트랜지스터 Q27은 n-타입 트랜지스터들일 수 있다.
트랜지스터 Q19 및 트랜지스터 Q26은 클록 신호에 의해 게이팅된다. 트랜지스터 Q21 및 트랜지스터 Q28은 역 클록 신호에 의해 게이팅된다. 트랜지스터 Q17, 트랜지스터 Q24는 세트 신호에 의해 게이팅된다. 트랜지스터 Q20 및 트랜지스터 Q22는 리세트 신호에 의해 게이팅된다.
트랜지스터 Q17의 드레인은 트랜지스터 Q18의 소스에 결합된다. 트랜지스터 Q20은 트랜지스터 Q17과 트랜지스터 Q18 사이에 결합된다. 트랜지스터 Q19의 소스는 트랜지스터 Q18의 드레인에 결합된다. 트랜지스터 Q21의 드레인은 트랜지스터 Q19에 결합된다. 트랜지스터 Q22의 드레인은 트랜지스터 Q21의 소스에 결합된다. 트랜지스터 Q21의 소스는 트랜지스터 Q27의 게이트에 결합된다. 트랜지스터 Q23의 드레인 및 트랜지스터 Q24의 드레인은 트랜지스터 Q22의 소스에 결합된다.
트랜지스터 Q25의 게이트 및 트랜지스터 Q27의 게이트는 트랜지스터 Q2의 드레인에 결합된다. 트랜지스터 Q26의 소스는 트랜지스터 Q25의 드레인에 결합된다. 트랜지스터 Q28의 드레인은 트랜지스터 Q26의 드레인에 결합된다. 트랜지스터 Q27의 드레인은 트랜지스터 Q28의 소스에 결합된다.
슬레이브 교차 결합 피드백(410)은 트랜지스터 Q29, 트랜지스터 Q30, 트랜지스터 Q31, 트랜지스터 Q32, 트랜지스터 Q33, 트랜지스터 Q34, 트랜지스터 Q35, 트랜지스터 Q36, 트랜지스터 Q37, 트랜지스터 Q38, 트랜지스터 Q39, 및 트랜지스터 Q40을 포함한다. 일부 양태들에서, 트랜지스터 Q29, 트랜지스터 Q30, 트랜지스터 Q31, 트랜지스터 Q32, 트랜지스터 Q37, 및 트랜지스터 Q38은 p-타입 트랜지스터들이다. 일부 양태들에서, 트랜지스터 Q33, 트랜지스터 Q34, 트랜지스터 Q35, 트랜지스터 Q36, 트랜지스터 Q40, 및 트랜지스터 Q39는 n-타입 트랜지스터들이다.
트랜지스터 Q33 및 트랜지스터 Q40은 클록 신호에 의해 게이팅된다. 트랜지스터 Q31 및 트랜지스터 Q38은 역 클록 신호에 의해 게이팅된다. 트랜지스터 Q29 및 트랜지스터 Q36은 세트 신호에 의해 게이팅된다. 트랜지스터 Q32 및 트랜지스터 Q34는 리세트 신호에 의해 게이팅된다. 트랜지스터 Q29의 드레인은 트랜지스터 Q30의 소스에 결합된다. 트랜지스터 Q32는 트랜지스터 Q29의 소스와 트랜지스터 Q30의 드레인 사이에 결합된다.
트랜지스터 Q31의 소스는 트랜지스터 Q30의 드레인에 결합된다. 트랜지스터 Q33 드레인은 트랜지스터 Q31의 드레인에 결합된다. 트랜지스터 Q34의 드레인은 트랜지스터 Q33의 소스에 결합된다. 트랜지스터 Q35의 드레인 및 트랜지스터 Q36의 드레인은 트랜지스터 Q34의 소스에 결합된다.
트랜지스터 Q37의 게이트 및 트랜지스터 Q39의 게이트는 트랜지스터 Q31의 드레인에 결합된다. 트랜지스터 Q38의 소스는 트랜지스터 Q37의 드레인에 결합된다. 트랜지스터 Q40의 드레인은 트랜지스터 Q38의 드레인에 결합된다. 트랜지스터 Q39의 드레인은 트랜지스터 Q40의 소스에 결합된다. 트랜지스터 Q40의 드레인은 Q35의 게이트 및 트랜지스터 Q30의 게이트에 결합된다.
역 데이터 마스터 블록(412)은 트랜지스터 Q41, 트랜지스터 Q42, 트랜지스터 Q43, 트랜지스터 Q44, 트랜지스터 Q45, 트랜지스터 Q46, 트랜지스터 Q47, 트랜지스터 Q48, 트랜지스터 Q49, 및 트랜지스터 Q50을 포함한다. 일부 양태들에서, 트랜지스터 Q41, 트랜지스터 Q42, 트랜지스터 Q45, 트랜지스터 Q46, 트랜지스터 Q47은 p-타입 트랜지스터들이다. 일부 양태들에서, 트랜지스터 Q44, 트랜지스터 Q43, 트랜지스터 Q48, 트랜지스터 Q49, 및 트랜지스터 Q50은 n-타입 트랜지스터들이다.
트랜지스터 Q21 및 트랜지스터 Q43은 그들 각자의 게이트에서 역 데이터 신호에 결합된다. 트랜지스터 Q42는 역 클록 신호에 의해 게이팅되고, 트랜지스터 Q44는 클록 신호에 의해 게이팅된다. 트랜지스터 Q45 및 트랜지스터 Q50은 세트 신호에 의해 게이팅된다. 트랜지스터 Q47 및 트랜지스터 Q48은 리세트 신호에 의해 게이팅된다.
트랜지스터 Q41의 드레인은 트랜지스터 Q42의 소스에 결합된다. 트랜지스터 Q42의 드레인은 트랜지스터 Q44의 드레인에 결합된다. 트랜지스터 Q44의 소스는 트랜지스터 Q43에 결합된다.
트랜지스터 Q45의 드레인은 트랜지스터 Q46의 소스에 결합된다. 트랜지스터 Q46의 게이트는 트랜지스터 Q42의 드레인에 결합된다. 트랜지스터 Q47은 트랜지스터 Q45의 소스와 트랜지스터 Q46의 드레인 사이에 결합된다. 트랜지스터 Q48의 드레인은 트랜지스터 Q46의 드레인에 결합된다. 트랜지스터 Q49의 드레인 및 트랜지스터 Q50의 드레인은 트랜지스터 Q48의 소스에 결합된다.
역 마스터 슬레이브 스위치(414)는 트랜지스터 Q51 및 트랜지스터 Q52를 포함한다. 일부 양태들에서, 트랜지스터 Q51은 p-타입 트랜지스터일 수 있다. 트랜지스터 Q52는 n-타입 트랜지스터일 수 있다. 트랜지스터 Q51의 소스는 트랜지스터 Q52의 소스 및 트랜지스터 Q46의 드레인에 결합된다.
역 슬레이브 블록(416)은 트랜지스터 Q53, 트랜지스터 Q54, 트랜지스터 Q55, 및 트랜지스터 Q56을 포함한다. 일부 양태들에서, 트랜지스터 Q53 및 트랜지스터 Q55는 n-타입 트랜지스터들일 수 있다. 트랜지스터 Q54 및 트랜지스터 Q56은 n-타입 트랜지스터일 수 있다. 트랜지스터 Q53의 드레인 및 트랜지스터 Q54의 드레인은 트랜지스터 Q55의 게이트 및 트랜지스터 Q56의 게이트에 결합된다. 트랜지스터 Q53의 게이트 및 트랜지스터 Q54의 게이트는 트랜지스터 Q53의 드레인에 결합된다. 출력 신호는 트랜지스터 Q55의 드레인으로부터 취해질 수 있다.
도 4에 도시된 바와 같이, 제안된 차동 플립-플롭 설계에 대한 진리표가 아래에 도시된다.
표 1: 진리표
도 4에 도시된 차동 플립-플롭 설계에 대한 타이밍도가 도 5에 도시된다. 도 5에서의 트레이스(504) 및 트레이스(506)에 의해 도시된 바와 같이, 입력 신호들(D 및 DB(반전 입력 신호))은 상보형 입력 신호들이다. 트레이스(510) 및 트레이스(508)에 의해 각각 도시된 반전 출력 신호 Qn 및 비반전 출력 신호 Q는 표 1에 도시된 진리표에 따라 생성된다. 트레이스(502)는 클록 신호를 나타낸다. 트레이스(512)는 리세트 신호를 나타낸다. 트레이스(514)는 세트 신호를 나타낸다. 예시적인 활성 하이 리세트/세트는 약 t=5.18u로 도시된다.
표 2는 도 4에 도시된 바와 같은 차동 플립-플롭 설계를 갖는 셀 및 반전 출력 신호 경로에 입력되는 데이터 내의 추가적인 인버터를 이용하는 기준 셀에 대한 예시적인 성능 비교 데이터를 나타낸다.
표 2: 예시적인 결과들
따라서, 도 4에 도시된 바와 같은 세트 및 리세트를 갖는 차동 플립-플롭들은 생성된 반전 및 비반전 출력 신호들 사이의 위상차를 감소시킬 수 있다. 또한, 더 빠른 클록들이 이용될 수 있고, 세트 및 리세트 입력들 양자가 소비를 위해 이용가능할 수 있다.
도 6은 본 개시내용의 실시예에 따른, 신호 및 반전 신호를 생성하기 위한 방법(600)의 흐름도이다.
602에서, 데이터 입력 신호의 반전 신호가 생성된다. 일부 양태들에서, 데이터 입력 신호의 반전 신호 및 데이터 입력 신호는 클록 사이클의 상승 에지 동안 입력에 이용가능하다. 일부 양태들에서, 반전 신호는 인버터를 이용하여 생성될 수 있다.
604에서, 데이터 입력 신호는 클록 사이클의 상승 에지 동안 제1 회로 경로에 대한 입력으로서 인가되어 출력 신호를 생성할 수 있다.
606에서, 클록 사이클의 상승 에지 동안 반전 신호가 제2 회로 경로에 입력으로서 인가된다. 일부 양태들에서, 제2 회로 경로는 제1 회로 경로와 동일할 수 있다. 제2 회로 경로는 제1 회로 경로와 동일한 수의 요소들(예를 들어, 트랜지스터들)을 가질 수 있다. 일부 양태들에서, 제2 회로 경로는 제1 회로 경로와 실질적으로 유사할 수 있다. 예를 들어, 제1 회로 경로 및 제2 회로 경로는 동일한 수의 래치들을 가질 수 있다. 일부 양태들에서, 제1 회로 경로는 제1 마스터 래치 및 제1 슬레이브 래치를 포함할 수 있다. 제2 회로 경로는 또한 제2 마스터 래치 및 제2 슬레이브 래치를 포함할 수 있다.
일부 양태들에서, 제1 회로 경로는 제1 회로 경로에서 세트 신호 또는 리세트 신호를 수신할 수 있다. 세트 신호 또는 리세트 신호는 피드백 회로를 통해 제2 회로 경로에 전달될 수 있다.
도 7은 집적 회로를 나타내는 설계 데이터 및 명령어들을 변환하고 검증하기 위해 집적 회로와 같은 제조 물품의 설계, 검증, 및 제조 동안 이용되는 프로세스들(700)의 예시적인 세트를 도시한다. 이러한 프로세스들 각각은 다수의 모듈들 또는 동작들로서 구조화되고 가능해질 수 있다. 용어 'EDA'는 용어 '전자 설계 자동화'를 나타낸다. 이러한 프로세스들은 설계자에 의해 공급되는 정보, 즉, EDA 프로세스들(712)의 세트를 이용하는 제조 물품을 생성하도록 변환되는 정보를 갖는 제품 아이디어(710)의 생성으로 시작한다. 설계가 완료될 때, 설계는 테이프 아웃(taped-out)되고(734), 이는 집적 회로에 대한 아트워크(artwork)(예를 들어, 기하학적 패턴들)가 마스크 세트를 제조하기 위해 제조 설비에 전송되고, 이는 이후 집적 회로를 제조하기 위해 이용된다. 테이프 아웃 후에, 반도체 다이가 제조되고(736), 패키징 및 조립 프로세스들이 수행되어(738) 완성된 집적 회로를 생성한다(740).
회로 또는 전자 구조체에 대한 사양들은 로우-레벨 트랜지스터 재료 레이아웃들로부터 하이-레벨 기술 언어들까지의 범위일 수 있다. VHDL, Verilog, SystemVerilog, SystemC, MyHDL 또는 OpenVera와 같은 하드웨어 기술 언어('HDL')를 이용하여 회로들 및 시스템들을 설계하기 위해 하이-레벨의 표현이 이용될 수 있다. HDL 기술은 로직-레벨 레지스터 전송 레벨('RTL') 기술, 게이트-레벨 기술, 레이아웃-레벨 기술, 또는 마스크-레벨 기술로 변환될 수 있다. 더 상세한 기술인 각각의 더 낮은 표현 레벨은 설계 기술에 더 유용한 상세, 예를 들어, 기술을 포함하는 모듈들에 대한 더 많은 상세를 추가한다. 더 상세한 기술들인 더 낮은 레벨들의 표현은 컴퓨터에 의해 생성되거나, 설계 라이브러리로부터 도출되거나, 다른 설계 자동화 프로세스에 의해 생성될 수 있다. 더 상세한 기술들을 특정하기 위한 더 낮은 레벨의 표현 언어에서의 사양 언어의 예는 SPICE이며, 그것은 많은 아날로그 컴포넌트들을 갖는 회로들의 상세한 기술들에 이용된다. 각각의 레벨의 표현에서의 기술들은 그 계층의 대응하는 시스템들(예를 들어, 정식 검증 시스템)에 의한 이용을 위해 인에이블된다. 설계 프로세스는 도 7에 도시된 시퀀스를 이용할 수 있다. 설명된 프로세스들은 EDA 제품들(또는 EDA 시스템들)에 의해 가능해질 수 있다.
시스템 설계(714) 동안, 제조될 집적 회로의 기능이 특정된다. 설계는 전력 소비, 성능, 면적(물리적 및/또는 코드의 라인들), 및 비용의 감소 등과 같은 원하는 특성들을 위해 최적화될 수 있다. 설계를 상이한 타입들의 모듈들 또는 컴포넌트들로 파티셔닝하는 것은 이 스테이지에서 발생할 수 있다.
로직 설계 및 기능 검증(716) 동안, 회로 내의 모듈들 또는 컴포넌트들은 하나 이상의 기술 언어들로 특정되고, 사양은 기능 정확도에 대해 체크된다. 예를 들어, 회로의 컴포넌트들은 설계되는 회로 또는 시스템의 사양의 요건들에 부합하는 출력들을 생성하도록 검증될 수 있다. 기능 검증은 시뮬레이터들 및 다른 프로그램들, 예컨대, 테스트벤치 발생기들, 정적 HDL 체커들, 및 정식 검증기들을 이용할 수 있다. 일부 실시예들에서, '에뮬레이터들' 또는 '프로토타이핑 시스템들(prototyping systems)'로 지칭되는 컴포넌트들의 특수 시스템들은 기능 검증의 속도를 높이는 데 이용된다.
테스트를 위한 합성 및 설계(718) 동안, HDL 코드는 네트리스트로 변환된다. 일부 실시예들에서, 네트리스트는 그래프 구조일 수 있으며, 그래프 구조의 에지들은 회로의 컴포넌트들을 나타내고, 그래프 구조의 노드들은 컴포넌트들이 어떻게 상호접속되는지를 나타낸다. HDL 코드 및 네트리스트 둘 다는, 제조될 때, 집적 회로가 특정된 설계에 따라 수행하는 것을 검증하기 위해 EDA 제품에 의해 이용될 수 있는 계층적 제조 물품들이다. 네트리스트는 타겟 반도체 제조 기술에 대해 최적화될 수 있다. 추가적으로, 완성된 집적 회로는 집적 회로가 사양의 요건들을 만족시키는지를 검증하기 위해 테스트될 수 있다.
네트리스트 검증(720) 동안, 네트리스트는 타이밍 제약의 준수 및 HDL 코드와의 대응에 대해 체크된다. 설계 계획(722) 동안, 집적 회로에 대한 전체 플로어 계획(overall floor plan)이 구성되고, 타이밍 및 최상위 레벨 라우팅을 위해 분석된다.
레이아웃 또는 물리적 구현(724) 동안, 물리적 배치(트랜지스터들 또는 커패시터들과 같은 회로 컴포넌트들의 포지셔닝) 및 라우팅(다수의 도전체들에 의한 회로 컴포넌트들의 접속)이 발생하고, 특정 로직 기능들을 가능하게 하기 위한 라이브러리로부터의 셀들의 선택이 수행될 수 있다. 본 명세서에서 이용된 바와 같이, 용어 '셀'은 부울 로직 기능(Boolean logic function)(예를 들어, AND, OR, NOT, XOR) 또는 (플립-플롭 또는 래치와 같은) 저장 기능을 제공하는 트랜지스터들, 다른 컴포넌트들 및 상호접속들의 세트를 지정할 수 있다. 본 명세서에서 이용된 바와 같이, 회로 '블록'은 둘 이상의 셀을 지칭할 수 있다. 셀 및 회로 블록 둘 다는 모듈 또는 컴포넌트라고 지칭될 수 있고, 물리적 구조들 및 시뮬레이션들 둘 다로 인에이블된다. 파라미터들은 크기와 같은 ('표준 셀들'에 기초하여) 선택된 셀들에 대해 지정되고, EDA 제품들에 의한 이용을 위해 데이터베이스에서 액세스 가능하게 된다.
분석 및 추출(726) 동안, 회로 기능은 레이아웃 레벨에서 검증되고, 이는 레이아웃 설계의 개선을 허용한다. 물리적 검증(728) 동안, DRC 제약들, 전기적 제약들, 리소그래피 제약들과 같은 제조 제약들이 정확하고, 회로 기능이 HDL 설계 사양과 매칭하도록 보장하기 위해 레이아웃 설계가 체크된다. 해상도 향상(730) 동안, 레이아웃의 기하구조는 회로 설계가 제조되는 방법을 개선하도록 변환된다.
테이프 아웃 동안, 데이터는 리소그래피 마스크들의 생성을 위해 (적절한 경우에 리소그래피 향상들이 적용된 후에) 이용되도록 생성된다. 마스크 데이터 준비(732) 동안, '테이프 아웃' 데이터는 완성된 집적 회로들을 생성하는 데 이용되는 리소그래피 마스크들을 생성하는 데 이용된다.
(도 8의 컴퓨터 시스템(800)과 같은) 컴퓨터 시스템의 저장 서브시스템은 본 명세서에서 설명되는 EDA 제품들의 일부 또는 전부에 의해 이용되는 프로그램들 및 데이터 구조들, 및 라이브러리에 대한 셀들의 개발을 위해 그리고 라이브러리를 이용하는 물리 및 로직 설계를 위해 이용되는 제품들을 저장하는 데 이용될 수 있다.
도 8은, 머신으로 하여금 본 명세서에서 논의된 방법들 중 임의의 하나 이상을 수행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템(800)의 예시적인 머신을 도시한다. 대안적인 구현들에서, 머신은 LAN, 인트라넷, 엑스트라넷, 및/또는 인터넷에서 다른 머신들에 접속(예를 들어, 네트워킹)될 수 있다. 머신은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 머신으로서, 피어-투-피어(또는 분산형) 네트워크 환경에서 피어 머신으로서, 또는 클라우드 컴퓨팅 인프라구조 또는 환경에서 서버 또는 클라이언트 머신으로서 동작할 수 있다.
머신은 PC(personal computer), 태블릿 PC, STB(set-top box), PDA(Personal Digital Assistant), 셀룰러 전화, 웹 기기, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신에 의해 취해질 액션들을 명시하는 명령어들의 세트(순차적 또는 다른 방식)를 실행할 수 있는 임의의 머신일 수 있다. 또한, 단일 머신이 예시되어 있지만, "머신"이라는 용어는 또한 본 명세서에서 논의된 방법들 중 임의의 하나 이상을 수행하기 위해 명령어들의 세트(또는 다수의 세트들)를 개별적으로 또는 공동으로 실행하는 머신들의 임의의 집합을 포함하는 것으로 간주되어야 한다.
예시적인 컴퓨터 시스템(800)은, 버스(830)를 통해 서로 통신하는, 처리 디바이스(802), 메인 메모리(804)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM)), 정적 메모리(806)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 데이터 저장 디바이스(818)를 포함한다.
처리 디바이스(802)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 프로세서를 나타낸다. 보다 구체적으로, 처리 디바이스는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 또는 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 처리 디바이스(802)는 또한 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 처리 디바이스(802)는 본 명세서에 설명된 동작들 및 단계들을 수행하기 위한 명령어들(826)을 실행하도록 구성될 수 있다.
컴퓨터 시스템(800)은 네트워크(820)를 통해 통신하기 위해 네트워크 인터페이스 디바이스(808)를 더 포함할 수 있다. 컴퓨터 시스템(800)은 또한, 비디오 디스플레이 유닛(810)(예를 들어, 액정 디스플레이(LCD) 또는 음극선관(CRT)), 영숫자 입력 디바이스(812)(예를 들어, 키보드), 커서 제어 디바이스(814)(예를 들어, 마우스), 그래픽 처리 유닛(822), 신호 생성 디바이스(816)(예를 들어, 스피커), 그래픽 처리 유닛(822), 비디오 처리 유닛(828), 및 오디오 처리 유닛(832)을 포함할 수 있다.
데이터 저장 디바이스(818)는, 본 명세서에 설명된 방법들 또는 기능들 중 임의의 하나 이상을 구현하는 소프트웨어 또는 명령어들(826)의 하나 이상의 세트가 저장되어 있는 머신 판독가능 저장 매체(824)(비일시적 컴퓨터 판독가능 매체라고도 알려짐)를 포함할 수 있다. 명령어들(826)은 또한 컴퓨터 시스템(800)에 의한 그것의 실행 동안 메인 메모리(804) 내에 및/또는 처리 디바이스(802) 내에 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(804) 및 처리 디바이스(802)는 또한 머신 판독가능 저장 매체들을 구성한다.
일부 구현들에서, 명령어들(826)은 본 개시내용에 대응하는 기능성을 구현하는 명령어들을 포함한다. 머신 판독가능 저장 매체(824)가 예시적인 구현에서 단일 매체인 것으로 도시되어 있지만, "머신 판독가능 저장 매체"라는 용어는 명령어들의 하나 이상의 세트를 저장하는 단일 매체 또는 다수의 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스, 및/또는 연관된 캐시들 및 서버들)를 포함하는 것으로 간주되어야 한다. 용어 "머신 판독가능 저장 매체"는 또한, 머신에 의한 실행을 위한 명령어들의 세트를 저장 또는 인코딩할 수 있고, 머신 및 처리 디바이스(802)로 하여금 본 개시내용의 방법들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서, "머신 판독가능 저장 매체"라는 용어는 고체 상태 메모리들, 광학 매체들 및 자기 매체들을 포함하지만 이에 제한되지는 않는 것으로 간주되어야 한다.
이전의 상세한 설명들의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산들의 알고리즘들 및 심볼 표현들의 관점에서 제시되었다. 이러한 알고리즘 설명들 및 표현들은 데이터 처리 분야의 통상의 기술자가 그들의 작업의 본질을 본 기술분야의 다른 통상의 기술자에게 가장 효과적으로 전달하기 위해 이용되는 방식들이다. 알고리즘은 원하는 결과를 초래하는 동작들의 시퀀스일 수 있다. 동작들은 물리적 양들의 물리적 조작들을 요구하는 것들이다. 그러한 양들은 저장, 결합, 비교, 및 다른 방식으로 조작될 수 있는 전기 또는 자기 신호들의 형태를 취할 수 있다. 그러한 신호들은 비트들, 값들, 요소들, 심볼들, 문자들, 항들, 숫자들 등으로 지칭될 수 있다.
그러나, 이들 및 유사한 용어들 모두는 적절한 물리적 양들과 연관되고 이들 양에 적용되는 편리한 라벨들일 뿐이라는 점을 명심해야 한다. 본 개시내용으로부터 명백한 바와 같이 구체적으로 달리 언급되지 않는 한, 설명 전반에 걸쳐, 특정 용어들이 컴퓨터 시스템의 레지스터들 및 메모리들 내의 물리적(전자적) 양들로서 표현되는 데이터를 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 그러한 정보 저장 디바이스들 내의 물리적 양들로서 유사하게 표현되는 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 지칭한다는 것이 이해된다.
본 개시내용은 또한 본 명세서에서의 동작들을 수행하기 위한 장치에 관한 것이다. 이 장치는 의도된 목적을 위해 특별히 구성될 수 있거나, 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 컴퓨터를 포함할 수 있다. 그러한 컴퓨터 프로그램은, 각각이 컴퓨터 시스템 버스에 결합되는, 플로피 디스크들, 광학 디스크들, CD-ROM들, 및 자기-광학 디스크들을 포함하는 임의의 타입의 디스크, 판독 전용 메모리(ROM)들, 랜덤 액세스 메모리(RAM)들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 또는 전자 명령어들을 저장하기에 적합한 임의의 타입의 매체들과 같은, 그러나 이에 제한되지 않는, 컴퓨터 판독가능 저장 매체에 저장될 수 있다.
본 명세서에 제시된 알고리즘들 및 디스플레이들은 본질적으로 임의의 특정 컴퓨터 또는 다른 장치에 관련되지 않는다. 다양한 다른 시스템들이 본 명세서의 교시들에 따라 프로그램들과 함께 이용될 수 있거나, 또는 방법을 수행하기 위해 더 특수화된 장치를 구성하는 것이 편리한 것으로 판명될 수 있다. 또한, 본 개시내용은 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어들이 본 명세서에 설명된 바와 같은 개시내용의 교시들을 구현하기 위해 이용될 수 있다는 것이 이해될 것이다.
본 개시내용은, 본 개시내용에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는 데 이용될 수 있는 명령어들이 저장되어 있는 머신 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 머신 판독가능 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신 판독가능(예를 들어, 컴퓨터 판독가능) 매체는 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체들, 광학 저장 매체들, 플래시 메모리 디바이스들 등과 같은 머신(예를 들어, 컴퓨터) 판독가능 저장 매체를 포함한다.
전술한 개시내용에서, 개시내용의 구현들은 그 특정 예시적인 구현들을 참조하여 설명되었다. 다음의 청구항들에 개시된 바와 같은 본 개시내용의 구현들의 더 넓은 사상 및 범위를 벗어나지 않고 다양한 수정들이 이루어질 수 있다는 것이 명백할 것이다. 본 개시내용이 단일 시제에서의 일부 요소들을 언급하는 경우, 하나 초과의 요소가 도면들에 묘사될 수 있고 유사한 요소들은 유사한 번호들로 라벨링된다. 따라서, 본 개시내용 및 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.
Claims (20)
- 회로로서,
데이터 입력 라인을 포함하는 제1 마스터 스테이지;
역 데이터 입력 라인을 포함하는 제2 마스터 스테이지;
상기 제1 마스터 스테이지의 출력에 결합된 제1 슬레이브 스테이지; 및
상기 제2 마스터 스테이지의 출력에 결합된 제2 슬레이브 스테이지 - 상기 제1 슬레이브 스테이지는 클록 사이클의 상승 에지 동안 출력 신호를 생성하도록 구성되고, 상기 제2 슬레이브 스테이지는 상기 클록 사이클의 상기 상승 에지 동안 반전 출력 신호를 생성하도록 구성되고, 상기 출력 신호 및 상기 반전 출력 신호는 동시에 이용가능함 - 를 포함하는, 회로. - 제1항에 있어서,
상기 제1 마스터 스테이지는 상기 데이터 입력 라인에 접속된 입력단(input end) 및 제2 인버터에 접속된 출력단(output end)을 갖는 제1 인버터를 포함하고, 상기 제2 마스터 스테이지는 상기 역 데이터 입력 라인에 접속된 입력단 및 제4 인버터에 접속된 출력단을 갖는 제3 인버터를 포함하는, 회로. - 제2항에 있어서,
상기 제2 인버터 및 상기 제4 인버터는 세트/리세트 기능을 갖는, 회로. - 제2항에 있어서,
상기 제2 인버터는,
세트 신호에 의해 게이팅되는 제1 트랜지스터 및 리세트 신호에 의해 게이팅되는 제2 트랜지스터를 포함하는, 회로. - 제1항에 있어서,
상기 제1 마스터 스테이지와 상기 제2 마스터 스테이지 사이에 결합된 제1 피드백 회로; 및
상기 제1 슬레이브 스테이지와 상기 제2 슬레이브 스테이지 사이에 결합된 제2 피드백 회로를 더 포함하는, 회로. - 제5항에 있어서,
상기 제1 피드백 회로는 제1 인버터 및 제2 인버터를 포함하고, 상기 제1 인버터는 상기 제2 인버터의 출력단에 접속된 입력단을 갖고, 상기 제2 인버터는 상기 제1 인버터의 출력단에 접속된 입력단을 갖는, 회로. - 제1항에 있어서,
상기 제1 마스터 스테이지는 제1 인버터 및 제2 인버터를 포함하고, 상기 제1 인버터는 3-상태 인버터인, 회로. - 제7항에 있어서,
상기 3-상태 인버터는 제1 n-타입 트랜지스터, 제2 n-타입 트랜지스터, 제1 p-타입 트랜지스터, 및 제2 p-타입 트랜지스터를 포함하고; 상기 제1 p-타입 트랜지스터의 게이트는 상기 데이터 입력 라인에 결합되고, 상기 제2 p-타입 트랜지스터의 게이트는 클록 신호의 역에 결합되고, 상기 제1 n-타입 트랜지스터의 게이트는 상기 클록 신호에 결합되고, 상기 제2 n-타입 트랜지스터의 게이트는 상기 데이터 입력 라인에 결합되는, 회로. - 제1항에 있어서,
제1 스위치; 및
제2 스위치를 더 포함하고;
상기 제1 스위치는 상기 제1 마스터 스테이지에 결합된 입력단 및 상기 제1 슬레이브 스테이지에 접속된 출력단을 갖고, 상기 제2 스위치는 상기 제1 마스터 스테이지에 접속된 입력단 및 상기 제2 슬레이브 스테이지에 접속된 출력단을 갖는, 회로. - 제9항에 있어서,
상기 제1 스위치는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 클록 신호에 의해 게이팅되고, 상기 제2 트랜지스터는 상기 클록 신호의 역에 의해 게이팅되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각자의 소스들은 상기 제1 마스터 스테이지의 출력단에 결합되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각자의 드레인들은 상기 제1 슬레이브 스테이지의 입력단에 결합되는, 회로. - 반전 신호 및 비반전 신호를 생성하기 위한 방법으로서,
인버터를 이용하여 데이터 입력 신호의 반전 신호를 생성하는 단계 - 상기 데이터 입력 신호의 상기 반전 신호 및 상기 데이터 입력 신호는 클록 사이클의 상승 에지 동안 입력에 이용가능함 -;
상기 클록 사이클의 상기 상승 에지 동안 상기 데이터 입력 신호를 제1 회로 경로에 대한 입력으로서 인가하여 출력 신호를 생성하는 단계; 및
상기 클록 사이클의 상기 상승 에지 동안 상기 반전 신호를 제2 회로 경로에 대한 입력으로서 인가하여 상기 클록 사이클의 상기 상승 에지 동안 반전 출력 신호를 생성하는 단계 - 상기 출력 신호 및 상기 반전 출력 신호는 동시에 이용가능함 - 를 포함하는, 방법. - 제11항에 있어서,
상기 제2 회로 경로는 상기 제1 회로 경로와 동일한, 방법. - 제11항에 있어서,
상기 제1 회로 경로는 마스터 래치 및 슬레이브 래치를 포함하는, 방법. - 제11항에 있어서,
상기 제1 회로 경로에서 세트 또는 리세트 신호를 수신하는 단계; 및
상기 세트 또는 리세트 신호를 피드백 회로를 통해 상기 제2 회로 경로에 전달하는 단계를 더 포함하는, 방법. - 저장된 명령어들을 포함하는 비일시적 컴퓨터 판독가능 매체로서,
상기 명령어들은, 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
인버터를 이용하여 데이터 입력 신호의 반전 신호를 생성하고 - 상기 데이터 입력 신호의 상기 반전 신호 및 상기 데이터 입력 신호는 클록의 클록 사이클의 상승 에지 동안 입력에 이용가능함 -;
상기 클록 사이클의 상기 상승 에지 동안 상기 데이터 입력 신호를 제1 회로 경로에 대한 입력으로서 인가하여 출력 신호를 생성하고;
상기 클록 사이클의 상기 상승 에지 동안 상기 반전 신호를 상기 제1 회로 경로와 동일한 제2 회로 경로에 인가하여 반전 출력 신호를 생성하게 하고,
상기 출력 신호 및 상기 반전 출력 신호는 동시에 이용가능한, 비일시적 컴퓨터 판독가능 매체. - 제15항에 있어서,
상기 제1 회로 경로는 상기 제2 회로 경로와 동일한, 비일시적 컴퓨터 판독가능 매체. - 제15항에 있어서,
상기 제1 회로 경로는 마스터 래치 및 슬레이브 래치를 포함하고, 상기 제2 회로 경로는 추가적인 마스터 래치 및 추가적인 슬레이브 래치를 포함하는, 비일시적 컴퓨터 판독가능 매체. - 제15항에 있어서,
상기 마스터 래치는 상기 데이터 입력 신호를 수신하도록 구성된 데이터 입력 라인을 포함하고, 상기 추가적인 마스터 래치는 상기 반전 신호를 수신하도록 구성된 역 데이터 입력 라인을 포함하는, 비일시적 컴퓨터 판독가능 매체. - 제15항에 있어서,
상기 프로세서는,
상기 제1 회로 경로에서 세트 또는 리세트 신호를 수신하고;
상기 세트 또는 리세트 신호를 피드백 회로를 통해 상기 제2 회로 경로에 전달하도록 더 구성되는, 비일시적 컴퓨터 판독가능 매체. - 제19항에 있어서,
상기 피드백 회로는 상기 제1 회로 경로의 마스터 래치와 상기 제2 회로 경로의 다른 마스터 래치 사이에 결합되는, 비일시적 컴퓨터 판독가능 매체.
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