KR0170410B1 - Master-slave type flip-flop circuit - Google Patents

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KR0170410B1
KR0170410B1 KR1019910012174A KR910012174A KR0170410B1 KR 0170410 B1 KR0170410 B1 KR 0170410B1 KR 1019910012174 A KR1019910012174 A KR 1019910012174A KR 910012174 A KR910012174 A KR 910012174A KR 0170410 B1 KR0170410 B1 KR 0170410B1
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inverted
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지아끼 다까노
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오가 노리오
소니 가부시기가이샤
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Abstract

본원 발명은 저소비전력으로 또한 고속동작이 가능한 광통신시스템 등에 사용함에 적합한 마스터슬레이브형 플립플롭회로에 관한 것이며, 본원 발명의 마스터슬레이브형 플립플롭회로는 입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2 전송 게이트와, 제1,제2 인버터 및 이 제1, 제2 인버터의 입출력단자 사이에 각각 교차접속된 제1, 제2 저항기를 가지는 동시에 상기 제1, 제2 전송게이트의 출력이 각각 공급되는 제1 데이터유지부와, 상기 제1 데이터유지부의 출력 및 반전클록입력단자의 반전클록신호가 각각 공급되는 제3, 제4 전송게이트와, 제3, 제4 인버터 및 이 제3, 제4 인버터의 입출력단자 사이에 각각 교차접속된 제3, 제4 저항기를 가지는 동시에 상기 제3, 제4 전송게이트의 출력이 각각 공급되는 제2 데이터유지부로 구성되고, 총인버터수를 삭감하여 저소비전력화를 도모하는 동시에, 신호전송로상의 인버터수를 삭감하여 고속동작을 가능하게 한다. 또, 상기 제1 내지 제4 저항기와 병렬로 제1내지 제4 콘덴서를 각각 접속한 경우에는, 전송게이트의 게이트용량의 충방전을 고속화함으로써 최고동작주파수를 올릴 수 있다.The present invention relates to a master slave type flip-flop circuit suitable for use in an optical communication system with low power consumption and high speed operation. The first and second transfer gates supplied to the inverted data input terminals and the clock signals supplied to the clock input terminals, respectively, are cross-connected between the first and second inverters and the input / output terminals of the first and second inverters, respectively. A first data holding unit having a first and a second resistor and supplied with outputs of the first and second transfer gates, and an inverted clock signal of the output and inverting clock input terminals of the first data holding unit, respectively; Simultaneously having third and fourth transfer gates, third and fourth inverters, and third and fourth resistors cross-connected between input and output terminals of the third and fourth inverters, respectively. A second data holding section is provided to which the outputs of the third and fourth transfer gates are supplied, respectively, to reduce the total number of inverters to achieve low power consumption, and to reduce the number of inverters on the signal transmission path to enable high speed operation. . In the case where the first to fourth capacitors are connected in parallel with the first to fourth resistors, the maximum operating frequency can be increased by speeding up charge and discharge of the gate capacitance of the transfer gate.

Description

마스터슬레이브형 플립플롭회로Master Slave Flip-Flop Circuit

제1도는 본원 발명의 마스터슬레이브형 플립플롭회로의 기본구성을 나타낸 회로도.1 is a circuit diagram showing the basic configuration of a master slave flip-flop circuit of the present invention.

제2도는 본원 발명의 데이터유지부를 나타낸 회로도.2 is a circuit diagram showing a data holding unit of the present invention.

제3a도 내지 제3e도는 본원 발명의 동작 설명을 위한 타이밍 차트.3a to 3e are timing charts for explaining the operation of the present invention.

제4도는 본원 발명의 일실시예를 나타낸 회로도.4 is a circuit diagram showing an embodiment of the present invention.

제5도는 본원발명의 변형예를 나타낸 회로도.5 is a circuit diagram showing a modification of the present invention.

제6도는 종래의 마스터슬레이브형 플립플롭회로의 일예를 나타낸 회로도.6 is a circuit diagram showing an example of a conventional master slave type flip-flop circuit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

G1~G4: 제1내지 제4전송게이트 INV1: 제1인버터G 1 to G 4 : 1st to 4th transmission gate INV 1 : 1st inverter

INV2: 제2인버터 INV3: 제3인버터INV 2 : Inverter 2 INV 3 : Inverter 3

INV4: 제4인버터 R1~R4: 제1 내지 제4저항기INV 4 : 4th inverter R 1 -R 4 : 1st-4th resistor

Dr1: 제1데이터유지부 Dr2: 제2데이터유지부Dr 1 : 1st data holding part Dr 2 : 2nd data holding part

D1: 데이터입력단자 D2: 반전데이터입력단자D 1 : Data input terminal D 2 : Inverted data input terminal

Clk1: 클록입력단자 Clk2: 반전클록입력단자Clk 1 : Clock input terminal Clk 2 : Inverted clock input terminal

OUT1: 출력단자 OUT2: 반전출력단자OUT 1 : Output terminal OUT 2 : Inverted output terminal

C1~C4: 제1 내지 제4콘덴서C 1 to C 4 : 1st to 4th capacitor

본원 발명은 마스터슬레이브형 플립플롭회로에 관한 것이며, 특히 저소비전력으로 또한 고속동작이 가능한 광통신시스템 등에 사용함에 적합한 마스터슬레이브형 플립플롭회로에 관한 것이다.The present invention relates to a master slave flip-flop circuit, and more particularly, to a master slave flip-flop circuit suitable for use in an optical communication system with low power consumption and high speed operation.

본원 발명의 마스터슬레이브형 플립플롭회로는 입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2 전송게이트와, 제1, 제2 인버터 및 이 제1, 제2 인버터의 입출력단자 사이에 각각 교차접속된 제1, 제2저항기를 가지는 동시에 상기 제1, 제2 전송게이트의 출력이 각각 공급되는 제1 데이터유지부와, 상기 제1 데이터유지부의 출력 및 반전클록입력단자의 반전클록신호가 각각 공급되는 제3, 제4 전송게이트와, 제3, 제4 인버터 및 이 제3, 제4 인버터의 입출력단자 사이에 각각 교차 접속된 제3, 제4저항기를 가지는 동시에 상기 제3, 제4 전송게이트의 출력이 각각 공급되는 제2 데이터유지부로 구성되고, 총인버터수를 삭감하여 저소비전력화를 도모하는 동시에, 신호전송로상의 인버터수를 삭감하여 고속동작을 가능하게 한다.The master slave type flip-flop circuit of the present invention includes first and second transfer gates to which an input pulse signal and an inverted input pulse signal are supplied to a data input terminal and an inverted data input terminal, respectively, and a clock signal is supplied to a clock input terminal. A first data retainer having first and second resistors cross-connected between the first and second inverters and the input / output terminals of the first and second inverters, respectively, and at which the outputs of the first and second transfer gates are respectively supplied. And a third and fourth transfer gates to which the output and the inverted clock signals of the inverted clock input terminals of the first data holding unit are respectively supplied, and between the third and fourth inverters and the input / output terminals of the third and fourth inverters. And a second data holding unit having third and fourth resistors cross-connected to each other and supplied with outputs of the third and fourth transfer gates, respectively, to reduce the total number of inverters and to achieve low power consumption. In addition, the number of inverters on the signal transmission path is reduced to enable high speed operation.

또, 상기 제1 내지 제4저항기와 병렬로 제1 내지 제4콘덴서를 각각 접속한 경우에는, 전송게이트의 게이트용량의 충방전(充放電)을 고속화함으로써 최고동작주파수를 올릴 수 있다.In the case where the first to fourth capacitors are respectively connected in parallel with the first to fourth resistors, the maximum operating frequency can be increased by speeding up charge and discharge of the gate capacitance of the transfer gate.

종래, 예를 들면 일본국 특개소 63(1988)-280509호 공보에 기재되어 있는 바와 같이, 예를 들면 GaAs MESFET(GaAs metal semiconductor FET)를 논리게이트소자로 한 화합물반도체(GaAS)IC로 구성된 마스터 슬레이브형 플립플롭회로가 알려져 있다.Conventionally, for example, as described in Japanese Patent Laid-Open No. 63 (1988) -280509, for example, a master composed of a compound semiconductor (GaAS) IC having a GaAs MESFET (GaAs metal semiconductor FET) as a logic gate element. Slave flip-flop circuits are known.

즉, 제6도의 마스터슬레이브형 플립플롭회로의 일예를 나타낸 회로도에 있어서, (NOR1) 내지 (NOR8)은 제1내지 제8 NOR회로이며, (NOR3),(NOR4),(NOR7) 및 (NOR8)은 각각 플립플롭회로를 구성한다. (NOR1) 및 (NOR2)는 데이터입력단자(D1), 반전데이터입력단자(D2)로부터 입력펄스신호 및 반전입력펄스신호가 공급되는 동시에 클록입력단자(CLK1)로부터 클록신호가 각각 공급된다. (NOR5) 및 (NOR6)은 (NOR3) 및 (NOR4)의 출력이 공급되는 동시에 (CLK1)로부터 클록신호가 공급된다. 또한, (OUT1) 및 (OUT2)는 출력단자 및 반전출력단자이다. 그리고, 상기 (NOR1) 내지 (NOR8)은 각각 예를 들면 GaAs MESFET를 사용한 논리게이트로 구성된다.That is, in the circuit diagram showing an example of the master slave flip-flop circuit of FIG. 6, (NOR 1 ) to (NOR 8 ) are the first to eighth NOR circuits, and (NOR 3 ), (NOR 4 ), and (NOR) 7 ) and (NOR 8 ) each constitute a flip-flop circuit. NOR 1 and NOR 2 are supplied with the input pulse signal and the inverted input pulse signal from the data input terminal D 1 and the inverted data input terminal D 2 , and the clock signal from the clock input terminal CLK 1 . Each is supplied. NOR 5 and NOR 6 are supplied with the outputs of NOR 3 and NOR 4 and a clock signal from CLK 1 . Further, (OUT 1 ) and (OUT 2 ) are output terminals and inverted output terminals. Each of the (NOR 1 ) to (NOR 8 ) is composed of, for example, a logic gate using a GaAs MESFET.

제6도의 마스터슬레이브형 플립플롭회로는 신호전송로상에 제1NOR 회로(NOR1), 제3NOR 회로(NOR3), 제5NOR 회로(NOR5), 제7NOR 회로(NOR7) 또는 제2NOR 회로(NOR2), 제4NOR 회로(NOR4), 제6NOR 회로(NOR6), 제8NOR 회로(NOR8)가 개재하므로, NOR회로 1단(段)당의 게이트지연시간을 예를 들면 GaAs MESFET의 30ps로 하면, 120ps가 되어 고속동작을 기대할 수 없는 결점이 있었다.The master slave flip-flop circuit of FIG. 6 has a first NOR circuit (NOR 1 ), a third NOR circuit (NOR 3 ), a fifth NOR circuit (NOR 5 ), a seventh NOR circuit (NOR 7 ), or a second NOR circuit on a signal transmission path. (NOR 2 ), the fourth NOR circuit (NOR 4 ), the sixth NOR circuit (NOR 6 ), and the eighth NOR circuit (NOR 8 ), so that the gate delay time per one stage of the NOR circuit is, for example, the GaAs MESFET If it is 30ps, it becomes 120ps and there exists a fault which cannot expect high speed operation.

따라서, 본원 발명의 목적은 상기 결점을 개량한 마스터슬레이브형 플립플롭회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a master slave type flip-flop circuit which improves the above disadvantages.

본원 발명의 마스터슬레이브형 플립플롭회로는 입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2전송게이트와, 제1,제2인버터 및 이 제1, 제2인버터의 입출력단자 사이에 각각 교차접속된 제1,제2저항기를 가지는 동시에 상기 제1, 제2전송게이트의 출력이 각각 공급되는 제1데이터유지부와, 상기 제1데이터유지부의 출력 및 반전 클록 입력단자의 반전클록신호가 각각 공급되는 제3, 제4전송 게이트와, 제3, 제4인버터 및 이 제3, 제4인버터의 입출력단자 사이에 각각 교차접속된 제3, 제4저항기를 가지는 동시에 상기 제3, 제4전송게이트의 출력이 각각 공급되는 제2데이터유지부로 구성된다.The master slave flip-flop circuit of the present invention comprises a first and second transfer gates to which an input pulse signal and an inverted input pulse signal are supplied to a data input terminal and an inverted data input terminal, respectively, and a clock signal is supplied to a clock input terminal. First data holding having first and second resistors and first and second resistors cross-connected between input and output terminals of the first and second inverters, respectively, and at which outputs of the first and second transfer gates are supplied, respectively. And a third and fourth transfer gates to which the output and the inverted clock signals of the inverted clock input terminals of the first data holding unit are respectively supplied, and between the third and fourth inverters and the input / output terminals of the third and fourth inverters. And a second data holding section having third and fourth resistors cross-connected to each other and supplied with outputs of the third and fourth transfer gates, respectively.

또, 본원 발명의 마스터슬레이브형 플립플롭회로는 상기 제1내지 제4의 전송게이트의 소자 및 상기 제1 내지 제4인버터의 소자를 GaAs FET로 구성하는 동시에 상기 제1내지 제4저항기와 병렬로 제1내지 제4콘덴서를 각각 접속하여 구성된다.In addition, the master slave type flip-flop circuit of the present invention comprises the GaAs FETs of the first to fourth transfer gate elements and the first to fourth inverter elements in parallel with the first to fourth resistors. The first to fourth capacitors are connected to each other.

본원 발명의 마스터슬레이브형 플립플롭회로에 의하면, 신호전송로상의 인버터수를 삭감함으로써, 종래의 회로에 비교하여 대략 2배의 고속동작이 가능하게 된다.According to the master slave type flip-flop circuit of the present invention, by reducing the number of inverters on the signal transmission path, approximately two times as fast operation as that of the conventional circuit is possible.

또, 제1내지 제4전송게이트의 GaAs FET의 게이트소스간 용량을 상기 제1 내지 제4저항기와 병렬로 접속한 제1 내지 제4콘덴서를 통하여 충방전함으로써 최고동작주파수를 높일 수 있다.The maximum operating frequency can be increased by charging and discharging the gate-source capacitance of the GaAs FETs of the first to fourth transfer gates through the first to fourth capacitors connected in parallel with the first to fourth resistors.

다음에, 본원 발명의 실시예에 대하여 도면을 참조하면서 설명한다.Next, the Example of this invention is described, referring drawings.

제1도는 본원 발명의 마스터슬레이브회로의 기본구성을 나타낸 회로도이며, (D1)은 데이터입력단자, (D2)는 반전데이터입력단자이다. (G1)내지(G4)는 예를 들면 GaAs MESFET 또는 GaAs JFET 또는 GaAs HEMT 등의 GaAs FET로 구성되는 제1내지 제4의 전송게이트이며, (INV1)내지 (INV4)는 제1내지 제4의 인버터이다. 제1게이트(G1) 및 제2게이트(G2)에는 클록입력단자(CLK1)로부터 클록신호(Sc1)가 공급되고 제3게이트(G3) 및 제4게이트(G4)에는 반전클록입력단자(CLK2)로부터 반전클록신호(Sc2)가 공급된다. (OUT1)은 출력단자, (OUT2)는 반전출력단자이다. (R1)은 제1저항기이며, 제1인버터(INV1)의 입력단자(P1)와 제2인버터(INV2)의 출력단자(P2)의 사이에 접속된다. (R2)는 제2저항기이며, 제2인버터(INV2)의 입력단자(P3)와 제1인버터(INV1)의 출력단자(P4)의 사이에 접속된다. (R3)은 제3저항기이며, 제3인버터(INV3)의 입력단자와 제4인버터(INV4)의 반전출력단자(OUT2)의 사이에 접속된다. (R4)는 제4저항기이며, 제4인버터(INV4)의 입력단자와 제3인버터(INV3)의 출력단자(OUT1)의 사이에 접속된다. (Dr1)은 제1데이터유지부이며, 제1인버터(INV1), 제2인버터(INV2), 제1저항기(R1) 및 제2저항기(R2)로 구성되고, (Dr2)는 제2데이터유지부이며, 제3인버터(INV3), 제4인버터(INV4), 제3저항기(R3) 및 제4저항기(R4)로 구성된다. 상기 제1 내지 제4인버터(INV1)~(INV4)는 제2도의 본원 발명의 데이터유지부를 표시한 회로도에 나타낸 바와 같이, 예를 들면 GaAs MESFET 또는 GaAs JFET 또는 GaAs HEMT 등의 GaAs FET(Q1) 및 (Q2)를 논리게이트소자로서 사용한다(단, 제1데이터유지부(Dr1)만 나타내나, 제2데이터유지부(Dr2)도 대략 마찬가지로 구성된다). 그리고, (RL1), (RL2)는 디프레션형 GaAs MESFET 등으로 구성되는 부하저항기이며, (Vcc)는 전원단자이다.1 is a circuit diagram showing the basic configuration of a master slave circuit of the present invention, where (D 1 ) is a data input terminal and (D 2 ) is an inverted data input terminal. (G 1 ) to (G 4 ) are the first to fourth transfer gates composed of, for example, GaAs MESFETs or GaAs FETs such as GaAs JFETs or GaAs HEMTs, and (INV 1 ) to (INV 4 ) are the first To a fourth inverter. The clock signal Sc 1 is supplied from the clock input terminal CLK 1 to the first gate G 1 and the second gate G 2 , and is inverted to the third gate G 3 and the fourth gate G 4 . The inverted clock signal Sc 2 is supplied from the clock input terminal CLK 2 . (OUT 1 ) is the output terminal, (OUT 2 ) is the inverted output terminal. R 1 is a first resistor and is connected between the input terminal P 1 of the first inverter INV 1 and the output terminal P 2 of the second inverter INV 2 . R 2 is a second resistor and is connected between the input terminal P 3 of the second inverter INV 2 and the output terminal P 4 of the first inverter INV 1 . R 3 is a third resistor and is connected between the input terminal of the third inverter INV 3 and the inverted output terminal OUT 2 of the fourth inverter INV 4 . R 4 is a fourth resistor and is connected between the input terminal of the fourth inverter INV 4 and the output terminal OUT 1 of the third inverter INV 3 . (Dr 1) are composed of a first and a data holding unit, the first inverter (INV 1), a second inverter (INV 2), a first resistor (R 1) and second resistor (R 2), (Dr 2 ) Is a second data holding part, and includes a third inverter (INV 3 ), a fourth inverter (INV 4 ), a third resistor (R 3 ), and a fourth resistor (R 4 ). The first to fourth inverters INV 1 to INV 4 are, for example, GaAs MESFETs or GaAs FETs such as GaAs JFETs or GaAs HEMTs, as shown in the circuit diagram showing the data holding unit of the present invention of FIG. 2. Q 1 ) and (Q 2 ) are used as the logic gate elements (only the first data holding portion Dr 1 is shown, but the second data holding portion Dr 2 is configured in a similar manner). (RL 1 ) and (RL 2 ) are load resistors composed of a depression type GaAs MESFET and the like, and (Vcc) is a power supply terminal.

이상의 구성에 있어서의 동작에 대하여 제3a도 내지 제3e도의 본원 발명의 동작설명을 위한 타이밍차트를 참조하면서 설명한다.The operation in the above configuration will be described with reference to a timing chart for explaining the operation of the present invention in FIGS. 3A to 3E.

시간 t0에 있어서, 데이터입력단자(D1)에 제3a도에 나타낸 입력펄스신호(Si)가 공급되는 동시에 반전데이터입력단자(D2)에 입력펄스신호(Si)와 역상(逆相)의 입력신호가 공급되었을 때, 제1전송게이트(G1) 및 제2전송게이트(G2)에 클록입력단자(CLK1)로부터 공급되는 제3b도에 나타낸 클록신호(Sc1)의 상승시간 t1에 제1데이터유지부(Dr1)가 세트되는 동시에 시간 t3에 리세트되고, 제2인버터(INV2)의 출력단자(P2)에 제3도 D에 나타낸 출력펄스신호(So1)가 얻어진다. 그리고, 반전클록입력단자(CLK2)에 공급되는 제3도 C에 나타낸 반전클록신호(Sc2)의 상승시간 t2에 제2데이터유지부(Dr2)가 세트되는 동시에 시간 t4에 리세트되고, 제4인버터(INV4)의 출력단자(OUT2)에 제3도 D에 나타낸 출력펄스신호(So2)가 얻어진다. 시간 t1에 있어서의 제2전송게이트(G2)가 온 일때에는 제2게이트(G2)의 출력전압이 제1인버터(INV1)의 출력단자(P4)로부터 제2저항기(R2)를 통하여 공급되는 귀환전압을 이겨내어 제2인버터(INV2)를 리세트상태로부터 세트상태로 반전시킨다. 그리고, 제2인버터(INV2)의 세트상태를 유지하기 위해 유지전류가 제2저항기(R2)를 통하여 공급된다. 또, 시간 t2에 있어서의 제4전송게이트(G4)가 온 일때에는 제4게이트(G4)의 출력전압이 제3인버터(INV3)의 출력단자(OUT1)로부터 제4저항기(R4)를 통하여 공급되는 귀환전압을 이겨내어 제4인버터(INV4)를 리세트상태로부터 세트상태로 반전시킨다. 그리고, 제4인버터(INV4)의 세트상태를 유지하기 위해 유지전류가 제4저항기(R4)를 통하여 공급된다.At time t 0, the data input terminal as shown in the 3a also in the (D 1) pulse signal (Si) supplied at the same time inverted data input terminal (D 2) the input pulse signal (Si) and reverse phase (逆相) in which The rising time of the clock signal Sc 1 shown in FIG. 3b supplied to the first transfer gate G 1 and the second transfer gate G 2 from the clock input terminal CLK 1 when the input signal of? t is the first data holding unit (Dr 1) are set, reset at the same time to time t 3 which is the first, the second inverter (INV 2) an output terminal outputs a pulse signal shown in FIG. 3 D in (P 2) (So of 1 ) is obtained. Then, the second data holding part Dr 2 is set at the rising time t 2 of the inverted clock signal Sc 2 shown in FIG. 3C supplied to the inverted clock input terminal CLK 2 and at the time t 4 . The output pulse signal So 2 shown in FIG. 3D is obtained at the output terminal OUT 2 of the fourth inverter INV 4 . When the second transfer gate G 2 is turned on at the time t 1 , the output voltage of the second gate G 2 is changed from the output terminal P 4 of the first inverter INV 1 to the second resistor R 2. The second inverter INV 2 is inverted from the reset state to the set state by overcoming the feedback voltage supplied through In order to maintain the set state of the second inverter INV 2 , a holding current is supplied through the second resistor R 2 . When the fourth transfer gate G 4 is turned on at the time t 2 , the output voltage of the fourth gate G 4 is changed from the output terminal OUT 1 of the third inverter INV 3 to the fourth resistor ( The fourth inverter INV 4 is inverted from the reset state to the set state by overcoming the feedback voltage supplied through R 4 ). In addition, a holding current is supplied through the fourth resistor R 4 to maintain the set state of the fourth inverter INV 4 .

이 경우, 제2인버터(INV2) 및 제4인버터(INV4)의 각 지연시간을 30ps, 제2, 제4전송게이트(G2),(G4)의 지연시간을 5ps로 하면, 동작시간은 70ps가 되어, 종래의 대략 ½로 단축할 수 있다.In this case, when the delay times of the second and fourth inverters INV 2 and INV 4 are 30ps, and the delay times of the second and fourth transfer gates G 2 and G 4 are 5ps, the operation is performed. The time is 70 ps, which can be reduced to approximately ½ of the conventional art.

다음에, 본원 발명을 광통신시스템의 데이터식별회로에 적용한 경우에 대하여 제4도의 본원 발명의 실시예를 나타낸 회로도를 참조하면서 설명한다.Next, a case where the present invention is applied to a data identification circuit of an optical communication system will be described with reference to a circuit diagram showing an embodiment of the present invention of FIG.

제4도에 있어서, (A1)은 예를 들면 동작속도가 2.4Gb/s의 데이터 신호가 공급되는 입력앰프이며, 데이터입력단자(D1)에 입력펄스신호(Si)를 공급하는 동시에, 이 입력펄스신호(Si)와 역상(逆相)의 반전입력신호를 반전데이터입력단자(D2)에 공급한다. (A2)는 데이터 신호보다 높은 주파수의 클록신호가 공급되는 입력앰프이며, 클록입력단자(CLK1) 및 반전클록입력단자(CLK2)에 클록신호 및 반전클록신호를 각각 공급한다. 그리고, 입력앰프(A1)에 공급되는 데이터의 마크(하이레벨)인지 스페이스(로우레벨)인지를 반전클록입력단자(CLK2)의 반전클록신호에 동기하여 검출하고, 그 결과를 제4인버터(INV4)에 유지한다. 또한, (A3) 및 (A4)는 각각 출력앰프를 나타낸다.In FIG. 4, (A 1 ) is an input amplifier to which a data signal of 2.4 Gb / s operating speed is supplied, for example, while supplying an input pulse signal Si to the data input terminal D 1 , The inverted input signal in reverse phase with the input pulse signal Si is supplied to the inverted data input terminal D 2 . A 2 is an input amplifier to which a clock signal having a frequency higher than that of the data signal is supplied, and supplies a clock signal and an inverted clock signal to the clock input terminal CLK 1 and the inverted clock input terminal CLK 2 , respectively. Then, it is detected whether the mark (high level) or the space (low level) of the data supplied to the input amplifier A 1 is synchronized with the inverted clock signal of the inverted clock input terminal CLK 2 , and the result is output to the fourth inverter. Keep at (INV 4 ). In addition, (A 3 ) and (A 4 ) each represent an output amplifier.

상술한 제4도의 실시예에 있어서도 제1도의 마스터슬레이브회로와 같은 작용효과를 기대할 수 있다.Also in the embodiment of FIG. 4 described above, the same operational effects as those of the master slave circuit of FIG. 1 can be expected.

다음에, 제5도의 본원 발명의 변형예를 나타낸 회로도에 대하여 설명한다.Next, a circuit diagram showing a modification of the present invention of FIG. 5 will be described.

제5도에 있어서, (C1) 내지 (C4)는 제1 내지 제4의 콘덴서이며, 제1 내지 제4 저항기(R1)~(R4)에 각각 병렬접속되는 동시에 제1 내지 제4 전송게이트(G1)~(G4)는 GaAs FET로 구성되며, 기타는 제1도와 같이 구성된다.In FIG. 5, (C 1 ) to (C 4 ) are the first to fourth capacitors, which are connected in parallel to the first to fourth resistors R 1 to R 4 , respectively, and at the same time. 4 transfer gates G 1 to G 4 are composed of GaAs FETs, and the others are configured as shown in FIG.

이상의 구성에 있어서, 제1 내지 제4 전송게이트(G1)~(G4)를 구성하는 GaAs FET의 게이트소스간 용량(Cgs1)내지 (Cgs4)의 충방전은 제1 내지 제4 콘덴서(C1)~(C4)를 통하여 각각 행해지므로 제1 내지 제4 저항기(R1)~(R4)의 제1 내지 제4 콘덴서의 시정수(時定數)에 의한 열화(劣化)가 없고 최고동작주파수를 높일 수 있다.In the above configuration, charging and discharging of the gate-source capacitances Cgs 1 to Cgs 4 of the GaAs FETs constituting the first to fourth transfer gates G 1 to G 4 is the first to fourth capacitors. Degradation due to the time constant of the first to fourth capacitors of the first to fourth resistors R 1 to R 4 , as it is performed through (C 1 ) to (C 4 ), respectively. It can increase the maximum operating frequency.

이상의 설명으로부터 명백한 바와 같이, 본원 발명의 마스터슬레이브형 플립플롭회로에 의하면, 신호전송로상의 인버터수를 삭감함으로써, 종래의 회로에 비교하여 대략 2배의 고속동작이 가능하게 된다.As is apparent from the above description, according to the master slave type flip-flop circuit of the present invention, by reducing the number of inverters on the signal transmission path, it is possible to operate approximately twice as fast as the conventional circuit.

또, 제1 내지 제4 전송게이트의 GaAs FET의 게이트소스간 용량을 상기 제1 내지 제4 저항기와 병렬로 접속한 제1 내지 제4 콘덴서를 통하여 충방전함으로써 최고동작주파수를 높일 수 있는 이점이 있다.In addition, the maximum operating frequency can be increased by charging and discharging the inter-gate source capacitance of the GaAs FET of the first to fourth transfer gates through the first to fourth capacitors connected in parallel with the first to fourth resistors. have.

Claims (2)

입력펄스신호 및 반전입력펄스신호가 데이터입력단자 및 반전데이터입력단자에 각각 공급되는 동시에 클록신호가 클록입력단자에 공급되는 제1, 제2 전송게이트와, 제1, 제2 인버터 및 이 제1, 제2 인버터의 입출력단자 사이에 각각 교차접속된 제1, 제2 저항기를 가지는 동시에 상기 제1, 제2 전송게이트의 출력이 각각 공급되는 제1 데이터유지부와, 상기 제1 데이터유지부의 출력 및 반전클록입력단자의 반전클록신호가 각각 공급되는 제3, 제4 전송게이트와, 제3, 제4 인버터 및 이 제3, 제4 인버터의 입출력단자 사이에 각각 교차접속된 제3, 제4 저항기를 가지는 동시에 상기 제3, 제4 전송게이트의 출력이 각각 공급되는 제2 데이터유지부를 구비한 것을 특징으로 하는 마스터슬레이브형 플립플롭회로.First and second transfer gates, first and second inverters, and first and second inverters, to which an input pulse signal and an inverted input pulse signal are supplied to the data input terminal and the inverted data input terminal, respectively, and a clock signal is supplied to the clock input terminal. And a first data holding part having first and second resistors cross-connected between input and output terminals of the second inverter, respectively, to which outputs of the first and second transfer gates are supplied, and outputs of the first data holding part. And third and fourth transfer gates to which the inverted clock signals of the inverted clock input terminals are supplied, and third and fourth cross-connected respectively between the third and fourth inverters and the input / output terminals of the third and fourth inverters. And a second data holding part having a resistor and supplied with outputs of the third and fourth transfer gates, respectively. 제1항에 있어서, 상기 제1 내지 제4 의 전송게이트의소자 및 상기 제1 내지 제4 인버터의 소자를 각각 GaAs FET로 구성하는 동시에 상기 제1 내지 제4 저항기와 병렬로 제1 내지 제4 콘덴서를 각각 접속한 것을 특징으로 하는 마스터슬레이브형 플립플롭회로.The device of claim 1, wherein the devices of the first to fourth transfer gates and the devices of the first to fourth inverters are respectively constituted by GaAs FETs, and in parallel with the first to fourth resistors. A master slave flip-flop circuit, each connected with a capacitor.
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