KR980006892A - 입력 버퍼 회로 - Google Patents

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배상섭
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Abstract

본 발명은 버퍼 회로에 있어서, 출력 노이즈에 의한 입력 버퍼 내의 오동작을 막기 위하여, 출력 노이즈가 최고조에 달했을 경우 입력 신호의 변화를 무시하고, 최초의 입력 신호 변화에만 반응 후 출력 노이즈가 감소하면 다시 입력 신호의 변화에 동작하도록 하여, 출력 노이즈가 상대적으로 많은 다출력메모리 소자의 입력 특성을 개선할 수 있는 입력 버퍼 회로에 관한 것으로,신호를 입력하는 버퍼 입력부와, 외부로부터 DOE 신호를 입력하여 소정 시간 동안 딜레이시켜 주기 위한 데이터 출력 인에이블 감금부 및, 데이터출력 인에이블 잠금부로부터 딜레이되어 인가되는 DOE 신호에 따라서 버퍼 입력부로부터 인가되는

Description

입력 버퍼 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일 실시예에 따른 입력 버퍼 회로의 동작 타이밍도를 나타낸 도면.

Claims (5)

  1. 신호를 입력하는 버터 입력부와, DOE 신호를 입력하여 소정 시간 동안 딜레이시켜 주기 위한 데이터 출력 인에이블 감금부 및, 데이터출력 인에이블잠금부로부터 딜레이되어 인가되는 DOE 신호에 따라서 버퍼 입력부로부터 인가되는신호를 출력하기 위한 버퍼 출력부를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  2. 제 1 항에 있어서, 상기 데이터 출력 인에이블 잠금부는 외부로부터 인가되는 DOE신호를 소정 시간 동안 딜레이하기 위한 오드 딜레이부와, 외부로부터 인가되는 DOE 신호와 오드 딜레이부로부터 딜레이된 DOE 신호를 논리 낸드하기 위한 제 1 낸드게이트와, 상기 제 1 낸드게이트의 출력을 반전시켜 주기 위한 제 3 인버터 및 제 4 인버터로 구성된 것을 특징으로 하는 입력 버퍼 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 오드 딜레이부에 의한 DOE 신호의 딜레이시간은 12㎱~15㎱인 것을 특징으로 하는 입력 버퍼 회로.
  4. 제 1 항에 있어서, 상기 버퍼 출력단은 상기 버퍼 입력단 및 상기 데이터 출력 인에이블 잠금부로부터 입력되는 신호를 입력하여 논리 낸드하기 위한 제 2 낸드게이트와, 상기 제 2 낸드게이트의 출력을 반전시켜신호를 출력하는 제 5 인버터 및 제 6 인버터를 구비하여 구성된 것을 특징으로 하는 입력 버퍼 회로.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 버퍼 출력단의 상기 제 2 낸드게이트는 상기 데이터 출력 인에이블 잠금부로부터 입력되는 신호에 입력버퍼로부터신호를 소정시간이 경과한 후 제 5 인버터로 출력하는 것을 특징으로 하는 입력 버퍼 회로.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960026323A 1996-06-29 1996-06-29 입력 버퍼 회로 KR100231431B1 (ko)

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