JP2818203B2 - ダイナミック型メモリ及びダイナミック型メモリシステム - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係わり、特に▲▼タイ
ムアウト機能またはこれと等価な機能をチップ外から実
現させるダイナミック型メモリ及びダイナミック型メモ
リシステムに関する。

（従来の技術） 最近、ダイナミック型ランダムアクセスメモリ（以
下、DRAMと略記する）のローアドレス取込み用信号の▲
▼（ローアドレスストローブ）には、タイムアウ
ト機能がついている。これは、本来、ユーザ（DRAMを制
御する側）が外部から第11図に示すようなタイミングで
▲▼を入力しなければならないところを、第13図
に示すように▲▼入力を一定期間だけアクティブ
（ここでは低レベル）にしさえすれば、その後は▲
▼入力の状態に拘らず、DRAMチップ内で生成される内
部▲▼（▲▼）が自動的に所要期間だけ
アクティブになり続ける機能である。

この機能は、ユーザが▲▼を高レベルにプリチ
ャージするタイミングを気にする必要をなくすのでDRAM
を使い易くすると共に、▲▼にノイズが乗って途
中でプリチャージ状態になってしまっても、メモリセル
のデータが破壊されるのを防ぐように工夫されたもので
ある。

従来の▲▼タイムアウト機能は、DRAMが高速化
されるに伴い、次に述べるような問題が生じる。即ち、
DRAMの入力信号タイミングには、第14図に示すように、
▲▼アクティブ期間tRASと▲▼プリチャー
ジ期間tRPがある。▲▼信号を低レベルから高レ
ベル、あるいはその逆方向に切り換えるのに要する遷移
時間をtTで表すと、DRAMのサイクル時間tRCは tRC＝tRAS＋tRP＋2tT …（１） である。この各タイミングには、例えば次の表に示すよ
うにそれぞれの最小値であるtRCmin、tRASmin、tRPmi
n、tTminが明確に規定されている。つまり、この最小値
までタイミングをつめても正常に動作しなければならな
い。

▲▼タイムアウト機能の利点の１つは、上記tR
ASminの規定を実用上はずすことにある。上記表によれ
ば、本来、80nsの間は▲▼入力を低レベルにして
いなければならないが、▲▼タイムアウト機能の
導入により一層早い時期に高いレベルにしても構わない
ので、ユーザから見ればクリティカルなタイミングが１
つ減ったことになり、その分だけ使い易くなる。その替
わりに、DRAMチップ内で内部▲▼（▲
▼）を上記80nsの間にわたって低レベルに保つタイマを
設けなければならない。

次に、▲▼タイムアウト機能が導入されていな
い従来のDRAMにおける▲▼信号とDRAM内部のビッ
ト線およびワード線の動作との関係を第12図に示す。▲
▼が低レベルなってからしばらくすると、ワード
線の電位が立ち上がり、メモリセルのデータをビット線
に出す。ビット線対の電位差が生じた時点でセンスアン
プを活性化してビット線対の電位差をセンサして増幅す
る。▲▼が高レベルになると、ワード線の電位が
下がってきてメモリセルにデータをしまう。ワード線が
閉じ切った時点でビット線対に短絡してVcc/2電位（Vcc
は電源電位）にイコライズする。

ところで、DRAMの高集積化と高速化が同時に進行して
いる中で、ますますビット線対の電位差をセンスして増
幅するのにより時間がかかるようになり、ビット線のリ
ストア時間が厳しくなる状況になっていく。例えば、▲
▼アクセスタイムが80nsの場合（4M DRAMでは、
第一世代から要求されている）、tRASminは80nsであ
る。従来のプロセス、例えば、３層ポリシリコン＋１層
アルミニウム（金属層）のプロセスでは、Ｐチャネルセ
ンスアンプが活性化してからリストアに残された時間
は、Vcc＝4V、Vtn＝1.0V、Vtp＝−1.0、Tc＝85℃の最悪
条件で僅か20ns足らずとなり、十分なレベルにリストア
することは不可能である。ここでVtnはＮチャネルトラ
ンジスタのスレッショルド電圧、VtpはＰチャネルトラ
ンジスタのスレッショルド電圧をそれぞれ表わす。

上記ビット線対の電位差をセンサして増幅するのによ
り時間がかかるという問題は、より低い抵抗の材料を使
用すれば防げるが、これに伴ってプロセスが複雑にな
り、コストが高くなる。このようなことから、前記tRAS
minの規定で▲▼をプリチャージ状態にすると、
ビット線対のっ電位差が未だ十分に増幅されていない内
にワード線が閉じるので、メモリセルには不十分な信号
量がしまわれることになり、ソフトエラー、ポーズ特性
などの劣化をもたらすことになり、好ましくない。

上記問題を避けるため、▲▼タイムアウト機能
を利用して内部▲▼（▲▼）を前記tRAS
min（80ns）よりも長く低レベルに保つようにタイマを
設定することが考えられる。このようにすれば、ワート
線が閉じ、ビット線対がイコライズされるのに要する時
間が前記tRPminに対して余裕があれば、前記tRASminは
規定値通りのままで十分にビット線対の電位差を増幅す
ることが可能になる。

（発明が解決しようとする課題） しかし、このようにすると、▲▼をプリチャー
ジ状態にしてから規定される別のタイミングが最小値を
満たせなくなるという問題が生じる。例えば、前サイク
ルがデータを出してはいけないサイクルのときに、▲
▼をプリチャージにしてから▲▼（カラムア
ドレスストローブ）をアクティブ（低レベル）にするま
での時間tRPCは、最小値0nsにおいてもデータを出力し
てはいけない規則になっている。勿論、tRASmin（80n
s）の場合にも、上記tRPCの最小値tRPCminは0nsでなけ
ればならない。ところが、前記内部▲▼（▲
▼）の低レベル期間がtRASmin（80ns）以上ある
と、当然、上記条件を満たすことができない。

このように、従来の▲▼タイムアウト機能は、
より高集積化、高速化されてくるDRAMにとっては不十分
なものとなる。つまり、従来の▲▼タイムアウト
機能は、▲▼を高レベルにプリチャージするクリ
ティカルタイミングを減らし、メモリセルデータの耐ノ
イズ性を向上させるのには貢献できる。しかし、より高
集積化、高速化されてくるにつれて、ビット線対の電位
差を増幅するのに要する時間は長くなる傾向にあり、逆
に、tRASのタイミングの最小値規定は短くなる傾向にあ
る。この相反する傾向に、従来の▲▼タイムアウ
ト機能でtRASが規定をオーバーする分だけtRPを減らす
ことで全体でみたtRCを不変とすることにより対応しよ
うとすると、上記tRPC等の別のタイミングがtRASminで
最小値規定を満たせなくなる。

このような問題点は、従来では一種類のタイマを持
ち、このタイマで外部tRASが短い時、tRASのスペック内
の内部tRASを作っており、上記タイマの出力はDRAMの内
の全ての回路の制御に用いられていたことに起因するも
のである。

そこで本発明は、tRASminで▲▼をプリチャー
ジ状態にしても、ビット線対の電位差を充分増幅でき、
またチップあるいはシステム外部から規定される各種タ
イミングを高速かつ正確化できるダイナミック型メモリ
及びダイナミック型メモリシステムを提供することを目
的とする。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、外部から入力されるローアドレスストロー
ブ信号（▲▼）が一定期間以上アクティブになる
と働き始め、別の一定期間だけ上記▲▼入力を受
け付けずにメモリチップ内部で生成される内部▲
▼がアクティブ状態にあるように強制的にセットする第
1,第２のタイマを備え、前記第１のタイマはビット線対
の電位差の増幅を待つ長い時定数τ１を持ち、前記第２
のタイマは▲▼アクティブ期間の最小値tRASmin
の規定に合致するか、あるいは余裕をとって多少短く設
定された短い時定数τ２（＜τ１）を持ち、前記第１の
タイマから出力されるロー系▲▼は、ローアドレ
スバッファ制御回路とワード線駆動回路を含むロー系の
制御回路系の少くとも一部を制御し、前記第２のタイマ
から出力されるカラム系▲▼は、カラム系活性化
回路、アドレス遷移検知回路、出力制御回路及び書込み
制御回路を含むカラム系の制御回路系の少くとも一部を
制御しかつカラム系▲▼がプリチャージレベルに
なったとき前記制御されているカラム系の制御回路の動
作を禁止するようにして成り、前記▲▼に基づい
て、ロー系の制御回路系とカラム系の制御回路系を制御
することを特徴とするダイナミック型メモリである。

また、本発明は、外部から入力されるローアドレスス
トローブ信号（▲▼）が一定期間以上アクティブ
になると働き始め、別の一定期間だけ上記▲▼入
力を受け付けずにメモリチップ内部で生成される内部▲
▼がアクティブ状態にあるように強制的にセット
する第１ないし第３のタイマを備え、前記第１のタイマ
は、ビット線対の電位差の増幅を待つ時定数τ１を持
ち、この第１のタイマから出力されるロー系▲▼
に基づいてローアドレスバッファ制御回路とワード線駆
動回路を含むロー系の制御回路系の少くとも一部を制御
し、前記第２のタイマは、前記時定数τ１よりも小さ
く、▲▼アクティブ期間の最小値tRASminのスペ
ックに合致するか、あるいは余裕をとって多少短く設定
された短い時定数τ２を持ち、この第２のタイマから出
力される第１のカラム系▲▼に基づいてカラム系
活性化回路、アドレス遷移検知回路、出力制御回路及び
書き込み制御回路を含むカラム系の制御回路の少くとも
の一部を制御し、前記第３のタイマは、前記時定数τ１
よりも短くかつ前記時定数τ２よりも長い時定数τ３を
持ち、この第３のタイマから出力される第２のカラム系
▲▼に基づいてカラムデコーダまたはこのカラム
デコーダを制御する回路を制御するようにして成り、前
記▲▼に基づいて、ロー系の制御回路系とカラム
系の制御回路系を制御することを特徴とするダイナミッ
ク型メモリである。

本発明は、外部から入力されるローアドレスストロー
ブ信号（▲▼）が一定期間以上アクティブになる
と働き始め、別の一定期間だけ上記▲▼入力を受
け付けずにメモリチップ内部で生成される内部▲
▼がアクティブ状態にあるように強制的にセットするタ
イマを備え、このタイマはビット線対の電位差の増幅を
持待つ時定数を持ち、前記タイマからの出力信号はロー
アドレスバッファ制御回路とワード線駆動回路を含むロ
ー系の制御回路系に入力し、カラム系活性化回路、アド
レス遷移検知回路、出力制御回路及び書込み制御回路を
含むカラム系の制御回路系には入力せず、前記カラム系
の制御回路系には、前記外部から入力される▲▼
に同期する信号を入力して制御するようにして成り、前
記▲▼に基づいて、ロー系の制御回路系とカラム
系の制御回路系を制御することを特徴とするダイナミッ
ク型メモリである。

更に、本発明は、ロー系▲▼の入力端子とカラ
ム系▲▼の入力端子とを単一のチップに有するダ
イナミック型メモリと、ローアドレスストローブ信号
（▲▼）に基づいて、前記ダイナミック型メモリ
のワード線をアクティブにしてビット線対の電位差を増
幅させかつ前記ワード線を非アクティブにして前記ビッ
ト線対をプリチャージするための制御を行うロー系▲
▼を生成し、前記ロー系▲▼の入力端子に供
給する第１の信号生成手段と、前記▲▼に基づい
て、前記ダイナミック型メモリのワード線をプリチャー
ジレベルにしたときにカラム系の制御回路の少くとも一
部の動作を禁止するための信号であるカラム系▲
▼を生成し、前記カラム系▲▼の入力端子に供給
する第２の信号生成手段とを具備し、前記第1,第２の信
号生成手段は、▲▼が一定期間以上アクティブに
なると働き始め、別の一定期間だけ上記▲▼入力
を受け付けずにメモリチップ内部で生成される内部▲
▼がアクティブ状態にあるように強制的にセットす
る第1,第２のタイマを備え、前記第１のタイマはビット
線対の電位差の増幅を待つ長い時定数τ１を持ち、前記
第２のタイマは▲▼アクティブ期間の最小値tRAS
minの規定に合致するか、あるいは余裕をとって多少短
く設定された短い時定数τ２（＜τ１）を持ち、前記第
１のタイマから出力されるロー系▲▼はローアド
レスバッファ制御回路とワード線駆動回路を含むロー系
の制御回路系の少くとも一部を制御し、前記第２のタイ
マから出力されるカラム系▲▼は、カラム系活性
化回路、アドレス遷移検知回路、出力制御回路及び書込
み制御回路を含むカラム系の制御回路系の少くとも一部
を制御しかつカラム系▲▼がプリチャージレベル
になったとき前記制御されているカラム系の制御回路の
動作を禁止するようにして成り、前記▲▼に基づ
いて前記ダイナミック型メモリのロー系の制御回路系と
カラム系の制御回路系を制御することを特徴とするダイ
ナミック型メモリシステムである。

本発明は、ロー系▲▼の入力端子とカラム系▲
▼の第1,第２の入力端子とを単一のチップに有す
るダイナミック型メモリと、ローアドレスストローブ信
号（▲▼）に基づいて、前記ダイナミック型メモ
リのワード線をアクティブにしてビット線対の電位差を
増幅させかつ前記ワード線を非アクティブにして前記ビ
ット線対をプリチャージするための制御を行うロー系▲
▼を生成し、前記ロー系▲▼の入力端子に
供給する第１の信号生成手段と、前記▲▼に基づ
いて、前記ダイナミック型メモリのワード線をプリチャ
ージレベルにしたときにカラム系の制御回路の少くとも
一部の動作を禁止するための信号である第１のカラム系
▲▼を生成し、前記カラム系▲▼の第１の
入力端子に供給する第２の信号生成手段と、前記▲
▼に基づいて、前記ダイナミック型メモリのワード線
をプリチャージにしたときにカラム系の制御回路の少く
とも一部の動作を禁止するための信号である第２のカラ
ム系▲▼を生成し、前記カラム系▲▼の第
２の入力端子に供給する第３の信号生成手段とを具備
し、前記第１ないし第３の信号生成手段は、▲▼
が一定期間以上アクティブになると働き始め、別の一定
期間だけ上記▲▼入力を受け付けずにメモリチッ
プ内部で生成される内部▲▼がアクティブ状態に
あるように強制的にセットする第１ないし第３のタイマ
を備え、前記第１の信号生成手段は、ビット線対の電位
差の増幅を待つ時定数τ１を持ち、この第１のタイマか
ら出力されるロー系▲▼に基づいてローアドレス
バッファ制御回路とワード線駆動回路を含むロー系の制
御回路系の少くとも一部を制御し、前記第２のタイマ
は、前記時定数τ１よりも小さく、▲▼アクティ
ブ期間の最小値tRASminのスペックに合致するか、ある
いは余裕をとって多少短く設定された短い時定数τ２を
持ち、この第２のタイマ回路から出力される第１のカラ
ム系▲▼に基づいてカラム系活性化回路、アドレ
ス遷移検知回路、出力制御回路及び書き込み制御回路を
含むカラム系の制御回路の少くとも一部を制御し、前記
第３のタイマは、前記時定数τ１よりも短くかつ前記時
定数τ２よりも長い時定数τ３を持ち、この第３のタイ
マ回路から出力される第２のカラム系▲▼に基づ
いてカラムデコーダまたはこのカラムデコーダを制御す
る回路を制御するようにして成り、前記▲▼に基
づいて、前記ダイナミック型メモリのロー系の制御回路
系とカラム系の制御回路系を制御することを特徴とする
ダイナミック型メモリシステムである。

また、本発明は、ロー系▲▼の入力端子とカラ
ム系▲▼の入力端子とを単一のチップに有するダ
イナミック型メモリと、ローアドレスストローブ信号
（▲▼）に基づいて、前記ダイナミック型メモリ
のワード線をアクティブにしてビット線対の電位差を増
幅させかつ前記ワード線を非アクティブにして前記ビッ
ト線対をプリチャージするための制御を行うロー系▲
▼を生成し、前記ロー系▲▼の入力端子に供
給する信号生成手段とを具備し、前記信号生成手段は、
▲▼が一定期間以上アクティブになると働き始
め、別の一定期間だけ上記▲▼入力を受け付けず
にメモリチップ内部で生成される内部▲▼がアク
ティブ状態にあるように強制的にセットするタイマを備
え、このタイマはビット線対の電位差の増幅を待つ時定
数を持ち、前記タイマからの出力信号はローアドレスバ
ッファ制御回路とワード線駆動回路を含むロー系の制御
回路系に入力し、カラム系活性化回路、アドレス遷移検
知回路、出力制御回路及び書込み制御回路を含むカラム
系の制御回路系には入力せず、前記カラム系の制御回路
系には、前記▲▼に同期した信号であるカラム系
▲▼を入力して制御するようにして成り、前記▲
▼信号に基づいて、前記ダイナミック型メモリの
ロー系の制御回路系とカラム系の制御回路系を制御する
ことを特徴とするダイナミック型メモリシステムであ
る。

即ち本発明は、▲▼入力がアクティブになって
DRAMが働き始めてから一定期間▲▼入力がアクテ
ィブであれば、その後は上記▲▼入力のレベル如
何に拘らず、チップ内部で正常な読み出し動作または書
き込み動作を行ない、メモリセルデータが破壊されるこ
となく再書き込みされるような▲▼タイムアウト
機能またはこれと同等の機能をチップ外から行なわせる
ダイナミック型メモリまたはそのシステムにおいて、上
記のような機能を行なわせる▲▼をロー系とカラ
ム系に分け、ロー系▲▼で、充分なビット線対の
リストア動作を行ない、カラム系▲▼で、前記ロ
ー系▲▼に係わらず、読み出し／書き込みの正常
動作、カラム系制御回路の信号タイミング上で生じる問
題の解決等を可能とし、また最近の高集積化、高速化に
も対応できるようにしたものである。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図（ａ）および（ｂ）は本発明のダイナミック型
メモリの一部を示しており、第１図（ａ）において、１
は外部▲▼入力バッファ、２は第１の内部▲
▼信号▲▼を発生する第１の内部▲▼
（ロー系▲▼）発生回路、３は第２の内部▲
▼（カラム系▲▼）信号▲▼を発生
する第２の内部▲▼発生回路、４は第１のタイマ
回路、５は第２のタイマ回路である。外部▲▼入
力バッファ１は２段のインバータ６、７からなる。第１
の内部▲▼発生回路２および第２の内部▲
▼発生回路３は、それぞれ二入力ナンドゲートがクロス
接続されてなるセットリセット型フリップフロップFF
1、FF2と、この各フリップフロップの各セット出力端に
対応して接続されているインバータ８、９とからなり、
この各インバータ８、９の出力が対応して第１の内部▲
▼信号▲▼および第２の内部▲▼
信号▲▼となる。

各フリップフロップFF1、FF2の各セット入力端には外
部▲▼入力バッファ１の出力が入力し、フリップ
フロップFF1、FF2の各リセット入力端には、対応して第
１のタイマ回路４の出力▲▼および第２のタイマ
回路５の出力KRTMが入力する。

第１のタイマ回路４は、ワード線を駆動する信号WDRV
が一方の入力となる二入力ナンドゲート10と、信号WDRV
を遅延時間τ１だけ遅延させる第１の遅延回路11と、こ
の遅延回路11の出力を反転して二入力ナンドゲート10の
他方の入力とするインバータ12と、二入力ナンドゲート
10の出力を反転するインバータ13とからなり、このイン
バータ13の出力がRTMである。

第２のタイマ回路５は、ワード線を駆動する信号WDRV
が一方の入力となる二入力ナンドゲート14と、信号WDRV
が入力し、これを遅延時間τ２だけ遅延させる第２の遅
延回路15と、この遅延回路15の出力を反転して二入力ナ
ンドゲート14の他方の入力とするインバータ16と、二入
力ナンドゲート14の出力を反転するインバータ17とから
なり、このインバータ17の出力がKRTMである。

第１図（ｂ）において、21はローアドレスバッファ制
御回路、22はワード線駆動回路、23はローアドレスバッ
ファ回路、24はローデコーダ、25および26はそれぞれ遅
延回路であり、これらのロー系の制御回路系は第１の内
部▲▼発生回路２の出力▲▼により支配
される。なお、遅延回路25の出力SENはＮチャネルセン
スアンプ活性化信号、遅延回路26の出力SEPはＰチャネ
ルセンスアンプ活性化信号である。また、27はカラムア
ドレスバッファ制御回路、28はカラムアドレスバッファ
回路、29はカラム系活性化回路、30はカラムデコーダ、
31はアドレス遷移検知回路、32は出力制御回路、33は書
込み制御回路であり、これらのカラム系の制御回路系は
第２の内部▲▼発生回路３の出力▲▼
により支配される。

次に、上記第１図（ａ）、（ｂ）の回路の動作を説明
する。ワード線駆動信号WDRVは、最初、低レベルであ
り、このワード線駆動信号WDRVが低レベルから高レベル
へ立ち上がり、ワーク線WLを駆動し始めると、第１のタ
イマ回路４の出力RTMが低レベルから高レベルへ立ち上
がる。すると、第１の内部▲▼発生回路２のフリ
ップフロップFF1がセットされ、その出力▲▼
は外部▲▼入力の影響を受けることなく低レベル
にクランプされる。（▲▼タイムアウトがかかり
始める）。しばらくして、センスアンプが活性化され始
めるが、上記信号WDRVが高レベルになると、第１の遅延
回路11による遅延時間τ１の後、第１のタイマ回路４の
出力RTMは低レベルに落ちる。この時点で▲▼は
タイムアウトが解除され、第１の内部▲▼発生回
路２の出力▲▼は再び外部▲▼入力の影
響を受けて動作するようになる。この第１の遅延回路11
による遅延時間τ１は、センスアンプが活性化し、ビッ
ト線対のうちの高レベル側がVcc電位側へリストアされ
てゆき、十分なレベルに達するまでの時間あるいは低レ
ベル側がVss電位側へリストアされてゆき、十分なレベ
ルに達するまでの時間の内の大きい方として設定され
る。従って、▲▼の低レベル期間の最小値の規定
に影響されずにビット線の動きにより独自に設定するこ
とが可能になる。

他方、ワード線駆動信号WDRVが低レベルから高レベル
へ立ち上がり、ワード線WLを駆動し始めると、第２のタ
イマ回路５の出力KRTMが低レベルから高レベルへ立ち上
がる。すると、第２の内部▲▼発生回路３のフリ
ップフロップFF2がセットされ、その出力▲
▼は外部▲▼入力の影響を受けることなくレベル
にクランプされる。（▲▼タイムアウトがかかり
始める）。そして、第２の遅延回路15による遅延時間τ
２の後、第２のタイマ回路５の出力KRTMは低レベルに落
ちる。この時点で▲▼タイムアウトが解除され、
第２の内部▲▼発生回路３の出力▲▼
は再び外部▲▼入力の影響を受けて動作するよう
になる。この第２の遅延回路15による遅延時間τ２は、
ビット線のリストア状態によらずにtRASminの規定に基
ずいて、この規定に合致するか、あるいは余裕をとって
多少短く設定すればよい。つまり、このDRAMに、外部か
ら▲▼の低レベル期間を短く入力しても（勿論、
▲▼の立ち下がりから信号WDRVの立ち上がりまで
の期間よりは長くなければならない）、内部▲▼
の低レベル期間は規定の最小値に設定されるようになっ
ており、一般的に、 τ１＞tRASmin≧τ２ の関係が成り立っている。

上記実施例のDRAMによれば、仕様で規定されているtR
ASminでDRAMを動かしても、比較的余裕のあるtRP（▲
▼プリチャージ期間）の方へ内部▲▼をずら
すことで40ns位までリストア時間を伸ばすことができる
ので、ビット線のリストアが不十分のためにソフトエラ
ー、ポーズ特性が悪化することもなく、高速化が実現で
きる。またτ１＜τ２の関係を有するタイマ15でカラム
系回路を制御しているため、早い時点でカラム▲
▼（第２の内部▲▼）をプリチャージレベルとし
てカラム系制御回路の動作を禁止でき、このため誤った
書き込みとか読み出しがなくなって、正常な書き込み／
読み出し動作が保証でき、▲▼タイムアウト機能
の目的の一つであるクリティカルタイミングを減らすこ
とに貢献している。

第２図（ａ）は本発明の他の実施例の三つのタイマを
持つ▲▼タイムアウト回路図であり、三つの出力
信号▲▼，▲▼，▲▼
は第２図（ｂ）に示すようにDRAMの各回路ブロックに分
割されて入力される。ここで前実施例に対応する個所に
は同一符号を用い、かつ適宜添字を付しておく。この回
路のタイマ4₁で得られる信号▲▼はロー系▲
▼であり、タイマ4₂,4₃で得られる信号▲
▼，▲▼はカラム系▲▼である。

即ち第一のタイマ4₁は、ワード線駆動信号WDRVが立ち
上ってから作動し始め、ビット線が充分リストアされる
までの時間τ１が経過すれば切れる。この期間では、▲
▼は外部信号▲▼の電圧値に依らずロ
ーレベルを保ち続ける。第２図（ｂ）に示すとおり、▲
▼は、ローアドレスバッファ制御回路21、ワ
ード線駆動回路22に入力し、tRAS（▲▼がローレ
ベルである期間）を短くしても、ワード線のレベルが立
ち上る時期（WDRVが立ち上る時期）より長ければ、ビッ
ト線が充分リストアされるまで待ってからワード線が閉
まり、その後ビット線をイコライズ（等電位にするこ
と）する。このビット線のイコライズは、ローアドレス
バッファ23の出力信号により行なわれる。一方、第二の
タイマ4₂で支配される出力信号▲▼は、第２
図（ｂ）に示すように、カラムアドレスバッファ制御回
路27と、カラム系制御回路29に入力する。この信号は、
▲▼と同様に、外部信号▲▼をローレ
ベルにすればローレベルになり、ワード線駆動信号WDRV
が立ち上ると、第二のタイマ4₂が作動し始めるため、外
部信号▲▼の電圧値に依らず、ローレベルを保ち
続ける。そして、第一のタイマ4₁の時定数τ１よりも短
い時定数τ２が経過するとタイマ4₂が切れ、▲
▼は外部▲▼と同期するようになる。このタイ
マ4₂が切れる時期は、DRAMのtRASminのスペック値に合
致するか、あるいは余裕をもって多少短く設定されるも
のである。つまり、第二のタイマ4₂は、DRAMを、tRASを
短く制御しても、正常に読み出し／書き込み出来るよう
に保証するもので、▲▼タイムアウト機能の目的
の一つであるクリティカルタイミングを減らすことに貢
献している。

更に本実施例の特徴は、別の第三のタイマ4₃を内蔵し
ていることである。この実施例においては、第三のタイ
マ4₃の時定数τ３は、τ２＜τ３＜τ１に設定されてい
る。このタイマ4₃で支配されている出力信号▲
▼は、第２図（ｂ）のようにカラムデータ30に入力さ
れていて、tRASを短く入力すると、まずはじめにカラム
アドレスバッファ制御回路27、カラム制御回路29に入力
している内部▲▼信号▲▼がハイレベ
ルにリセットされるが、この時点からしばらくの間は、
カラムデコーダに入力している内部▲▼信号▲
▼はローレベルを保つ為、カラムセレクト線
（CSL）は選択されたままの状態をとり続ける。しか
し、ローアドレスバッファ制御回路21、ワード線駆動回
路22に入力している内部▲▼信号▲▼
がリセットされるよりは早い時期にリセットされるよう
設定されている（τ３＜τ１）。

この理由としては、カラムセレクト線CSLが▲
▼のリセットと同時にリセットされると、tRASmin
で▲▼を入力する場合にライト動作が完了する前
にCSLがリセットされライト動作が不完全となり、書き
込みが出来なくなる場合がある。逆にカラムセレクト線
CSLが▲▼のリセットと同時にリセットされ
ると、ビット線の“0"側の浮きが納ってからワード線が
閉じるまでの時間に余裕がなくなり、セルに再書き込み
される信号量が減り不良に至る場合がある。上記ビット
線の“0"側の浮きがあるということは、カラムセレクト
線SCLの多重選択に対し、メモリセルのデータを保護す
るために、DQ線（CSLが高レベルの時にビット線に接続
されている線）にはＰチャネル型負荷トランジスタが付
いており、CSLが選択状態の時は、DQ線、ビット線とも
に“0"レベルは１ボルト前後浮いているということであ
る。しかし適当にtRASが大きい状態で▲▼をプリ
チャージレベルとすれば、元来ビット線のリスアが進ん
でいる為“0"側の浮きが完全に納まらない状態でワード
線が閉っても信号量は充分確保できるので、不良にはな
らない。

上記実施例によれば、次のような利点が得られる。即
ちDRAMが高集積化され、かつ高速動作が要求されるよう
になると、tRASの最小値でDRAMを制御した時、ビット線
リストアが不充分で不良に至る場合が出てくる。本実施
例では▲▼プリチャージタイムtRPには余裕があ
る為、前記（１）式で定義される▲▼サイクルタ
イムtRCを一定値に保ったままで、チップ内のタイマ4₁
でtRASを伸ばし、（▲▼）tRPに食い込ませ
ることで、ビット線リストアが充分行える高速DRAMを実
現することができる。また、▲▼の立ち上がりか
ら規定されるタイミングスペック（カラム系の動作を禁
止する）を、tRASminでも満すようにする為に、カラム
系回路にはtRASminよりも早く切れるタイマ4₂で支配さ
れる▲▼を入力する。しかし、このタイミン
グでカラム選択線を立ち下げると、ライト動作が不充分
となり書き込み不良を起こす危険がある。逆に▲
▼の立ち上がりと同時にCSLの立ち下げ（リセッ
ト）ると、ビット線の“0"側のリストアが不充分で不良
を起こす危険がある。従ってCSLを立ち下げる▲
▼は信号▲▼よりは早く、▲
▼よりは遅くリセットするように設定し、正常動作を保
証すると同時に、セル内にリストアされる信号量を増や
すことができる。

第３図は本発明の他の実施例で、同図（ａ）は内部▲
▼発生回路、同図（ｂ）はその信号を受ける回路
部分である。ここで第１図の実施例に対応する個所には
同一符号を付しておく。

この回路の主旨は、▲▼タイムアウトのタイマ
４の時定数τをtRASminのスペックより長く設定するこ
とにより、tRASminでDRAMを動かしても、ビット線のリ
ストアを充分に行えるようにする。tRP（▲▼プ
リチャージタイム）には余裕があるので、内部tRASがtR
ASminより長く、tRPの方へ食い込んでもtRC（▲
▼サイクルタイム）のスペックを満たすことが出来る。
しかし、このままでは▲▼プリチャージの時点か
ら規定されるタイミングスペックがtRASminで満たせな
くなるので、ビット線リストアに関係しないカラムアド
レスバッファ制御回路27、カラム系制御回路29にはタイ
マ４からの制御をはずし、外部の▲▼の制御をバ
ッファ１から直接受けるようにすることである。

第３図（ａ）、第３図（ｂ）に沿って本実施例を説明
する。第３図（ａ）に示すようにDRAMの外部▲▼
をバッファ１で受け、内部▲▼信号▲▼
１−1,▲▼−１を得る。▲▼−１
は、▲▼が入力されて立ち上がり、ワード線駆動
信号WDRVが立ち上ると、外部▲▼の制御を受け付
けなくなり、低レベル状態を取り続け、ビット線が充分
リストア出来るまでの時間τだけ時間がたてば、再び外
部▲▼の制御を受けるようになる信号である。こ
の▲▼−１は、第３図（ｂ）に示されていると
おり、ローアドレスバッファ制御回路21、ワード線駆動
回路22にのみ入力し、tRASminでDRAMを動作させてもビ
ット線リストアが充分行われる時間だけ待ってから、ワ
ード線が閉まり、その後、ビット線をイコライズする。
（ビット線イコライズはローアドレスバッファ23の出力
信号により行われる。）一方、▲▼−１は外
部▲▼に全く同期しており、第３図（ｂ）に示す
とおり、カラムアドレスバッファ制御回路27、カラム系
制御回路29に入力している。これにより、▲▼プ
リチャージの時点より規定されているタイミングスペッ
クをtRASminでも満たせるようにしている。つまり上記
τ大にも係わらず、▲▼−１でカラム系の制
御回路の動作を独自に制御できるのである。上のような
タイミングの典型は第４図に示すように、tRPC（▲
▼ to ▲▼ Prcharge Time）と、ｔ RRH
（Read Command Hold Time Reference to RAS）
がある。tRPCは▲▼をプリチャージ状態にしてか
ら、▲▼をアクテップ状態にするまでの時間とし
て定義されている。しかしてリード以外のサイクルの終
了時において（たとえば▲▼オンリーリフレッシ
ュの終了時点において）tRPCmin＝０としても、出力バ
ッファ34を介してデータDOUTを出力してはならないとい
う規定がある。勿論tRASminに於てもこの規定を守らな
ければならない。第５図のグラフに於て破線内領域41で
この規定を守らねばならない。つまりこの領域41では、
DOUTはオープン（出力を出力していない状態）でなけれ
ばならない。もしも、カラムアドレスバッファ27やカラ
ム系制御回路29も、tRASminよりも長いタイマを持つ上
述の▲▼−１で制御されるとすれば、第６図の
ようなシュムーになり、一部スペックを満たせなくなる
領域42がでてくる。これは、▲▼−１の立ち上
がりが遅くなるため、フェイル領域43が増大するためで
ある。本実施例（第３図（ｂ））によれば、第７図のよ
うなシュムーになり、▲▼−１は▲
▼−１に係わらなくなり、フェイル領域が43′のように
できるため、スペックを満たすことができる。tRRHは▲
▼をプリチャージしてからライトイネーブル信号
▲▼をアクティブにするまでの時間として定義され
ている。このタイミングもtRPCと同様にtRRHmin＝０で
も誤ってライト動作に入ってはならないと規定されてい
る。これらもカラムアドレスバッファ28やカラム系制御
回路29が▲▼−１で制御されていると、tRASmi
nでこのスペックを満足できなくなるが、第３図（ｂ）
では▲▼−１で制御されるため、ライト動作
のスペックも満足できる。

即ち上記実施例によれば次のような利点がある。前述
したように、ビット線リストア時間は従来のDRAMでは、
tRAS（▲▼のパルス幅）の最小値内に納まり、▲
▼タイムアウト機能は、▲▼プリチャー
ジのクリティカルタイミングをなくし、ユーザーに使い
易くする、▲▼の受けるノイズによりデータ破
壊されるのを防ぐ、という消極的働きしか持っていなか
った。

しかし、徐々にDRAMも高速化を要求されつつあり、tR
ASの最小値も80ns、60nsと短いものが求められている。
と同時に、DRAMの容量が増えて来ると、一般にビット線
のリストアに要する時間は長くなる傾向にある。

このような状況の下では▲▼タイムアウトに別
の積極的意味を持たせる必要が出てくる。つまり、tRAS
の最小値でユーザがDRAMを制御してもチップ内部で長い
タイマを持ち、充分ビット線をリストアさせる必要が出
てくる。tRP（▲▼プリチャージタイム）につい
てはスペックの最小値に対し実力値は余裕があるので、
このような長いタイマを設けても、前記（１）式の▲
▼のサイクル時間tRCは不変に保つことができる。
言い換えれば、tRCとtRASとtRPに分割する自由度が増え
たことになる。

ところが、このようなDRAMにおいて、ビット線、ワー
ド線以外のカラム系の回路もこの長いタイマの支配下に
置くと、▲▼の立ち上がりから規定される種々の
タイミングスペック（tRPC、tRRH等）をtRASの最小値に
おいて満たすことが困難になる。そこで、これらカラム
系には外部の▲▼と同期した信号を直接入力する
ことで、この問題が解決できる。従って本実施例の効果
としては、高速、高密度DRAMのビット線リストアを完全
化することで、ソフトエラーレート、ポーズ特性という
データ量減少により悪化する特性を、正常な値に戻すこ
とができるということである。

第８図は上記各実施例を簡略化して示したものであ
る。即ち第８図（ａ）は第１図（ａ）、（ｂ）の実施例
を簡略化して示したもので、外部▲▼をチップ51
に取り込み、該チップ内でタイマ４を用いてロー系▲
▼信号▲▼を得、チップ51内でタイマ５を
用いてカラム系▲▼信号▲▼を得てい
る。

第８図（ｂ）は第２図（ａ）、（ｂ）の実施例を簡略
化して示したもので、外部▲▼をチップ52に取り
込み、該チップ内でタイマ4₁を用いてロー系▲▼
信号▲▼を得ている。またチップ52内でタイ
マ4₂を用いてカラム系▲▼信号▲▼を
得、かつタイマ4₃を用いてカラム系▲▼信号▲
▼を得ている。

第８図（ｃ）は第３図（ａ）、（ｂ）の実施例を簡略
化して示したもので、外部▲▼をチップ53に取り
込み、該チップ内でタイマ４を用いてロー系▲▼
信号▲▼−１を得、またチップ53内に外部▲
▼を直接的に取り込み、これをカラム系▲▼
信号▲▼−１として用いている。

第９図はダイナミック型メモリシステムとしたもの
で、第９図（ａ）では第８図（ａ）のロー系▲▼
信号▲▼をチップ51外のチップ61のタイマ４で
得て、これをチップ51の入力端子65に導入し、またカラ
ム系▲▼信号▲▼をチップ61のタイマ
５で得て、これをチップ51の入力端子64に導入し、前記
同様に使用するようにしている。この場合信号▲
▼、▲▼はチップ61以外の他の回路から得
るようにしてもよい。

第９図（ｂ）では、第８図（ｂ）の信号▲
▼、▲▼、▲▼をチップ62のタイ
マ4₁,4₂,4₃得、それぞれチップ52の入力端子66,67,68に
導入し、同様に使用するようにしている。この場合も同
様に、信号▲▼〜▲▼はチップ62
以外の他の回路から得るようにしてもよい。

第９図（ｃ）では、第８図（ｃ）の信号▲▼
−１、▲▼−１をチップ63で得、それぞれチ
ップ53の入力端子69、70に導入し、同様に使用するよう
にしている。この場合も同様に、信号▲▼−
１、▲▼−１はチップ63以外の他の回路から
得るようにしてもよい。

第10図はロー系▲▼信号▲▼を得るタ
イマ回路の他の実施例で、第10図（ａ）は第１図（ａ）
のものに対応している。第10図（ｂ）は第10図（ａ）の
変形例で、外部▲▼入力バッファ１、内部▲
▼発生回路２、タイマ回路４とも変形されている。第
10図（ｃ）は第10図（ａ）の内部▲▼発生回路２
のフリップフロップの部分をナンドゲート71に置き換え
たもの、第10図（ｄ）は同じく第10図（ｂ）のフリップ
フロップの部分をノアゲート72に置き換えたものであ
る。第10図（ｅ）は第10図（ａ）に、ライト期間中にロ
ー系がリセットするのを防ぐ回路81を追加したもので、
▲▼はライト期間中低レベル（“0"）となる信
号、第10図（ｆ）は第10図（ｅ）のタイマ回路４、リセ
ット防止回路81の部分を変形したものである。カラム系
▲▼信号を得る場合も第10図と同様のことが云え
る。

なお、本発明は上記各実施例に限られることなく、本
発明の要旨を逸脱しない範囲で種々変形可能であること
勿論である。

［発明の効果］ 以上説明した如く本発明によれば、ビット線のデータ
のリストアの問題を改善でき、また各▲▼タイミ
ングによる回路動作を高速かつ正確化できるなどの利点
を有したダイナミック型メモリ及びそのシステムを提供
できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図、第３
図は本発明の異なる実施例を示す回路図、第４図は同タ
イミングチャート、第５図ないし第７図は同特性説明
図、第８図、第９図は本発明の各実施例を簡略化して示
す構成図、第10図は同タイマ回路の変形例を示す図、第
11図乃至第14図はダイナミックメモリにおけるタイミン
グチャートである １……外部▲▼入力バッファ、２……ロー系▲
▼発生回路、３、3₁、3₂……カラム系▲▼発
生回路、４、4₁、4₂、43……タイマ回路、５……タイマ
回路、６〜９……インバータ、11……遅延回路、15、15
₁、15₂……遅延回路、FF1、FF2……セットリセット型フ
リップフロップ、21……ローアドレスバッファ制御回
路、22……ワード線駆動回路、23……ローアドレスバッ
ファ回路、24……ローデコーダ、25、26……遅延回路、
27……カラムアドレスバッファ制御回路、28……カラム
アドレスバッファ回路、29……カラム系活性化回路、30
……カラムデコーダ、31……アドレス遷移検知回路、32
……出力制御回路、33……書込み制御回路、51〜53、62
〜63……チップ、64〜70……入力端子。

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】外部から入力されるローアドレスストロー
   ブ信号（▲▼）が一定期間以上アクティブになる
   と働き始め、別の一定期間だけ上記▲▼入力を受
   け付けずにメモリチップ内部で生成される内部▲
   ▼がアクティブ状態にあるように強制的にセットする第
   1,第２のタイマを備え、 前記第１のタイマはビット線対の電位差の増幅を待つ長
   い時定数τ１を持ち、前記第２のタイマは▲▼ア
   クティブ期間の最小値tRASminの規定に合致するか、あ
   るいは余裕をとって多少短く設定された短い時定数τ２
   （＜τ１）を持ち、 前記第１のタイマから出力されるロー系▲▼は、
   ローアドレスバッファ制御回路とワード線駆動回路を含
   むロー系の制御回路系の少くとも一部を制御し、 前記第２のタイマから出力されるカラム系▲▼
   は、カラム系活性化回路、アドレス遷移検知回路、出力
   制御回路及び書込み制御回路を含むカラム系の制御回路
   系の少くとも一部を制御しかつカラム系▲▼がプ
   リチャージレベルになったとき前記制御されているカラ
   ム系の制御回路の動作を禁止するようにして成り、 前記▲▼に基づいて、ロー系の制御回路系とカラ
   ム系の制御回路系を制御することを特徴とするダイナミ
   ック型メモリ。
2. 【請求項２】前記第１のタイマは、ワード線を駆動する
   タイミングを決めるための信号を遅延する第１の遅延手
   段と、前記ワード線を駆動するタイミングを決めるため
   の信号と前記第１の遅延手段から出力される時定数τ１
   の遅延信号とに基づいて第１のタイマ出力を生成する第
   １の論理手段と、前記第１の論理手段の出力信号と前記
   ▲▼とでセット／リセットされ、前記ロー系▲
   ▼を出力する第１のフリップフロップとを備え、 前記第２のタイマは、前記ワード線を駆動するタイミン
   グを決めるための信号を遅延する第２の遅延手段と、前
   記ワード線を駆動するタイミングを決めるための信号と
   前記第２の遅延手段から出力される時定数τ２の遅延信
   号とに基づいて第２のタイマ出力を生成する第２の論理
   手段と、前記第２の論理手段の出力信号と前記▲
   ▼とでセット／リセットされ、前記カラム系▲▼
   を出力する第２のフリップフロップとを備えることを特
   徴とする請求項１に記載のダイナミック型メモリ。
3. 【請求項３】外部から入力されるローアドレススローブ
   信号（▲▼）が一定期間以上アクティブになると
   働き始め、別の一定期間だけ上記▲▼入力を受け
   付けずにメモリチップ内部で生成される内部▲▼
   がアクティブ状態にあるように強制的にセットする第１
   ないし第３のタイマを備え、 前記第１のタイマは、ビット線対の電位差の増幅を待つ
   時定数τ１を持ち、この第１のタイマから出力されるロ
   ー系▲▼に基づいてローアドレスバッファ制御回
   路とワード線駆動回路を含むロー系の制御回路系の少く
   とも一部を制御し、 前記第２のタイマは、前記時定数τ１よりも小さく、▲
   ▼アクティブ期間の最小値tRASminのスペックに
   合致するか、あるいは余裕をとって多少短く設定された
   短い時定数τ２を持ち、この第２のタイマから出力され
   る第１のカラム系▲▼に基づいてカラム系活性化
   回路、アドレス遷移検知回路、出力制御回路及び書き込
   み制御回路を含むカラム系の制御回路の少くとも一部を
   制御し、 前記第３のタイマは、前記時定数τ１よりも短くかつ前
   記時定数τ２よりも長い時定数τ３を持ち、この第３の
   タイマから出力される第２のカラム系▲▼に基づ
   いてカラムデコーダまたはこのカラムデコーダを制御す
   る回路を制御するようにして成り、 前記▲▼に基づいて、ロー系の制御回路系とカラ
   ム系の制御回路系を制御することを特徴とするダイナミ
   ック型メモリ。
4. 【請求項４】前記第１のタイマは、ワード線を駆動する
   タイミングを決めるための信号を遅延する第１の遅延手
   段と、前記ワード線を駆動するタイミングを決めるため
   の信号と前記第１の遅延手段から出力される時定数τ１
   の遅延信号とに基づいて第１のタイマ出力を生成する第
   １の論理手段と、前記第１の論理手段の出力信号と前記
   ▲▼とでセット／リセットされ、前記ロー系▲
   ▼を出力する第１のフリップフロップとを備え、 前記第２のタイマは、前記ワード線を駆動するタイミン
   グを決めるための信号を遅延する第２の遅延手段と、前
   記ワード線を駆動するタイミングを決めるための信号と
   前記第２の遅延手段から出力される時定数τ２の遅延信
   号とに基づいて第２のタイマ出力を生成する第２の論理
   手段と、前記第２の論理手段の出力信号と前記▲
   ▼とでセット／リセットされ、前記第１のカラム系▲
   ▼を出力する第２のフリップフロップとを備え、 前記第３のタイマは、前記ワード線を駆動するタイミン
   グを決めるための信号を遅延する第３の遅延手段と、前
   記ワード線を駆動するタイミングを決めるための信号と
   前記第３の遅延手段から出力される時定数τ３の遅延信
   号とに基づいて第３のタイマ出力を生成する第３の論理
   手段と、前記第３の論理手段の出力信号と前記▲
   ▼とでセット／リセットされ、前記第２のカラム系▲
   ▼を出力する第３のフリップフロップとを備えるこ
   とを特徴とする請求項３に記載のダイナミック型メモ
   リ。
5. 【請求項５】外部から入力されるローアドレスストロー
   ブ信号（▲▼）が一定期間以上アクティブになる
   と働き始め、別の一定期間だけ上記▲▼入力を受
   け付けずにメモリチップ内部で生成される内部▲
   ▼がアクティブ状態にあるように強制的にセットするタ
   イマを備え、 このタイマはビット線対の電位差の増幅を待つ時定数を
   持ち、前記タイマからの出力信号はローアドレスバッフ
   ァ制御回路とワード線駆動回路を含むロー系の制御回路
   系に入力し、カラム系活性化回路、アドレス遷移検知回
   路、出力制御回路及び書込み制御回路を含むカラム系の
   制御回路系には入力せず、 前記カラム系の制御回路系は、前記外部から入力される
   ▲▼に同期する信号を入力して制御し、前記カラ
   ム系の制御回路系の動作を外部から入力される▲
   ▼のリセットに同期して禁止するようにして成り、 前記外部から入力される▲▼に基づいて、ロー系
   の制御回路系とカラム系の制御回路系を制御することを
   特徴とするダイナミック型メモリ。
6. 【請求項６】前記タイマは、ワード線を駆動するタイミ
   ングを決めるための信号を遅延する遅延手段と、前記ワ
   ード線を駆動するタイミングを決めるための信号とを前
   記遅延手段から出力される遅延信号とに基づいてタイマ
   出力を生成する論理手段と、前記論理手段の出力信号と
   前記▲▼とでセット／リセットされ、前記ロー系
   ▲▼を出力するフリップフロップとを備えること
   を特徴とする請求項５に記載のダイナミック型メモリ。
7. 【請求項７】ロー系▲▼の入力端子とカラム系▲
   ▼の入力端子とを単一のチップに有するダイナミ
   ック型メモリと、 ローアドレスストローブ信号（▲▼）に基づい
   て、前記ダイナミック型メモリのワード線をアクティブ
   にしてビット線対の電位差を増幅させかつ前記ワード線
   を非アクティブにして前記ビット線対をプリチャージす
   るための制御を行うロー系▲▼を生成し、前記ロ
   ー系▲▼の入力端子に供給する第１の信号生成手
   段と、 前記▲▼に基づいて、前記ダイナミック型メモリ
   のワード線をプリチャージレベルにしたときにカラム系
   の制御回路の少くとも一部の動作を禁止するための信号
   であるカラム系▲▼を生成し、前記カラム系▲
   ▼の入力端子に供給する第２の信号生成手段とを具
   備し、 前記第1,第２の信号生成手段は、▲▼が一定期間
   以上アクティブになると働き始め、別の一定期間だけ上
   記▲▼入力を受け付けずにメモリチップ内部で生
   成される内部▲▼がアクティブ状態にあるように
   強制的にセットする第1,第２のタイマを備え、 前記第１のタイマはビット線対の電位差の増幅を待つ長
   い時定数τ１を持ち、前記第２のタイマは▲▼ア
   クティブ期間の最小値tRASminの規定に合致するか、あ
   るいは余裕をとって多少短く設定された短い時定数τ２
   （＜τ１）を持ち、 前記第１のタイマから出力されるロー系▲▼はロ
   ーアドレスバッファ制御回路とワード線駆動回路を含む
   ロー系の制御回路系の少くとも一部を制御し、 前記第２のタイマから出力されるカラム系▲▼
   は、カラム系活性化回路、アドレス遷移検知回路、出力
   制御回路及び書込み制御回路を含むカラム系の制御回路
   系の少くとも一部を制御しかつカラム系▲▼がプ
   リチャージレベルになったとき前記制御されているカラ
   ム系の制御回路の動作を禁止するようにして成り、 前記▲▼に基づいて前記ダイナミック型メモリの
   ロー系の制御回路系とカラム系の制御回路系を制御する
   ことを特徴とするダイナミック型メモリシステム。
8. 【請求項８】前記第１のタイマは、ワード線を駆動する
   タイミングを決めるための信号を遅延する第１の遅延手
   段と、前記ワード線を駆動するタイミングを決めるため
   の信号と前記第１の遅延手段から出力される時定数τ１
   の遅延信号とに基づいて第１のタイマ出力を生成する第
   １の論理手段と、前記第１の論理手段の出力信号と前記
   ▲▼とでセット／リセットされ、前記ロー系▲
   ▼を出力する第１のフリップフロップとを備え、 前記第２のタイマは、前記ワード線を駆動するタイミン
   グを決めるための信号を遅延する第２の遅延手段と、前
   記ワード線を駆動するタイミングを決めるための信号と
   前記第２の遅延手段から出力される時定数τ２の遅延信
   号とに基づいて第２のタイマ出力を生成する第２の論理
   手段と、前記第２の論理手段の出力信号と前記▲
   ▼とでセット／リセットされ、前記カラム系▲▼
   を出力する第２のフリップフロップとを備えることを特
   徴とする請求項７に記載のダイナミック型メモリシステ
   ム。
9. 【請求項９】ロー系▲▼の入力端子とカラム系▲
   ▼の第1,第２の入力端子とを単一のチップに有す
   るダイナミック型メモリと、 ローアドレスストローブ信号（▲▼）に基づい
   て、前記ダイナミック型メモリのワード線をアクティブ
   にしてビット線対の電位差を増幅させかつ前記ワード線
   を非アクティブにして前記ビット線対をプリチャージす
   るための制御を行うロー系▲▼を生成し、前記ロ
   ー系▲▼の入力端子に供給する第１の信号生成手
   段と、 前記▲▼に基づいて、前記ダイナミック型メモリ
   のワード線をプリチャージレベルにしたときにカラム系
   の制御回路の少なくとも一部の動作を禁止するための信
   号である第１のカラム系▲▼を生成し、前記カラ
   ム系▲▼の第１の入力端子に供給する第２の信号
   生成手段と、 前記▲▼に基づいて、前記ダイナミック型メモリ
   のワード線をプリチャージレベルにしたときにカラム系
   の制御回路の少くとも一部の動作を禁止するための信号
   である第２のカラム系▲▼を生成し、前記カラム
   系▲▼の第２の入力端子に供給する第３の信号生
   成手段とを具備し、 前記第１ないし第３の信号生成手段は、▲▼が一
   定期間以上アクティブになると働き始め、別の一定期間
   だけ上記▲▼入力を受け付けずにメモリチップ内
   部で生成される内部▲▼がアクティブ状態にある
   ように強制的にセットする第１ないし第３のタイマを備
   え、 前記第１の信号生成手段は、ビット線対の電位差の増幅
   を待つ時定数τ１を持ち、この第１のタイマから出力さ
   れるロー系▲▼に基づいてローアドレスバッファ
   制御回路とワード線駆動回路を含むロー系の制御回路系
   の少くとも一部を制御し、 前記第２のタイマは、前記時定数τ１よりも小さく、▲
   ▼アクティブ期間の最小値tRASminのスペックに
   合致するか、あるいは余裕をとって多少短く設定された
   短い時定数τ２を持ち、この第２のタイマ回路から出力
   される第１のカラム系▲▼に基づいてカラム系活
   性化回路、アドレス遷移検知回路、出力制御回路及び書
   き込み制御回路を含むカラム系の制御回路の少くとも一
   部を制御し、 前記第３のタイマは、前記時定数τ１よりも短くかつ前
   記時定数τ２よりも長い時定数τ３を持ち、この第３の
   タイマ回路から出力される第２のカラム系▲▼に
   基づいてカラムデコーダまたはこのカラムデコーダを制
   御する回路を制御するようにして成り、 前記▲▼に基づいて、前記ダイナミック型メモリ
   のロー系の制御回路系とカラム系の制御回路系を制御す
   ることを特徴とするダイナミック型メモリシステム。
10. 【請求項１０】前記第１のタイマは、ワード線を駆動す
    るタイミングを決めるための信号を遅延する第１の遅延
    手段と、前記ワード線を駆動するタイミングを決めるた
    めの信号と前記第１の遅延手段から出力される時定数τ
    １の遅延信号とに基づいて第１のタイマ出力を生成する
    第１の論理手段と、前記第１の論理手段の出力信号と前
    記▲▼とでセット／リセットされ、前記ロー系▲
    ▼を出力する第１のフリップフロップとを備え、 前記第２のタイマは、前記ワード線を駆動するタイミン
    グを決めるための信号を遅延する第２の遅延手段と、前
    記ワード線を駆動するタイミングを決めるための信号と
    前記第２の遅延手段から出力される時定数τ２の遅延信
    号とに基づいて第２のタイマ出力を生成する第２の論理
    手段と、前記第２の論理手段の出力信号と前記▲
    ▼とでセット／リセットされ、前記第１のカラム系▲
    ▼を出力する第２のフリップフロップとを備え、 前記第３のタイマは、前記ワード線を駆動するタイミン
    グを決めるための信号を遅延する第３の遅延手段と、前
    記ワード線を駆動するタイミングを決めるための信号と
    前記第３の遅延手段から出力される時定数τ３の遅延信
    号とに基づいて第３のタイマ出力を生成する第３の論理
    手段と、前記第３の論理手段の出力信号と前記▲
    ▼とでセット／リセットされ、前記第２のカラム系▲
    ▼を出力する第３のフリップフロップとを備えるこ
    とを特徴とする請求項９に記載のダイナミック型メモリ
    システム。
11. 【請求項１１】ロー系▲▼の入力端子とカラム系
    ▲▼の入力端子とを単一のチップに有するダイナ
    ミック型メモリと、 ローアドレスストローブ信号（▲▼）に基づい
    て、前記ダイナミック型メモリのワード線をアクティブ
    にしてビット線対の電位差を増幅させかつ前記ワード線
    を非アクティブにして前記ビット線対をプリチャージす
    るための制御を行うロー系▲▼を生成し、前記ロ
    ー系▲▼の入力端子に供給する信号生成手段とを
    具備し、 前記信号生成手段は、▲▼が一定期間以上アクテ
    ィブになると働き始め、別の一定期間だけ上記▲
    ▼入力を受け付けずにメモリチップ内部で生成される内
    部▲▼がアクティブ状態にあるように強制的にセ
    ットするタイマを備え、 このタイマはビット線対の電位差の増幅を待つ時定数を
    持ち、前記タイマからの出力信号はローアドレスバッフ
    ァ制御回路とワード線駆動回路を含むロー系の制御回路
    系に入力し、カラム系活性化回路、アドレス遷移検知回
    路、出力制御回路及び書込み制御回路を含むカラム系の
    制御回路系には入力せず、 前記カラム系の制御回路系には、前記外部から入力され
    る▲▼に同期した信号であるカラム系▲▼
    を入力して制御し、前記カラム系の制御回路系の動作を
    外部から入力される▲▼のリセットに同期して禁
    止するようにして成り、 前記外部から入力される▲▼に基づいて、前記ダ
    イナミック型メモリのロー系の制御回路系とカラム系の
    制御回路系を制御することを特徴とするダイナミック型
    メモリシステム。
12. 【請求項１２】前記タイマは、ワード線を駆動するタイ
    ミングを決めるための信号を遅延する遅延手段と、前記
    ワード線を駆動するタイミングを決めるための信号と前
    記遅延手段から出力される遅延信号とに基づいて第１の
    タイマ出力を生成する論理手段と、前記論理手段の出力
    信号と前記▲▼とでセット／リセットされ、前記
    ロー系▲▼を出力するフリップフロップとを備え
    ることを特徴とする請求項11に記載のダイナミック型メ
    モリシステム。