KR980004979A - 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야:

레이아웃 면적을 감소시키기 위한 반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

프리디코더내에서 타이밍 마진을 위해 사용되는 지연수단을 별도의 사용없이도 동일한 동작을 수행할 수 있도록 한 반도체 메모리 장치를 제공함에 있다.

3. 발명의 해결방법의 요지:

반도체 메모리 장치는 외부로 부터 제공되는 어드레스에 응답하여 소정시간 지연된 제1신호를 제1노드에 제공하는 입력부와, 타이밍마진을 가지기 위하여 상기 제1신호에 응답하여 소정시간 지연된 제2신호를 제2노드에 제공하는 지연부와, 상기 제1신호와 제2신호를 각기 두 입력으로 하여 대응되는 펄스를 출력하는 제1논리부를 가지는 펄스 발생회로와; 상기 제2신호를 반전시킨 제3신호와 상기 제1신호를 각기 두 입력으로 하여 대응되는 내부 어드레스신호를 출력하는 어드레스 입력버퍼회로와; 상기 내부 어드레스신호를 입력으로 하여 디코딩된 신호를 출력하는 프리디코더회로를 구비하여 레이아웃 면적을 감소시키는 것을 특징으로 한다.

4. 발명의 중요한 용도:

반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 실시예에 따라 구성된 어드레스 입력버퍼회로 및 프리디코더의 구체회로도.

Claims (8)

1. 반도체 메모리 장치에 있어서; 외부로 부터 제공되는 어드레스에 응답하여 소정시간 지연된 제1신호를 제1노드에 제공되는 입력부와, 타이밍마진을 가지기 위하여 상기 제1신호에 응답하여 소정시간 지연된 제2신호를 제2노드에 제공하는 지연부와, 상기 제1신호와 상기 제2신호를 각기 두 입력으로 하여 대응되는 펄스를 출력하는 제1논리부를 가지는 펄스 발생호로와; 상기 제2신호를 반전시킨 제3신호와 상기 제1신호를 각기 두 입력으로 하여 대응되는 내부 어드레스신호를 출력하는어드레스 입력버퍼회로와; 상기 내부 어드레스 신호를 입력으로 하여 디코딩된 신호를 출력하는 프리디코더회로를 구비하여 레이아웃 면적을 감소시키는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1논리부는 상기 제1신호와 상기 제2신호를 각기 두 입력으로 하여 상기 펄스를 출력하는 제1논리게이트와 제2논리게이트로 이루어짐을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 제1논리게이트는 노아게이트임을 특징으로 하는 반도체 메모리 장치.
4. 제2항에 있어서, 상기 제2논리게이트는 앤드게이트임을 특징으로 하는 반도체 메모리 장치.
5. 제1항에 있어서, 상기 어드레스 입력버퍼는 상기 제1신호와 상기 제3신호를 각기 두 입력으로 하는 제3논리게이트와 제4논리게이트로 이루어짐을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 제3논리게이트는 노아게이트임을 특징으로 하는 반도체 메모리 장치.
7. 제5항에 있어서, 상기 제4논리게이트는 앤드게이트임을 특징으로 하는 반도체 메모리 장치.
8. 제1항에 있어서, 상기 프리디코더는 상기 내부 어드레스신호를 입력으로 하여 상기 디코딩된 신호를 출력하는 앤드게이트임을 특징으로 하는 반도체 메모리 장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.