KR970023426A - 반도체 메모리의 어드레스 버퍼 및 디코더 회로 - Google Patents
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Abstract
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 어드레스 버퍼와 디코더 회로에 관한 것이다.
하나의 어드레스 입력신호에 대해 서로 다른 두개의 제1과 제2의 출력을 생성하는 반도체 메모리의 어드레스 버퍼 및 디코더 출력회로에 있어서, 상기 제1출력신호와 칩인에이블 신호를 입력신호로한 제1노아게이트; 상기 제2출력신호와 칩인에이블 신호를 입력신호로 한 제2노아게이트; 및 칩인에이블 신호가 디스에이블일 때 디코더 출력신호를 하이임피던스 상태로 세트하는 제3스위치수단을 포함함을 특징으로 한다. 본 발명에 따른 반도체 메모리의 어드레스 버퍼 및 디코더 회로는 칩인에이블신호가 디스에블되었을 때는 출력라인이 하이임피던스이거나 “LOW”레벨신호로 되기 때문에 출력라인이 인접 출력라인과 미세한 합선상태에 있더라도 출력라인 간에 전류소모되는 것을 방지하는 효과를 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 실시예를 보이는 어드레스 버퍼 회로이다,
제4A도 및 제4B도는 본 발명에 따른 어드레스 디코더 회로도이다.
Claims (4)
- 하나의 어드레스 입력신호에 대해 서로 다른 두개의 제1과 제2의 출력을 생성하는 반도체 메모리의 어드레스 버퍼 및 디코더 출력회로에 있어서, 상기 제1어드레스 버퍼 출력신호를 유입하여 칩인에이블 신호가 액티브상태이면 상기 제1어드레스 버퍼 출력신호를 반전하여 출력시키고 칩인에이블 신호가 액티브 상태가 아니면 상기 제1어드레스 버퍼 출력신호를 하이 임피던스 상태로 하는 제1스위치수단; 상기 제2어드레스 버퍼 출력신호를 유입하여 칩인에이블 신호가 액티브 상태이면 상기 제2어드레스 버퍼 출력신호를 반전하여 출력시키고 칩인에이블 신호가 액티브 상태가 아니면 상기 제2어드레스 버퍼 출력신호를 하이 임피던스 상태로 하는 제2스위치수단; 및 칩인에이블 신호가 디스에이블일 때 디코더 출력신호를 하이임피던스 상태로 세트하는 제3스위치수단을 포함함을 특징으로 하는 반도체 메모리의 어드레스 버퍼 및 디코더 회로.
- 제1항에 있어서, 상기 어드레스버퍼와 디코더가 칼럼어드레스에 대하여 이루어짐을 특징으로 하는 반도체 메모리의 어드레스 버퍼 및 디코더 회로.
- 하나의 어드레스 입력신호에 대해 서로 다른 두개의 제1과 제2의 출력을 생성하는 반도체 메모리의 어드레스 버퍼 및 디코더 출력회로에 있어서, 상기 제1출력신호와 칩인에이블 신호를 입력신호로 한 제1노아게이트; 상기 제2출력신호와 칩인에이블 신호를 입력신호로 한 제2노아게이트; 및 칩인에이블 신호가 디스에이블일 때 디코더 출력신호를 하이임피던스 상태로 세트하는 제3스위치수단을 포함함을 특징으로 하는 반도체 메모리의 어드레스 버퍼 및 디코더 회로.
- 제3항에 있어서, 상기 어드레스버퍼와 디코더가 칼럼어드레스에 대하여 이루어짐을 특징으로 하는 반도체 메모리의 어드레스 버퍼 및 디코더 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950038979A KR970023426A (ko) | 1995-10-31 | 1995-10-31 | 반도체 메모리의 어드레스 버퍼 및 디코더 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950038979A KR970023426A (ko) | 1995-10-31 | 1995-10-31 | 반도체 메모리의 어드레스 버퍼 및 디코더 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970023426A true KR970023426A (ko) | 1997-05-30 |
Family
ID=66584295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950038979A KR970023426A (ko) | 1995-10-31 | 1995-10-31 | 반도체 메모리의 어드레스 버퍼 및 디코더 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970023426A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010109114A (ko) * | 2000-05-29 | 2001-12-08 | 가네꼬 히사시 | 버스트 판독모드를 구비한 반도체 메모리장치 및 데이터판독방법 |
-
1995
- 1995-10-31 KR KR1019950038979A patent/KR970023426A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010109114A (ko) * | 2000-05-29 | 2001-12-08 | 가네꼬 히사시 | 버스트 판독모드를 구비한 반도체 메모리장치 및 데이터판독방법 |
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