KR100660833B1 - 타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라구현된 반도체 메모리장치 - Google Patents

타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라구현된 반도체 메모리장치 Download PDF

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Abstract

타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를 감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라 구현된 반도체 메모리장치가 개시된다. 본 발명에 따른 입출력제어 클럭 생성방법에 따라 구현된 본 발명에 따른 반도체 메모리장치는에서는, 데이터 입출력 회로는 제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력한다. 파이프라인 회로는 제2입력제어 클럭에 응답하여 상기 데이터 입출력 회로로부터 상기 입력 데이터를 직렬로 수신하여 메모리 코아로 병렬로 출력하고 제2출력제어 클럭에 응답하여 상기 메모리 코아로부터 상기 출력 데이터를 병렬로 수신하여 상기 데이터 입출력 회로로 직렬로 출력한다. 제1클럭 버퍼는 소정의 제1클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2입력제어 클럭으로서 상기 파이프라인 회로로 제공한다. 제2클럭 버퍼는 상기 제1클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1입력제어 클럭으로서 상기 데이터 입출력 회로로 제공한다. 제3클럭 버퍼는 소정의 제2클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2출력제어 클럭으로서 상기 파이프라인 회로로 제공한다. 제4클럭 버퍼는 상기 제3클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1출력제어 클럭으로서 상기 데이터 입출력 회로로 제공한다.

Description

타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를 감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라 구현된 반도체 메모리장치{Method for generating input output control clock capable of securing timing margin and reducing power noise and power consumption and semiconductor memory device using the method}
도 1은 램버스 디램의 개략적인 블록 배치도를 나타내는 도면이다.
도 2는 종래의 입력제어 클럭 생성방법에 따라 구현된 램버스 디램을 설명하기 위한 도면이다.
도 3은 종래의 출력제어 클럭 생성방법에 따라 구현된 램버스 디램을 설명하기 위한 도면이다.
도 4는 도 2에 도시된 램버스 디램의 동작을 나타내는 타이밍도이다.
도 5는 3에 도시된 램버스 디램의 동작을 나타내는 타이밍도이다.
도 6은 본 발명에 따른 입력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치를 설명하기 위한 도면이다.
도 7은 본 발명에 따른 출력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치를 설명하기 위한 도면이다.
도 8은 도 6에 도시된 반도체 메모리장치의 동작을 나타내는 타이밍도이다.
도 9는 도 7에 도시된 반도체 메모리장치의 동작을 나타내는 타이밍도이다.
본 발명은 반도체장치에 관한 것으로, 특히 타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를 감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라 구현된 반도체 메모리장치에 관한 것이다.
반도체장치, 특히 반도체 메모리장치는 고집적화, 저전력화, 및 고속화되어 가는 추세이다. 즉 좀더 많은 데이터를 좀더 빠른 속도로 처리하고 좀더 적은 전력을 소모하는 반도체 메모리장치가 요구되고 있다. 이에 따라 반도체 메모리장치의 고속동작을 위해 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었다. 또한 근래에는 더 높은 동작속도의 요구에 따라, 클럭의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램 및 램버스(Rambus) 디램이 개발되었다.
그런데 DDR 싱크로너스 디램 및 램버스 디램과 같이 고속으로 동작하는 반도체장치에서는 데이터 입출력에 대한 타이밍 마진을 확보하고 전력잡음 및 전력소모를 감소시키기 위해서는 클럭 트리(Clock tree) 구현방법, 다시말해 데이터 입출력을 제어하는 입출력제어 클럭을 생성하는 방법이 매우 중요하다.
도 1은 램버스 디램의 개략적인 블록 배치도를 나타내는 도면이다.
도 1을 참조하면, 램버스 디램은 데이터 입출력 회로(11), 파이프라인 회로(13), 및 메모리 코아(15)를 구비한다.
메모리 코아(15)는 메모리셀들과 관련회로들을 포함한다. 데이터 입출력 회로(11)는 클럭버퍼 회로(17)로부터 출력되는 입력제어 클럭(SCLKD)에 응답하여 입출력핀(DQ)으로부터 입력 데이터를 수신하여 파이프라인 회로(13)로 출력한다. 또한 데이터 입출력 회로(11)는 클럭버퍼 회로(17)로부터 출력되는 출력제어 클럭(TCLKD)에 응답하여 파이프라인 회로(13)로부터 출력 데이터를 수신하여 입출력핀(DQ)으로 출력한다.
파이프라인 회로(13)는 클럭버퍼 회로(17)로부터 출력되는 입력제어 클럭(SCLKP)에 응답하여 데이터 입출력 회로(11)로부터 입력 데이터를 직렬로 수신하여 메모리 코아(15)로 병렬로 출력한다. 또한 파이프라인 회로(13)는 클럭버퍼 회로(17)로부터 출력되는 출력제어 클럭(TCLKP)에 응답하여 메모리 코아(15)로부터 출력 데이터를 병렬로 수신하여 데이터 입출력 회로(11)로 직렬로 출력한다.
파이프라인 회로(13)는 데이터 입출력 회로(11)에 비해 그 면적이 크고 도면을 기준으로 하여 X축 방향으로 그 길이가 길다.
도 2는 종래의 입력제어 클럭 생성방법에 따라 구현된 램버스 디램을 설명하기 위한 도면이고, 도 3은 종래의 출력제어 클럭 생성방법에 따라 구현된 램버스 디램을 설명하기 위한 도면이다.
도 4는 도 2에 도시된 램버스 디램의 동작을 나타내는 타이밍도이고, 도 5는 3에 도시된 램버스 디램의 동작을 나타내는 타이밍도이다.
먼저 도 2를 참조하면, 종래의 입력제어 클럭 생성방법에 따라 구현된 램버 스 디램에서는 하나의 입력제어 클럭 버퍼(21)에 의해 데이터 입출력 회로(11)에서 사용되는 입력제어 클럭(SCLKD)과 파이프라인 회로(13)에서 사용되는 입력제어 클럭(SCLKP)이 함께 생성된다. 즉 입력제어 클럭 버퍼(21)는 소정의 제1클럭(ESCLK)을 버퍼링하여 입력제어 클럭(SCLKD)과 입력제어 클럭(SCLKP)을 함께 생성한다.
또한 도 3을 참조하면, 종래의 출력제어 클럭 생성방법에 따라 구현된 램버스 디램에서는 하나의 출력제어 클럭 버퍼(31)에 의해 데이터 입출력 회로(11)에서 사용되는 출력제어 클럭(TCLKD)과 파이프라인 회로(13)에서 사용되는 출력제어 클럭(TCLKP)이 함께 생성된다. 즉 출력제어 클럭 버퍼(31)는 소정의 제2클럭(ESCLK)을 버퍼링하여 출력제어 클럭(TCLKD)과 출력제어 클럭(TCLKP)을 함께 생성한다.
입력제어 클럭 버퍼(21) 및 출력제어 클럭 버퍼(31)는 도 1에 도시된 클럭버퍼 회로(17)에 포함된다.
그런데 도 2에 도시된 종래의 입력제어 클럭 생성방법에 따라 구현된 램버스 디램에서는 하나의 입력제어 클럭 버퍼(21)에 의해 데이터 입출력 회로(11)에서 사용되는 입력제어 클럭(SCLKD)과 파이프라인 회로(13)에서 사용되는 입력제어 클럭(SCLKP)이 함께 생성되므로, 도 4에 도시된 바와 같이 입력제어 클럭(SCLKD)과 입력제어 클럭(SCLKP) 사이의 지연차가 매우 작다.
이로 인하여 데이터 입력동작시 데이터 입출력 회로(11)에서의 전력잡음(PWND)과 파이프라인 회로(13)에서의 전력잡음(PWNP)을 합한 전체 잡음(PWNT)이 상당히 커지는 단점이 있다.
또한 하나의 입력제어 클럭 버퍼(21)에 의해 입력제어 클럭(SCLKD)과 입력제 어 클럭(SCLKP)이 함께 생성되므로, 입력제어 클럭 버퍼(21)는 구동능력, 즉 크기가 매우 커야 한다. 이로 인하여 입력제어 클럭 버퍼(21)에서의 전력소모가 커지는 단점이 있다.
도 3에 도시된 종래의 출력제어 클럭 생성방법에 따라 구현된 램버스 디램에서도 하나의 출력제어 클럭 버퍼(31)에 의해 데이터 입출력 회로(11)에서 사용되는 출력제어 클럭(TCLKD)과 파이프라인 회로(13)에서 사용되는 출력제어 클럭(TCLKP)이 함께 생성되므로, 도 5에 도시된 바와 같이 출력제어 클럭(TCLKD)과 출력제어 클럭(TCLKP) 사이의 지연차가 매우 작다.
이로 인하여 데이터 출력동작시 데이터 입출력 회로(11)에서의 전력잡음과 파이프라인 회로(13)에서의 전력잡음을 합한 전체 잡음이 상당히 커지는 단점이 있다.
또한 하나의 출력제어 클럭 버퍼(31)에 의해 출력제어 클럭(TCLKD)과 출력제어 클럭(TCLKP)이 함께 생성되므로, 출력제어 클럭 버퍼(31)는 구동능력, 즉 크기가 매우 커야 한다. 이로 인하여 출력제어 클럭 버퍼(31)에서의 전력소모가 커지는 단점이 있다.
한편 도 5에 도시된 바와 같이 종래의 출력제어 클럭 생성방법에서는, 데이터 입출력회로(11)로부터 거리가 먼 파이프라인 회로(13)의 소정의 지점으로부터 데이터가 출력될 경우에는 타이밍 마진이 감소되는 단점이 있다.
예컨대 도 3에서 파이프라인 회로(13)의 소정의 지점으로부터 출력되는 데이터(READP)는 데이터라인을 통해 지연되어 지연된 데이터(READD)가 입출력회로(11) 로 입력된다. 따라서 입출력회로(11)는 지연된 데이터(READD)를 출력제어 클럭(TCLKD)에 응답하여 샘플링해야 하므로 타이밍 마진, 즉 데이터 셋업 마진이 감소된다.
본 발명이 이루고자하는 기술적 과제는, 램버스 디램과 같은 반도체장치에서 타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를 감소시킬 수 있는 입출력제어 클럭 생성방법을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 입출력제어 클럭 생성방법에 따라 구현되는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 상기 입출력제어 클럭 생성방법에 따라 구현되는 반도체장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 입출력 제어클럭 생성방법은, 제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력하는 제1회로, 및 제2입력제어 클럭에 응답하여 상기 제1회로의 출력을 수신하고 제2출력제어 클럭에 응답하여 상기 출력 데이터를 상기 제1회로로 출력하는 제2회로를 구비하는 반도체 장치의 입출력제어 클럭 생성방법에 있어서, 소정의 제1클럭을 버퍼링하여 상기 제2입력제어 클럭를 생성하는 단계; 상기 제2입력제어 클럭을 다시 버퍼링하여 상기 제1입력제어 클럭을 생성하는 단계; 소정의 제2클럭을 버퍼링하여 상기 제2출력제어 클럭을 생성하는 단계; 및 상기 제2출력제어 클럭을 다시 버퍼링하여 상기 제1출력제어 클럭을 생성하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리 코아; 제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력하는 데이터 입출력 회로; 제2입력제어 클럭에 응답하여 상기 데이터 입출력 회로로부터 상기 입력 데이터를 직렬로 수신하여 상기 메모리 코아로 병렬로 출력하고 제2출력제어 클럭에 응답하여 상기 메모리 코아로부터 상기 출력 데이터를 병렬로 수신하여 상기 데이터 입출력 회로로 직렬로 출력하는 파이프라인 회로; 소정의 제1클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2입력제어 클럭으로서 상기 파이프라인 회로로 제공하는 제1클럭 버퍼; 상기 제1클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1입력제어 클럭으로서 상기 데이터 입출력 회로로 제공하는 제2클럭 버퍼; 소정의 제2클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2출력제어 클럭으로서 상기 파이프라인 회로로 제공하는 제3클럭 버퍼; 및 상기 제3클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1출력제어 클럭으로서 상기 데이터 입출력 회로로 제공하는 제4클럭 버퍼를 구비하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체장치는, 제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력하는 제1회로; 제2입력제어 클럭에 응답하여 상기 제1회로의 출력을 수신하고 제2출력제어 클럭에 응답하 여 상기 출력 데이터를 상기 제1회로로 출력하는 제2회로; 소정의 제1클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2입력제어 클럭으로서 상기 제2회로로 제공하는 제1클럭 버퍼; 상기 제1클럭 버퍼의 출력클럭을 다시 버퍼링하여 버퍼링된 클럭을 상기 제1입력제어 클럭으로서 상기 제1회로로 제공하는 제2클럭 버퍼; 소정의 제2클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2출력제어 클럭으로서 상기 제2회로로 제공하는 제3클럭 버퍼; 및 상기 제3클럭 버퍼의 출력클럭을 다시 버퍼링하여 버퍼링된 클럭을 상기 제1출력제어 클럭으로서 상기 제1회로로 제공하는 제4클럭 버퍼를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명에 따른 입력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치를 설명하기 위한 도면이고, 도 7은 본 발명에 따른 출력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치를 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명에 따른 입력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치에서는, 데이터 입출력 회로(61)에서 사용되는 입력제어 클럭(SCLKD)과 파이프라인 회로(63)에서 사용되는 입력제어 클럭(SCLKP)이 별도의 클럭 버퍼에 의해 생성된다. 즉 제1클럭 버퍼(65)가 소정의 제1클럭(ESCLK)을 버퍼링하여 버퍼링된 클럭을 입력제어 클럭(SCLKP)으로서 파이프라인 회로(63)로 제공하고, 제2클럭 버퍼(67)가 제1클럭 버퍼(65)의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 입력제어 클럭(SCLKD)으로서 데이터 입출력 회로(61)로 제공한다.
또한 도 7을 참조하면, 본 발명에 따른 출력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치에서는, 데이터 입출력 회로(61)에서 사용되는 출력제어 클럭(TCLKD)과 파이프라인 회로(63)에서 사용되는 출력제어 클럭(TCLKP)이 별도의 클럭 버퍼에 의해 생성된다. 즉 제3클럭 버퍼(75)가 소정의 제2클럭(ETCLK)을 버퍼링하여 버퍼링된 클럭을 출력제어 클럭(TCLKP)으로서 파이프라인 회로(63)로 제공하고, 제4클럭 버퍼(77)가 제3클럭 버퍼(75)의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 출력제어 클럭(TCLKD)으로서 데이터 입출력 회로(61)로 제공한다.
데이터 입출력 회로(61)는 입력제어 클럭(SCLKD)에 응답하여 입출력핀으로부터 입력 데이터를 수신하여 파이프라인 회로(63)로 출력한다. 또한 데이터 입출력 회로(61)는 출력제어 클럭(TCLKD)에 응답하여 파이프라인 회로(63)로부터 출력 데이터를 수신하여 입출력핀으로 출력한다.
파이프라인 회로(63)는 입력제어 클럭(SCLKP)에 응답하여 데이터 입출력 회로(61)로부터 입력 데이터를 직렬로 수신하여 메모리 코아(미도시)로 병렬로 출력한다. 또한 파이프라인 회로(63)는 출력제어 클럭(TCLKP)에 응답하여 메모리 코아로부터 출력 데이터를 병렬로 수신하여 데이터 입출력 회로(61)로 직렬로 출력한다.
도 8은 도 6에 도시된 반도체 메모리장치의 동작을 나타내는 타이밍도이고, 도 9는 도 7에 도시된 반도체 메모리장치의 동작을 나타내는 타이밍도이다.
도 6에 도시된 본 발명에 따른 입력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치에서는 상술한 바와 같이 파이프라인 회로(63)에서 사용되는 입력제어 클럭(SCLKP)과 데이터 입출력 회로(61)에서 사용되는 입력제어 클럭(SCLKD)이 제1클럭 버퍼(65) 및 제2클럭 버퍼(67)에 의해 별도로 생성되므로, 도 8에 도시된 바와 같이 입력제어 클럭(SCLKD)과 입력제어 클럭(SCLKP) 사이의 지연차가 비교적 크다.
따라서 데이터 입력동작시 데이터 입출력 회로(61)에서의 전력잡음(PWND)과 파이프라인 회로(63)에서의 전력잡음(PWNP)을 합한 전체 잡음(PWNT)이 종래기술에 비하여 감소된다.
또한 입력제어 클럭(SCLKP)과 입력제어 클럭(SCLKD)이 제1클럭 버퍼(65) 및 제2클럭 버퍼(67)에 의해 별도로 생성되므로, 제1클럭 버퍼(65) 및 제2클럭 버퍼(67)는 구동능력, 즉 크기가 종래기술에 비하여 작다. 이에 따라 제1클럭 버퍼(65) 및 제2클럭 버퍼(67)에서의 전력소모가 종래기술에 비하여 감소된다.
도 7에 도시된 본 발명에 따른 출력제어 클럭 생성방법에 따라 구현된 램버스 디램에서는 파이프라인 회로(63)에서 사용되는 출력제어 클럭(TCLKP)과 데이터 입출력 회로(61)에서 사용되는 출력제어 클럭(TCLKD)이 제3클럭 버퍼(75) 및 제4클럭 버퍼(77)에 의해 별도로 생성되므로, 도 9에 도시된 바와 같이 출력제어 클럭(TCLKD)과 출력제어 클럭(TCLKP) 사이의 지연차가 비교적 크다.
따라서 데이터 출력동작시에도 데이터 입출력 회로(61)에서의 전력잡음과 파이프라인 회로(63)에서의 전력잡음을 합한 전체 잡음이 종래기술에 비하여 감소된다.
또한 출력제어 클럭(TCLKP)과 출력제어 클럭(TCLKD)이 제3클럭 버퍼(75) 및 제4클럭 버퍼(77)에 의해 별도로 생성되므로, 제3클럭 버퍼(75) 및 제4클럭 버퍼(77)는 구동능력, 즉 크기가 종래기술에 비하여 작다. 이에 따라 제3클럭 버퍼(75) 및 제4클럭 버퍼(77)에서의 전력소모가 종래기술에 비하여 감소된다.
한편 본 발명의 출력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치에서는, 파이프라인 회로(63)가 데이터 입출력 회로(61)에 비해 그 면적이 크고 도면을 기준으로 하여 X축 방향으로 그 길이가 길 경우 데이터 입출력회로(61)로부터 거리가 먼 파이프라인 회로(63)의 소정의 지점으로부터 데이터가 출력될 때에도 도 9에 도시된 바와 같이 타이밍 마진이 충분한 장점이 있다.
예컨대 도 7에서 파이프라인 회로(63)의 소정의 지점으로부터 출력되는 데이터(READP)는 데이터라인을 통해 지연되어 지연된 데이터(READD)가 입출력회로(61)로 입력된다. 그런데 이때 출력제어 클럭(TCLKP)도 제4클럭 버퍼(77)에 의해 지연되고 지연된 출력제어 클럭(TCLKD)이 입출력회로(61)로 입력된다. 따라서 입출력회로(61)는 지연된 데이터(READD)를 지연된 출력제어 클럭(TCLKD)에 응답하여 샘플링하게 되므로 타이밍 마진, 즉 데이터 셋업 마진이 증가된다.
이상에서는 본 발명에 따른 입출력제어 클럭 생성방법에 따라 구현된 반도체 메모리장치가 설명되었다. 그러나 본 발명에 따른 입출력제어 클럭 생성방법은 반 도체 메모리장치이외의 다른 반도체장치들에도 적용될 수 있음은 자명하다.
또한 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 입출력제어 클럭 생성방법 및 이에 따라 구현된 반도체 메모리장치 및 반도체장치는 타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를 감소시킬 수 있는 장점이 있다.

Claims (3)

  1. 제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력하는 제1회로, 및 제2입력제어 클럭에 응답하여 상기 제1회로의 출력을 수신하고 제2출력제어 클럭에 응답하여 상기 출력 데이터를 상기 제1회로로 출력하는 제2회로를 구비하는 반도체 장치의 입출력제어 클럭 생성방법에 있어서,
    소정의 제1클럭을 버퍼링하여 상기 제2입력제어 클럭를 생성하는 단계;
    상기 제2입력제어 클럭을 다시 버퍼링하여 상기 제1입력제어 클럭을 생성하 는 단계;
    소정의 제2클럭을 버퍼링하여 상기 제2출력제어 클럭을 생성하는 단계; 및
    상기 제2출력제어 클럭을 다시 버퍼링하여 상기 제1출력제어 클럭을 생성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 입출력제어 클럭 생성방법.
  2. 메모리 코아;
    제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력하는 데이터 입출력 회로;
    제2입력제어 클럭에 응답하여 상기 데이터 입출력 회로로부터 상기 입력 데이터를 직렬로 수신하여 상기 메모리 코아로 병렬로 출력하고 제2출력제어 클럭에 응답하여 상기 메모리 코아로부터 상기 출력 데이터를 병렬로 수신하여 상기 데이터 입출력 회로로 직렬로 출력하는 파이프라인 회로;
    소정의 제1클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2입력제어 클럭으로서 상기 파이프라인 회로로 제공하는 제1클럭 버퍼;
    상기 제1클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1입력제어 클럭으로서 상기 데이터 입출력 회로로 제공하는 제2클럭 버퍼;
    소정의 제2클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2출력제어 클럭으로서 상기 파이프라인 회로로 제공하는 제3클럭 버퍼; 및
    상기 제3클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1 출력제어 클럭으로서 상기 데이터 입출력 회로로 제공하는 제4클럭 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력하는 제1회로;
    제2입력제어 클럭에 응답하여 상기 제1회로의 출력을 수신하고 제2출력제어 클럭에 응답하여 상기 출력 데이터를 상기 제1회로로 출력하는 제2회로;
    소정의 제1클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2입력제어 클럭으로서 상기 제2회로로 제공하는 제1클럭 버퍼;
    상기 제1클럭 버퍼의 출력클럭을 다시 버퍼링하여 버퍼링된 클럭을 상기 제1입력제어 클럭으로서 상기 제1회로로 제공하는 제2클럭 버퍼;
    소정의 제2클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2출력제어 클럭으로서 상기 제2회로로 제공하는 제3클럭 버퍼; 및
    상기 제3클럭 버퍼의 출력클럭을 다시 버퍼링하여 버퍼링된 클럭을 상기 제1출력제어 클럭으로서 상기 제1회로로 제공하는 제4클럭 버퍼를 구비하는 것을 특징으로 하는 반도체 장치.
KR1020010026787A 2001-05-16 2001-05-16 타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라구현된 반도체 메모리장치 KR100660833B1 (ko)

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