JP4506256B2 - データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム - Google Patents

Description

本発明は、複数のメモリバンクからなるメモリに全データを格納して、所望の複数データの同時読み出しを行うデータ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラムに関する。

半導体メモリは、図２３に示すように、ワード線ＷＬとビット線ＢＬを指定してメモリセルＭＣをアクセスする構造となっており、活性化された１ワード線とビット線の交差する位置にあるメモリセルＭＣに格納されたデータが読み出される。

このような構造の半導体メモリでは、同じビット線を複数のワード線のデータが共有しているので、図２４のように、複数のワード線ＷＬ１，ＷＬ２を指定するとビット線に出てきたデータが壊れてしまうため、異なるワード線のデータには同時アクセスできない。

一方、独立したメモリバンクからは同時にデータを読み出すことが可能であり、図２５に示すように、メモリをｎ個のメモリバンクＢＫ０〜ＢＫｎ−１に分け、それぞれのメモリバンクに異なるアドレスを指定することで複数のワード線のデータに同時アクセスすることができるが、メモリバンク内の異なるワード線のデータには同時アクセスできない。すなわち、同時に読み出すことが出来るのは各メモリバンクから同一ワード線上に格納されたデータであり、同一メモリバンクにおける異なるワード線上に格納されたデータは同時読み出し不可能である。

ここで、メモリバンクとは、複数のワード線と複数のビット線からなるメモリにおいて選択されるワード・アドレスが単一であるメモリ単位をいう。

また、従来より、入力データに含まれる特定のデータ配列を認識することにより、例えば画像データのパターン認識等の処理が行われている。

また、従来より、入力データに含まれる特定のデータ配列を認識することにより、例えば画像データのパターン認識や動き検出等の処理が行われている。

例えば、数ライン画像データを蓄積でき画素単位で出力できるバッファメモリと、数ビット幅データを処理可のプロセッサエレメントの複数を含み複数プロセッサエレメントで同時並行してデータ処理ができるデータ処理器と、マッチング参照データと制御データを格納する制御情報メモリとを備え、データ処理器の各プロセッサエレメントが、バッファメモリが出力した画像データの中の、自己に宛てられた注目画素中心のマトリクスの画像データ群を、閾値を用いて２値化して該プロセッサエレメントが処理可能なシリアル配列のビット幅に区切った対象データに変換し、同形式で制御情報メモリにあった参照データと合致か判定することが行われている（例えば、特許文献１参照）。

また、動画像の処理の分野において、動き、すなわち、時間的に異なる画像中の物体の動き方向と大きさ（または速さ）が用いられており、例えば画像の高能率符号化における動き補償フレーム間符号化や、フレーム間時間領域フィルタによるテレビジョン雑音低減装置における動きによるパラメータ制御等に動きが用いられる。動きを求める動き検出方法としては、ブロックマッチング法が知られている。

本件出願人は、画像信号中の動きを検出する動き検出方法において、（ａ）１画面全体または１画面を複数に分割した比較的大きなブロック毎に、マッチング法によって積算値テーブルを生成し、上記積算値テーブルを用いて、上記１画面全体または１画面を複数に分割した比較的大きなブロック毎に、１または複数の候補ベクトルを抽出するステップと、（ｂ）上記候補ベクトルのみを対象としてマッチングを行い、１画素または比較的小さいブロック毎に動きベクトルを検出するステップとからなる２ステップの動き検出方法を先に提案している。この２ステップの動き検出方法では、画像の動き検出を２ステップ方式の代表点マッチングにより行う代表点マッチング、ベクトル割り当ての２ステップの過程において、いずれも画像内における任意の複数の画素データを同時に読み出す必要がある（例えば、特許文献２参照）。
特開２００３−２０３２３６号公報 特開２００１−６１１５２号公報

ところで、例えば、図２６に示すように、ある画像に対して、同時アクセスしたい画素が４画素のパターンの場合、図２７に示すように所望の複数画素を別バンクに格納するための必要最低限のバンク数は４となる。 縦(ｈ画素）×横（ｗ画素）のサーチエリアＳＲがあり、その中で任意のアクセスしたいｎ個の候補がある場合、その種類は、_{（ｈ×ｗ）}Ｃ_（ｎ）個ある。このひとつひとつをアクセスパターンと言っている。アクセスパターンとしては、サーチエリア内の任意のアクセス候補の数の組み合わせが可能である。図２６の例であれは_１６×８Ｃ_４通りの組み合わせの内の一つの例を示したものである。

ただし、スキャン順にアクセスしたいパターンが移動していくのに対応するためには、初期配置においてアクセス画素以外の格納方法にも工夫が必要となる。

例えば、図２８に示すように、アクセス候補間の画素を1 画素毎に別バンクに格納したり、図２９に示すように、アクセス候補間の画素を同じバンクに格納する必要がある。

アクセス候補間の画素を同じバンクに格納すると、図３０の（Ａ），（Ｂ），（Ｃ）に示すように、スキャン順にパターンが移動しても、ある一定の区間は同時にアクセスが可能となる。

しかし、図３１に示すように、アクセスパターンの移動がアクセス画素間を超えると、同時に同じバンクの画素にアクセスすることになってしまう。

ここで、図２７〜図３１中の数字は、格納先のバンクアドレスを表している。

このデータを同時アクセスするためには、他のバンクに格納するか、同じワード線に格納するかのどちらかである。パターンによっては、格納する場所を上手く選べば同時アクセスできる場合があるが、どのようなパターンでも同時アクセスできるようにするためには、１バンクが１ ワード線だけで構成されるぐらい細かくバンク分割する必要がある。しかし、細かく分割するほどバンク数は多くなり、バンク数が多くなると、次のような問題点が発生する。

すなわち、 それぞれのバンクに異なるアドレスを指定するのでアドレスバスが膨大になる。

また、 デコーダやセレクタがバンクの数だけ必要なのでチップ面積が大きくなる。

また、 同時に複数のバンクが動作するため消費電力が多くなる。

さらに、1 ワード線のデータ数を増やすと、ワード線が長くなり、1 ワード線のデータにアクセスするときに時間がかかる。

このように、半導体メモリでは、１バンクにつき１ワード線のみ構成するとデータの同時読み出しは可能であるが、格納すべきデータ量が膨大になるとハードウエアに負担がかかり、現実的でない。

そこで、従来の技術ではデータを読み出し、一時的に記憶するバッファやキャッシュを設け、所望の複数データを複数回に時間的に分割し、バッファやキャッシュに一時記憶し、読み出していた。

しかしながら、所望の複数データの数が増え、かつ、データの入出力が高速になると、データの読み出し処理が時間的に遅れてしまう。また、これを解決するために、一時記憶するバッファやキャッシュを増やすことがなされているが、その領域が大きくなるとハードウエアに負担が生じる。

また、アクセス候補間の画素を同じバンクに格納する場合、画像の大きさとサーチエリアの大きさによっては、最終バンクとして非常に大きなバンクを用意しなければならない場合が存在する。これは最終候補画素以降を同じバンクに格納していることに起因する。バンクが大きくなることは、1 ワード線上の画素数が増えることにつながり、各データへのアクセスへの時間がかかるという問題が生じてしまう。

そこで、本発明の目的は、上述の如き従来の問題点に鑑み、画像の大きさやサーチエリアの大きさに依存することなく、且つ、ハードウエアに負担を生じることなく、複数のメモリバンクからなるメモリに全データを格納して、所望の複数データの同時読み出しを行うことのできるデータ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラムを提供することにある。

本発明の更に他の目的、本発明によって得られる具体的な利点は、以下に説明される実施の形態の説明から一層明らかにされる。

本発明に係るデータ格納装置は、データをメモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置するデータ格納処理部と、上記複数のメモリバンクからなるメモリ上に初期配置されたデータに対し、画素のデータを各バンクからそれぞれ読み出すデータ読み出し格納処理部とを備え、上記データ読み出し格納処理部は、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、上記アクセスパターンの候補の各位置に基づいて決まる範囲のうち、上記アクセスパターンの移動方向に基づいて決まる一の隣接する範囲の画素のデータが格納されているバンクに上記読み出した１画素を格納することを特徴とする。

また、本発明は、複数のメモリバンクからなるメモリに対するデータの書き込み／読み出しを制御するデータ格納制御装置であって、全データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置するデータ格納処理部と、上記複数のメモリバンクからなるメモリ上に初期配置された全データに対し、ワード線アドレスとビット線アドレスをインクリメントしながら、そのワード線アドレス、ビット線アドレス上の画素のデータをバンク数だけ読み出すデータ読み出し格納処理部とを備え、上記データ読み出し格納処理部は、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、そのバンクアドレス−１のバンクアドレスの最終ワード線アドレスの最終ビット線アドレスに＋１した位置に、上記読み出した１画素のデータを格納することを特徴とする。

また、本発明は、複数のメモリバンクからなるメモリに対するデータの書き込み／読み出しを制御するデータ格納制御方法であって、全データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置し、上記複数のメモリバンクからなるメモリ上に初期配置された全データに対し、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、そのバンクアドレス−１のバンクアドレスの最終ワード線アドレスの最終ビット線アドレスに＋１した位置に、上記読み出した１画素のデータを格納し、ワード線アドレスとビット線アドレスをインクリメントしながら、そのワード線アドレス、ビット線アドレス上の画素のデータをバンク数だけ読み出すことを特徴とする。

また、本発明は、複数のメモリバンクからなるメモリに全データを格納して、所望の複数データの同時読み出しを行うデータ格納制御をコンピュータにより実行するためのデータ格納制御プログラムであって、全データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置し、上記複数のメモリバンクからなるメモリ上に初期配置された全データに対し、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、そのバンクアドレス−１のバンクアドレスの最終ワード線アドレスの最終ビット線アドレスに＋１した位置に、上記読み出した１画素のデータを格納し、ワード線アドレスとビット線アドレスをインクリメントしながら、そのワード線アドレス、ビット線アドレス上の画素のデータをバンク数だけ読み出すことを特徴とする。

本発明によれば、必要最低限のバンク数で実現して、アドレスバス、セレクタ、デコーダ、消費電力の大きさなどを最小に抑え、全データにおいて所望の複数画素を同時アクセスすることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、本発明は以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることは言うまでもない。

本発明は、例えば図１に示すような構成のデータ格納装置１００により実施される。

このデータ格納装置１００は、複数バンクのメモリ１０と、上記メモリ１０へのデータの書き込みを行うデータ格納制御部２０と、上記メモリ１０からのデータの読み出しを行うとともに素の再書き込みの制御を行うデータ読み出し格納制御部３０からなり、格納するデータが上記メモリ１０及びデータ格納制御部２０に供給され、複数データの同時読み出しを示すアクセスパターンが上記データ格納制御部２０供給され、動作制御用の制御信号が上記メモリ１０、データ格納制御部２０及びデータ読み出し格納制御部３０に供給されるようになっている。

上記データ格納制御部２０は、図２に示すように供給されたデータを計数するカウンタ２１と、このカウンタ２１の計数出力とアクセスパターンとの一致判定を行う一致判定部２２と、この一致判定部２２の判定出力に応じてフラグを生成するフラグ生成部２３と、上記カウンタ２１の出力によりインクリメントされるバンクアドレスカウンタ２４と、このバンクアドレスカウンタ２４の出力によりインクリメントされるビット線アドレスカウンタ２５と、このビット線アドレスカウンタ２５の出力によりインクリメントされるワード線アドレスカウンタ２６と、これらのカウンタ２４，２５，２６の出力に基づいて書き込みアドレスを生成するアドレス生成部２７からなり、上記フラグ生成部２３の出力が上記バンクアドレスカウンタ２４及びビット線アドレスカウンタ２５に与えられるようになっている。

また、データ読み出し格納制御部３０は、図３に示すように、データ読み出し用の周期カウンタ３１と、上記周期カウンタ３１の出力によりインクリメントされるバンクアドレスカウンタ３２と、このバンクアドレスカウンタ３２の出力によりインクリメントされるビット線アドレスカウンタ３３と、このビット線アドレスカウンタ３３の出力によりインクリメントされるワード線アドレスカウンタ３４と、これらのカウンタ３２，３３，３４の出力に基づいて書き込みアドレスを生成するアドレス生成部３５からなり、アドレスが上記バンクアドレスカウンタ３２に与えられるようになっている。

このような構成のデータ格納装置１００における画像データの各バンクへの初期配置について説明する。

図４のように、ある一枚の画像に対して、複数同時アクセスしたい画素に対応するパターンがあり、それを左上からラスタスキャンする場合を例とする。ここでは、４バンク［バンクアドレス０〜３］のメモリ１０を用いて、４画素を同時アクセスする例について説明する。複数同時アクセスしたい画素に対応するアクセスパターンは、この図４に示す例に限定されるものではない。すなわち、上述の如く縦(ｈ画素)×横（ｗ画素）のサーチエリアＳＲがあり、その中で任意のアクセスしたいｎ個の候補がある場合、その種類は、_{（ｈ×ｗ）}Ｃ_（ｎ）個ある。このひとつひとつをアクセスパターンと言っている。アクセスパターンとしては、サーチエリア内の任意のアクセス候補の数の組み合わせが可能である。図４の例であれば_１６×８Ｃ_４通りの組み合わせの内の一つの例を示したものである。

ここで、同時アクセスしたい画素数をアクセス候補数といい、アクセスパターンを構成する候補の数に等しい。この例では、４つの候補からアクセスパターンが形成されているため、アクセス候補数は４となっている。

そして、このデータ格納装置１００では、画像データが入力された際に、上記データ格納制御部２０により初期配置処理を行い、アクセスパターンと一致した場合は、その時点のビット線アドレスカウンタ２５の値とワード線アドレスカウンタ２６の値をそのバンクの書き込みビット線アドレスと書き込みワード線アドレスとして格納し、バンクアドレスカウンタ２４をインクリメントしてそのバンクアドレスに画素を格納し、また、アクセスパターンと一致しない場合は、現在のバンクアドレスにビット線アドレスカウンタ２５をインクリメントしたビットアドレス位置に格納し、ビット線アドレスが終了すれば、ビット線アドレスカウンタ２５を０に戻し、ワード線アドレスカウンタ２６をインクリメントすることによって、例えば図５に示すように、アクセス候補間の画素を同じバンクに格納する。上記画像の左上から1 画素ずつバンクに格納するときに、上記データ格納制御部２０は、アクセスパターンと一致する毎にバンクアドレスをインクリメントさせて、バンク０の次はバンク１、その次はバンク２とバンクを変えて、アクセス候補間の画素を同じバンクに格納する。図５中の数字は、格納先のバンクアドレスを表している。

すなわち、アクセス開始位置にアクセスパターンがセットされた状況において、アクセスパターン対する画像データの一致／不一致を見ている。

このデータ格納装置１００において、上記データ格納制御部２０は、例えばマイクロプロセッサにて構成され、図示しないプロラムメモリに格納されたデータ格納制御プログラムに従って、図６のフローチャートに示すように、アクセスパターンの最終画素以前での格納処理（初期配置処理Ａ）と、アクセスパターンの最終画素以降での格納処理（初期配置処理Ｂ）を実行することにより、初期配置処理を行う。

初期配置処理Ａでは、図７のフローチャートに示す手順に従って、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終画素以前の画素について、アクセス候補間の画素の画像データを同じバンクに格納する処理を行う。

すなわち、初期配置処理Ａでは、先ず、バンクアドレスカウンタ２４、ビット線アドレスカウンタ２５及びワード線アドレスカウンタ２６の値を全て「０」に初期設定する（ステップＳ１）。

そして、格納すべき１画素分の画像データが入力されると（ステップＳ２）、一致判定部２２によりアクセス箇所であるか否かを判定し（ステップＳ３）、その判定結果がＮＯである場合には、現在のバンクアドレスカウンタ２４、ビット線アドレスカウンタ２５及びワード線アドレスカウンタ２６の値で示される書き込みアドレスで上記メモリ１０にその画素の画像データを格納して（ステップＳ６）、初期位置での全アクセス画素のデータが入力されたか否かを判定する（ステップＳ７）。

上記ステップＳ７における判定結果がＮＯである場合には、ビット線アドレスカウンタ２５をインクリメントして（ステップＳ８）、ビット線アドレスカウンタ２５の値がビット線長さより大きくなったか否かを判定する（ステップＳ９）。

上記ステップＳ９における判定結果がＮＯである場合には、上記ステップＳ２に戻って次の１画素分の画像データについて格納処理を行う。また、このステップＳ９における判定結果がＹＥＳである場合には、上記ビット線アドレスカウンタ２５の値を「０」にリセットするとともにワード線アドレスカウンタ２６をインクリメントして（ステップＳ１０）から、上記ステップＳ２に戻って次の１画素分の画像データについて格納処理を行う。

そして、上記ステップＳ３における判定結果がＹＥＳである場合、すなわちアクセス位置の場合には、ワード線アドレスカウンタ２６とビット線アドレスカウンタ２５の値を、そのバックアドレスのワード線アドレスとビット線アドレスとして格納して（ステップＳ４）から、バンクアドレスカウンタ２４をインクリメントするとともに、ワード線アドレスカウンタ２６とビット線アドレスカウンタ２５の値を「０」にリセットして（ステップＳ５）、上記ステップＳ６に進んで上記バンクアドレスカウンタ２４、ワード線アドレスカウンタ２５及びビット線アドレスカウンタ２６の値を「０」の値で示される書き込みアドレスで上記メモリ１０にその入力画素の画像データを格納する。

上記ステップＳ１からステップＳ１０の処理を繰り返すことにより、初期位置での全アクセス画素のデータの格納処理を行い、上記ステップＳ７における判定結果がＹＥＳになると初期配置処理Ａを終了する。

そして、次の初期配置処理Ｂでは、図８のフローチャートに示す手順に従って、アクセスパターンの最終画素以以降の画素について、所定の周期毎すなわち一定画素数毎にバンクを切り替えて格納する処理を行う。ここで、上記バンクを切り替える所定の周期は、ビット線アドレス(カラム数) の等倍となる。

すなわち、初期配置処理Ｂでは、先ず、ワード線アドレスカウンタ２６の値をＷに設定し、カウンタ２１、バンクアドレスカウンタ２４及びビット線アドレスカウンタ２５の値を全て「０」に設定する（ステップＳ１１）。

ここで、Ｗは、画像の大きさ、サーチエリアの大きさ及びカラム数によって決まる値であり、
Ｗ＝サーチエリアの縦方向の画素数×画像の横方向の画素数／カラム数
にて与えられる。

そして、格納すべき１画素分の画像データが入力されると（ステップＳ１２）、カウンタ２１の値が所定の周期に対応する画素数よりも大きくなったか否かを判定し（ステップＳ１３）、その判定結果がＮＯである場合には、現在のバンクアドレスカウンタ２４、ビット線アドレスカウンタ２５及びワード線アドレスカウンタ２６の値で示される書き込みアドレスで上記メモリ１０にその入力画素の画像データを格納して（ステップＳ１８）、全データが入力されたか否かを判定する（ステップＳ１９）。

上記ステップＳ１９における判定結果がＮＯである場合には、ビット線アドレスカウンタ２５をインクリメントして（ステップＳ２０）、ビット線アドレスカウンタ２５の値がビット線長さより大きくなったか否かを判定する（ステップＳ２１）。

上記ステップＳ２１における判定結果がＮＯである場合には、上記ステップＳ１２に戻って次の１画素分の画像データについて格納処理を行う。また、このステップＳ２１における判定結果がＹＥＳである場合には、上記ビット線アドレスカウンタ２５の値を「０」にリセットするとともにワード線アドレスカウンタ２６をインクリメントして（ステップＳ２２）、上記ステップＳ１２に戻って次の１画素分の画像データについて格納処理を行う。

そして、上記ステップＳ１３における判定結果がＹＥＳである場合、すなわち、所定の周期に対応する画素数分の画像データを１つのバンクに格納したら、バンクアドレスカウンタ２４をインクリメントして（ステップＳ１４）、バンクアドレスカウンタ２４の値がアクセス候補数よりも大きくなったか否かを判定する（ステップＳ１５）。

このステップＳ１５における判定結果がＮＯである場合には、ビット線アドレスカウンタ２５の値を「０」にリセットするとともに、ワード線アドレスカウンタ２６の値ｂをｂ−周期／カラム数に設定してから（ステップＳ１５）、上記ステップＳ１８に移って、バンクアドレスカウンタ２４、ビット線アドレスカウンタ２５及びワード線アドレスカウンタ２６の値で示される書き込みアドレスで上記メモリ１０にその入力画素の画像データを格納する。

また、上記ステップＳ１５における判定結果がＹＥＳである場合には、バンクアドレスカウンタ２４及びビット線アドレスカウンタ２５の値を「０」にリセットするとともに、ワード線アドレスカウンタ２６をインクリメントしてから（ステップＳ１７）、上記ステップＳ１８に移って、バンクアドレスカウンタ２４、ビット線アドレスカウンタ２５及びワード線アドレスカウンタ２６の値で示される書き込みアドレスで上記メモリ１０にその入力画素の画像データを格納する。

上記ステップＳ１１からステップＳ２２の処理を繰り返すことにより、全データの格納処理を行い、上記ステップＳ１９における判定結果がＹＥＳになると初期配置処理Ｂを終了する。

このように、初期配置処理Ｂでは、最終画素以降、１画素毎に入力した画像データを際、最終のバンクのビット線アドレスをインクリメントしながら格納していくが(ビット線アドレスカウンタ２５が終了すればビット線アドレスカウンタ２５を０に戻し、ワード線アドレスカウンタ２６をインクリメント)、 ある決まった画素数を格納する毎すなわち所定の周期毎に、バンクアドレスカウンタ２４、ビット線アドレスカウンタ２５を０に戻し、画像の大きさとサーチエリアから算出できる１バンク当たりの最大画素間距離が格納可能なワード線のアドレスにデータを格納する。

ここで、カラム数（ビット線アドレスの上限）が４０で、周期が８０画素の場合について、データの初期配置の例を図９の（Ａ）に２次元配列状態を示し、また、各メモリバンク１〜３における１次元配列状態を図９の（Ｂ）に示すとともに、ビッド線、ワード線へのデータの格納の仕方を図１０に示す。なお、図９の（Ａ）における数字は、格納先バンクのビット線アドレスを表している。

次に、所望のパターンの画素のアクセスの仕方とデータの再格納について説明する。

このデータ格納装置１００では、以上のようにしてメモリ１０上に初期配置した各画素の画像データは、アクセス候補間の画素を同じバンクに格納してあるので、スキャン順にアクセスパターンが移動しても、ある一定の区間は同時にアクセスできるのであるがアクセスパターンの移動がアクセス画素間を超えると、同時に同じバンクの画素にアクセスすることになってしまうので、アクセスした画素の画像データの再格納位置を工夫することによって、アクセスパターンの移動に対応できるようにしている。

すなわち、メモリ１０上に初期配置した各画素の画像データから、図１１の（Ａ），（Ｂ）に示すように、アクセスパターン及び同一ワード線上の１画素を読み出し、図１２の（Ａ），（Ｂ）に示すように、そのバンクアドレス−1 のバンクアドレスの最終ワード線番号の最終ビット線の次に今読み出したデータを格納するようにする。すなわち、アクセス候補最終画素が存在するバンクの次のバンクの先頭画素をも同時に読み出し、最終バンク、書き込みワード線アドレス、書き込みワート線アドレスの次に格納するようにする。この画素は同一ワード線上に格納されているので、同時アクセスが可能となっている。

ここで、図１１及び図１２において、（Ａ）はデータの２次元配列状態を示し、また、（Ｂ）は各メモリバンク１〜３における１次元配列状態を示している。また、図１１及び図１２の（Ａ）における数字は、格納先バンクのビット線アドレスを表している。

サーチエリアが移動するにつれて、各バンクから読み出すことには変わりないが、アクセス候補最終画素が存在する次のバンクは次々と入れ替わっていくようになることにより、パターンがスキャン順に移動しても同時アクセスを実現することができる。

ここで、サーチエリアを横方向に＋１移動させた場合のアクセスの仕方とデータの再格納の様子を図１３の（Ａ），（Ｂ）及び図１４の（Ａ），（Ｂ）に示し、サーチエリアを縦方向に＋１移動させた場合のアクセスの仕方とデータの再格納の様子を図１５の（Ａ），（Ｂ）及び図１６の（Ａ），（Ｂ）に示し、サーチエリアを縦方向に＋２移動させた場合のアクセスの仕方とデータの再格納の様子を図１７の（Ａ），（Ｂ）及び図１８の（Ａ），（Ｂ）に示してある。

なお、図１３〜図１８において、（Ａ）はデータの２次元配列状態を示し、また、（Ｂ）は各メモリバンク１〜３における１次元配列状態を示している。また、図１３〜図１８の（Ａ）における数字は、格納先バンクのビット線アドレスを表している。

このデータ格納装置１００において、上記データ読み出し格納制御部３０は、例えばマイクロプロセッサにて構成され、図示しないプロラムメモリに格納されたデータ格納制御プログラムに従って、図１９のフローチャートに示す手順でアクセス処理を行う。

すなわち、上記データ読み出し格納制御部３０は、アクセス処理を開始すると、先ず、周期カウンタ３１、バンクアドレスカウンタ３２ａ、バンクアドレスカウンタ３２ｂ、ビット線アドレスカウンタ３３及びワード線アドレスカウンタ３４ａの値を「０」に設定するとともに、ワード線アドレスカウンタ３４ｂの値を「Ｗ」に設定する（ステップＳ３１）。

そして、バンクアドレスカウンタ３２ａ、ビット線アドレスカウンタ３３及びワード線アドレスカウンタ３４ａの値で示される読み出しアドレスでメモリ１０のバンクアドレス［ａ］のバンクから１画素分の画像データを読み出し（ステップＳ３２）、さらに、１つ前のバンクアドレス［ａ−１］の書き込みワード線アドレスと書き込みビット線アドレスを読み出して、その位置に上記１画素分の画像データを再格納する（ステップＳ３３）。さらに、書き込みワード線アドレスと書き込み最終ビット線アドレスを計算して、１つ前のバンクアドレス［ａ−１］に格納する（ステップＳ３４）。

次に、バンクアドレスカウンタ３２ａにより与えられるバンクアドレス［ａ］がアクセス候補数よりも大きくなったか否かを判定する（ステップＳ３５）。

このステップＳ３５における判定結果がＮＯである場合には、バンクアドレスカウンタ３２ａをインクリメントして（ステップＳ３６）、上記ステップＳ３２に戻って、次のバンクに対するアクセス処理を行う。

また、上記ステップＳ３５における判定結果がＹＥＳである場合には、バンクアドレスカウンタ３２ｂ、ビット線アドレスカウンタ３３及びワード線アドレスカウンタ３４ｂの値で示される読み出しアドレスでメモリ１０のバンクアドレス［ｂ］のバンクから１画素分の画像データを読み出し（ステップＳ３７）、用意された最終バンクの書き込みワード線アドレスと書き込みビット線アドレスを読み出して、その位置に上記１画素分の画像データを再格納する（ステップＳ３８）。さらに、書き込みワード線アドレスと書き込み最終ビット線アドレスを計算して、最終バンクアドレスに格納する（ステップＳ３９）。

次に、１画面全てスキャンしたか否かを判定する（ステップＳ４０）。

このステップＳ４０における判定結果がＮＯである場合には、バンクアドレスカウンタ３２ａの値すなわちバンクアドレス［ａ］を「０」にリセットし（ステップＳ４１）、周期カウンタ３１をインクリメントして（ステップＳ４２）、周期カウンタ３１の値が所定周期の画素数よりも大きくなったか否かを判定する（ステップＳ４３）。

このステップＳ４３における判定結果がＮＯである場合には、ビット線アドレス、ワード線アドレス［ａ］及びワード線アドレス［ｂ］を計算して（ステップＳ４９）、上記ステップＳ３２に戻って、次のバンクに対するアクセス処理を行う。

また、上記ステップＳ４３における判定結果がＹＥＳである場合には、バンクアドレスカウンタ３２ｂをインクリメントして（ステップＳ４４）、バンクアドレス［ｂ］がアクセス候補数よりも大きくなったか否かを判定する（ステップＳ４５）。

このステップＳ４５における判定結果がＮＯである場合には、ワード線アドレスカウンタ３４ｂの値すなわちワード線アドレス［ｂ］をｂ−周期／カラム数に設定し（ステップＳ４６）、さらに、ビット線アドレス、ワード線アドレス［ａ］を計算して（ステップＳ４７）、上記ステップＳ３２に戻る。

ここで、ｒ＿ｌａｓｔを読んだ後、次にｂ＿ｆｉｒｓｔを読み出したいのであるが、図２０に示すように、ｒ＿ｌａｓｔを読んだ後は上記ステップＳ４２でインクリメントされるために、読み出しアドレスは、ｒ＿ｈｅｒｅとなってしまう。そこで、読み出しアドレスをｂ＿ｆｉｒｓｔにするために、上記ステップＳ４６においてワード線アドレス［ｂ］をｂ−周期／カラム数に設定する。この例では、周期＝８０，カラム数＝４０なので、周期／カラム数は［２］となり、ワード線アドレス［ｂ］を２つマイナスすることによってｂ＿ｆｉｒｓｔとすることによって、ｒ＿ｌａｓｔの次にｂ＿ｆｉｒｓｔを読み出す。

また、上記ステップＳ４５における判定結果がＹＥＳである場合には、バンクアドレスカウンタ３２ｂの値すなわちバンクアドレス［ｂ］を「０」にリセットし（ステップＳ４８）、上記ステップＳ４９に進んで、ビット線アドレス、ワード線アドレス［ａ］及びワード線アドレス［ｂ］を計算して、上記ステップＳ３２に戻る。

そして、上記ステップＳ３２からステップＳ４９の処理を繰り返し行い、上記ステップＳ４０における判定結果がＹＥＳすなわち１画面を全てスキャンしたらアクセス処理を終了する。

ここで、上記ステップＳ４７におけるワード線アドレスとビット線アドレスを計算は、図２１のフローチャートに示す手順に従って行われる。

すなわち、ビット線アドレスカウンタ３３をインクリメントして（ステップＳ５１）、ビット線アドレスカウンタ３３ａの値がビット線長さより大きくなったか否かを判定する（ステップＳ５２）。

このステップＳ５２における判定結果がＹＥＳである場合には、上記ビット線アドレスカウンタ３３の値を「０」にリセットするとともにワード線アドレスカウンタ３４ｂをクリメントして（ステップＳ５３）、ワード線アドレスカウンタ３４ｂの値が所定のワード線長Ｗより大きくなったか否かを判定する（ステップＳ５４）。

ここで、上記ワード線長Ｗは、サーチエリアＳＲ内のどの任意の点をアクセス候補とした場合も、各メモリバンクでメモリアドレスが足りないということがないように、ワード線長を設定するためのものである。

このステップＳ５４における判定結果がＹＥＳである場合には、上記ワード線アドレスカウンタ３４ｂの値を「０」にリセットして、処理を終了する。

また、上記ステップＳ５２，Ｓ５４における判定結果がＮＯである場合には処理を終了する。

また、上記ステップＳ４９におけるワード線アドレスとビット線アドレスを計算は、図２２のフローチャートに示す手順に従って行われる。

すなわち、ビット線アドレスカウンタ３３をインクリメントして（ステップＳ６１）、ビット線アドレスカウンタ３３ｂの値がビット線長さより大きくなったか否かを判定する（ステップＳ６２）。

このステップＳ６２における判定結果がＹＥＳである場合には、上記ビット線アドレスカウンタ３３の値を「０」にリセットするとともにワード線アドレスカウンタ３４ｂをクリメントして（ステップＳ６３）、処理を終了する。

また、上記ステップＳ６２における判定結果がＮＯである場合には処理を終了する。

このようにして、この実施の形態では、メモリバンクＢＫ１，ＢＫ２、ＢＫ３のデータがメモリバンクＢＫ３を介して読み出される。

なお、上述の実施の形態では、アクセスパターンの候補間の領域をラスタ方向にスキャンした場合に、メモリバンクＢＫ３のデータはメモリバンクＢＫ２に書込み、メモリバンクＢＫ２のデータはメモリバンクＢＫ１に書込み、メモリバンクＢＫ１のデータはメモリバンクＢＫ０に書き込むようになっているが、このメモリバンクアドレスはこれに限られるものでなく、メモリバンクＢＫ３のデータをメモリバンクＢＫ０に、メモリバンクＢＫ０のデータをメモリバンクＢＫ２に、メモリバンクＢＫ２のデータをメモリバンクＢＫ１に書き込むようなあるパターンに従って読み込み・書込みを行う構造としてもよい。またスキャンする方向もラスタ方向に限られるものではなく、ラスタ方向と逆、縦方向、斜め方向等であっても構わない。

また、上述の実施の形態では、データ読出し格納処理部が、ワード線アドレスとビット線アドレスをインクリメントしながら、そのワード線アドレス、ビット線アドレス上の画素のデータをバンク数だけ読み出したが、本願発明はこれに限られるものではなく、あるパターンにしたがって読み出すのであれば良い。したがって上記ワード線アドレス、上記ビット線アドレスをデクリメント、また予め決めた所定のパターンに基づきワード線アドレス、ビット線アドレスの画素を読み出しても良い。

本発明を実施するデータ格納装置の構成を示すブロック図である。 上記データ格納装置のデータ格納制御部の構成を示すブロック図である。 上記データ格納装置のデータ読み出し格納制御部の構成を示すブロック図である。 ある一枚の画像に対して、複数同時アクセスしたい画素に対応するアクセスパターンの一例を模式的に示す図である。 上記データ格納装置において複数画素の画像データの同時読み出しを可能にするために、アクセス候補間の画素を同じバンクに格納した状態を模式的に示す図である。 上記データ格納制御部により実行される初期配置処理の手順を示すフローチャートである。 上記データ格納制御部により実行される初期配置処理Ａの手順を示すフローチャートである。 上記データ格納制御部により実行される初期配置処理Ｂの手順を示すフローチャートである。 上記データ格納装置において複数画素の画像データの同時読み出しを可能にするために、アクセス候補間の画素を同じバンクに格納するした初期配置状態を模式的に示す図である。 上記データ格納装置におけるワード線及びビット線への格納の仕方を模式的に示す図である。 上記データ格納装置におけるアクセスの仕方とデータの再格納の様子を模式的に示す図である。 上記データ格納装置におけるアクセスの仕方とデータの再格納の様子を模式的に示す図である。 サーチエリアを横方向に＋１移動させた場合のアクセスの仕方とデータの再格納の様子を模式的に示す図である。 サーチエリアを横方向に＋１移動させた場合のアクセスの仕方とデータの再格納の様子を模式的に示す図である。 サーチエリアを縦方向に＋１移動させた場合のアクセスの仕方とデータの再格納の様子を模式的に示す図である。 サーチエリアを縦方向に＋１移動させた場合のアクセスの仕方とデータの再格納の様子を模式的に示す図である。 サーチエリアを縦方向に＋２移動させた場合のアクセスの仕方とデータの再格納の様子を模式的に示す図である。 サーチエリアを縦方向に＋２移動させた場合のアクセスの仕方とデータの再格納の様子を模式的に示す図である。 上記データ読み出し格納制御部により実行されるアクセス処理の手順を示すフローチャートである。 上記アクセス処理におけるワード線アドレス［ｂ］の設定の説明に供する図である。 上記アクセス処理におけるアクセスパターンの最終候補までのワード線アドレスとビット線アドレスの計算処理の手順を示すフローチャートである。 上記アクセス処理におけるアクセスパターンの最終候補以降でのワード線アドレスとビット線アドレスの計算処理の手順を示すフローチャートである。 一般的な半導体メモリの構造を模式的に示す図である。 上記半導体メモリにおいて、同時アクセスできない状態を模式的に示す図である。 複数メモリバンクのメモリ構成を示す図である。 ある画像に対して、同時アクセスしたい４画素のパターンを模式的に示す図である。 同時アクセスしたい４画素を別バンクに格納した状態を模式的に示す図である。 アクセス候補間の画素を1 画素毎に別バンクに格納した状態を模式的に示す図である。 アクセス候補間の画素を同じバンクに格納した状態を模式的に示す図である。 アクセス候補間の画素を同じバンクに格納することにより、スキャン順にパターンが移動しても、ある一定の区間は同時にアクセスが可能となることを模式的に示した図である。 アクセス候補間の画素を同じバンクに格納することにより、スキャン順にパターンが移動しても、ある一定の区間は同時にアクセスが可能となることを模式的に示した図である。 アクセス候補間の画素を同じバンクに格納することにより、スキャン順にパターンが移動しても、ある一定の区間は同時にアクセスが可能となることを模式的に示した図である。 アクセスパターンの移動がアクセス画素間を超えると、同時に同じバンクの画素にアクセスすることになってしまうことを模式的に示した図である。

符号の説明

１０ メモリ、２０ データ格納制御部、２１，３１ カウンタ、２２ 一致判定部、２３ フラグ生成部、２４，３２ バンクアドレスカウンタ、２５，３３ビット線アドレスカウンタ、２６，３４ワード線アドレスカウンタ、２７，３５ アドレス生成部、３０ データ読み出し格納制御部、４０ アドレス生成部、１００ データ格納装置

Claims (12)

1. データをメモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置するデータ格納処理部と、
   上記複数のメモリバンクからなるメモリ上に初期配置されたデータに対し、画素のデータを各バンクからそれぞれ読み出すデータ読み出し格納処理部とを備え、
   上記データ読み出し格納処理部は、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、上記アクセスパターンの候補の各位置に基づいて決まる範囲のうち、上記アクセスパターンの移動方向に基づいて決まる一の隣接する範囲の画素のデータが格納されているバンクに上記読み出した１画素を格納することを特徴とするデータ格納装置。
2. 上記データ読み出し格納処理部は、ワード線アドレスとビット線アドレスをあるパターンに従って、そのワード線アドレス、ビット線アドレス上の画素のデータをバンク数だけ読み出すことを特徴とする請求項１に記載のデータ格納装置。
3. 上記あるパターンとは、インクリメント又はデクリメントであることを特徴とする請求項２に記載のデータ格納装置。
4. 上記アクセスパターンの候補の各位置に基づいて決まる範囲とは、上記アクセスパターンを構成する候補のうち、上記アクセスパターンの移動する方向に一の候補からその次の候補までの間のことであることを特徴とする請求項１に記載のデータ格納装置。
5. 上記一の隣接する範囲の画素のデータは、上記アクセスパターンの移動方向と反対の方向に隣接する範囲の画素のデータであることを特徴とする請求項１に記載のデータ格納装置。
6. 上記データ格納処理部は、全データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、格納しようとしているデータが上記アクセスパターンに対応する位置のデータであるか否かを判定し、アクセスパターンの最終候補までは、アクセスパターンと一致した場合は、その時点のビット線アドレスとワード線アドレスの値をそのバンクの書き込みビット線アドレスと書き込みワード線アドレスとして格納し、バンクアドレスをインクリメントしてそのバンクアドレスにその画素のデータを格納し、また、アクセスパターンと一致しない場合は、現在のバンクアドレスにビット線アドレスをインクリメントした位置に格納することによって、上記全データを複数のメモリバンクからなるメモリ上に初期配置することを特徴とする請求項１記載のデータ格納装置。
7. 複数のメモリバンクからなるメモリに対するデータの書き込み／読み出しを制御するデータ格納制御装置であって、
   データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置するデータ格納処理部と、
   上記複数のメモリバンクからなるメモリ上に初期配置されたデータに対し、画素のデータを各バンクからそれぞれ読み出すデータ読み出し格納処理部とを備え、
   上記データ読み出し格納処理部は、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、上記アクセスパターンの候補の各位置に基づいて決まる範囲のうち、上記アクセスパターンの移動方向に基づいて決まる一の隣接する範囲の画素のデータが格納されているバンクに上記読み出した１画素を格納することを特徴とするデータ格納制御装置。
8. 上記データ格納処理部は、全データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、格納しようとしているデータが上記アクセスパターンに対応する位置のデータであるか否かを判定し、アクセスパターンの最終候補までは、アクセスパターンと一致した場合は、その時点のビット線アドレスとワード線アドレスの値をそのバンクの書き込みビット線アドレスと書き込みワード線アドレスとして格納し、バンクアドレスをインクリメントしてそのバンクアドレスにその画素のデータを格納し、また、アクセスパターンと一致しない場合は、現在のバンクアドレスにビット線アドレスをインクリメントした位置に格納することによって、上記全データを複数のメモリバンクからなるメモリ上に初期配置することを特徴とする請求項７記載のデータ格納制御装置。
9. 複数のメモリバンクからなるメモリに対するデータの書き込み／読み出しを制御するデータ格納制御方法であって、
   データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置し、
   上記複数のメモリバンクからなるメモリ上に初期配置されたデータに対し、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、上記アクセスパターンの候補の各位置に基づいて決まる範囲のうち、上記アクセスパターンの移動方向に基づいて決まる一の隣接する範囲の画素のデータが格納されているバンクに上記読み出した１画素を格納することを特徴とするデータ格納制御方法。
10. 全データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、格納しようとしているデータが上記アクセスパターンに対応する位置のデータであるか否かを判定し、アクセスパターンの最終候補までは、アクセスパターンと一致した場合は、その時点のビット線アドレスとワード線アドレスの値をそのバンクの書き込みビット線アドレスと書き込みワード線アドレスとして格納し、バンクアドレスをインクリメントしてそのバンクアドレスにその画素のデータを格納し、また、アクセスパターンと一致しない場合は、現在のバンクアドレスにビット線アドレスをインクリメントした位置に格納することによって、上記全データを複数のメモリバンクからなるメモリ上に初期配置することを特徴とする請求項９記載のデータ格納制御方法。
11. 複数のメモリバンクからなるメモリに全データを格納して、所望の複数データの同時読み出しを行うデータ格納制御をコンピュータにより実行するためのデータ格納制御プログラムであって、
    データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、アクセスパターンの最終候補まではアクセス候補間のデータを同じバンクに格納し、アクセスパターンの最終以降は所定周期毎にバンクを切り替えてデータを格納することにより初期配置し、上記複数のメモリバンクからなるメモリ上に初期配置されたデータに対し、アクセスパターン及び同一ワード線上の１画素のデータを読み出し、上記アクセスパターンの候補の各位置に基づいて決まる範囲のうち、上記アクセスパターンの移動方向に基づいて決まる一の隣接する範囲の画素のデータが格納されているバンクに上記読み出した１画素を格納することを特徴とするデータ格納制御プログラム。
12. 全データを上記メモリを構成する複数のメモリバンクに振り分けて格納する際に、同時に読み出そうとする所望の複数データを示すアクセスパターンに基づいて、格納しようとしているデータが上記アクセスパターンに対応する位置のデータであるか否かを判定し、アクセスパターンの最終候補までは、アクセスパターンと一致した場合は、その時点のビット線アドレスとワード線アドレスの値をそのバンクの書き込みビット線アドレスと書き込みワード線アドレスとして格納し、バンクアドレスをインクリメントしてそのバンクアドレスにその画素のデータを格納し、また、アクセスパターンと一致しない場合は、現在のバンクアドレスにビット線アドレスをインクリメントした位置に格納することによって、上記全データを複数のメモリバンクからなるメモリ上に初期配置することを特徴とする請求項１１記載のデータ格納制御プログラム。

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