CN100424782C - 与用于少储存库的控制器兼容的多储存库芯片及操作方法 - Google Patents

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Abstract

一存储器芯片及一操作具有多数存储器储存库芯片的方法，其向下兼容于一设计来操作具有较少数量储存库的芯片的控制器。为了达成此目的，一控制(位)产生在该芯片模式寄存器组(MRS)上，其对应于该芯片内的逻辑激活，以移动用以寻址一存储器单元的该位之一，例如该行地址位之一，至该储存库ID区中的一位置，此提供一大量的储存库ID位以选择一芯片的存储器储存库，以便一高量储存库芯片能接受由一设计来操作具有较少数量储存库且具有较少数量储存库ID位的格式的芯片的控制器所提供的命令。

Description

与用于少储存库的控制器兼容的多储存库芯片及操作方法
技术领域
本发明关于一种多储存库存储芯片，其能以一控制器操作，该控制器被设计用以控制一种具有较少储存库的芯片，以及一种操作该芯片的方法。
背景技术
动态随机存取存储器(DRAM)芯片的使用在计算机领域中已为大家所知，每一存储器芯片包含至少多个以行列阵列式排列的存储器单元的一储存库，每一单元包含一些数据位。随着存储器技术的进展，芯片的容量已经提升，举例来说，现今同步动态随机存取存储器(SDRAM)的存储器芯片具有多个内建储存库之存储器单元，举例来说，四储存库或八储存库，每一储存库具有行列阵列式的存储器单元。一多储存库芯片的一存储器储存库的一单一单元被寻址，其目的是用来读取或写入数据，其藉由首先选择该存储器储存库，接着于该所选的储存库中寻址该单元的该行列，该寻址藉由该芯片外部的一存储器控制器所完成，该芯片通常位于一计算机系统板上，例如一个人计算机的主机板上。
步动态随机存取存储器芯片内建存储器储存库系为分离实体，这点允许了该存储器控制器能对应每一请求寻址一所选择的储存库，同时操作多重读取/写入请求，当寻址该芯片的一特定存储器储存库的一记体体单元，该存储器控制器必须对每一存储器命令/地址产生该储存库的识别(储存库ID)位，以便该芯片能知道准备该地址和命令的该存储器储存库。
一同步动态随机存取存储器芯片具有一芯片组内建的模式寄存器，其藉由具有该储存库选择(储存库ID)位及该单元寻址及该命令的外部控制器来制订程序，由该芯片模式寄存器所提供的地址/命令字节通常称为一「模式寄存器组」(MRS)，该模式寄存器组位的细节，例如读取和写入命令、突发传输长度和突发传输型式用以执行例如动态随机存取存储器之芯片的不同型式的不同功能，其是在此领域所熟知的，而于此仅叙述了用以描述本发明所需的芯片功能。
为了帮助说明本发明，以一1Gb容量的芯片具有四个存储器储存库作为例子，为了从该芯片之一储存库的一存储器单元读取数据，需要两个命令，该命令的格式及该芯片的模式寄存器组的地址如下表示：
Figure C20041004903100051
于上述图表中所用的图例，其相对而言较为惯用，将会在下文中与其它关于所考虑的特定芯片的实施例材料一并解释。
CKE-当高(H)的时候激活该系统CLK(时钟)信号，当低(L)的时候关闭该CLK信号，此可以用以初始化一关机模式、闲置模式或自我更新模式。
CS-当低(L)的时候使该命令译码器致能，当高(H)的时候使该命令译码器失能，当该命令译码器失能时，新的命令会被忽略，但是先前的操作则会继续。
A0-A15-地址总线的位.同步动态随机存取存储器(SDRAM)将存储器阵列分成行地址和列地址，而藉由在地址总线上的多路行地址和列地址于不同的时间发送这些地址.举例来说，一512Mb芯片将具有行地址位的位A0-A13以及列地址位的位A0-A9、A11。
RAS-行地址选择。在储存库激活命令模式循环期间，地址位A0-A12定义当于该上升的时钟边缘取样时的该行地址(RA0-RA12)。
CAS-栏地址选择。位A0-A9及A11-A15。该栏地址的位数量取决于由该行地址激活的存储器单元数量，如同惯例，随着动态随机存取存储器(DRAM)芯片的容量增加，每一列的大小相对地依然维持不变，其是出于存储器功率的考虑，因此，该栏地址通常具有比一行地址较少的位。
WE-允许写入。当激活时，指示该寻址的栏存储器单元做写入动作。
BA-储存库地址区。一个四储存库的动态随机存取存储器(DRAM)芯片模式寄存器组(MRS)具有两个储存库ID位BA0、Ba1以便选择一命令要施加在四个储存库的哪一个上.一个八储存库的芯片会有三个储存库位BA0、BA1、BA2。
A10(＝AP)-用以于突发传输读取或写入循环结束时请求自动预先充电操作，如果A10是高的，则选择自动预先充电，且该储存库ID位BA0、BA1定义该储存库系要被预先充电，如果A10是低的，则自动预先充电将失能。在一预先充电命令循环期间，A10(＝AP)用来连接该储存库ID位BA0和BA1，以便控制哪一个储存库要被预先充电，如果A10是高的，所有四个储存库都要被预先充电而不管BA0及BA1的状态，如果A10是低的，则BA0和BA1系用以定义哪一个储存库要被预先充电。
第1图所示为典型四储存库芯片10的部分，例如在DDR2 512 Mb芯片中所找的一样，仅有有关本发明的芯片寻址逻辑和电路部分显示出来，读取和写入功能系为标准规格且被省略。该芯片10藉由一外部控制器60操作，芯片10具有四个储存库12-0、12-1、12-2和12-3，每一储存库具有多个以行列配置的存储器单元，一存储器储存库12的单元系藉由一外部控制器60所给予的指示来寻址，也就是说，控制器60并非芯片的一部份，且典型地位于使用该芯片10的计算机的另一部分，每一存储器储存库12具有相对应的检测放大器13及输出至一输入/输出(I/O)网关屏蔽逻辑电路15，所有这些组件皆为已知技术。
控制器60仅对两个储存库ID位，即BA0和BA1产生指示，因此，其系设计以一芯片操作，其中不会超过四个存储器储存库12。类似上述表A所表示的信号系作为来自该外部控制器60的指示施加至一芯片控制逻辑电路20，其系包含一命令译码器22，其可译码来自该控制器60的指示，尚有一地址寄存器30，其是该地址位A0-A12及两储存库ID位BA0和BA1所输入和储存之处。
来自该地址寄存器30的储存库选择ID位BA0及BA1，用于一储存库控制逻辑电路34以决定四个储存库12-0、12-1、12-2及12-3哪一个会被选择作为一读取或写入操作，根据四储存库被选择的该储存库，一对应的储存库列译码器40-0、40-1、40-2和40-3，以及一对应的行译码器42-0、42-1、42-2、42-3亦被选取，为了寻址该所选择的储存库12-0至12-3的一存储器单元，RAS(行地址选择)地址位A0-A12系适当地施加于一行地址多任务器44，接着CAS(栏地址选择)位A0-A9、A11及A12被施用于一栏地址计数器及之后的电路46，亦有一更新电路48，其系重新充电该芯片存储器单元晶体管(位于AP＝AP10)，一储存库之所选单元执行读取和写入操作，该储存库由四储存库12-0至12-3中选择一个，其使用二储存库ID位BA0、BA1及该行行地址。
表B1和B2所示为两个不同尺寸芯片的某些细节。表一显示一个四储存库的512Mb芯片，其系具有储存库ID位BA0和BA1，该自动预先充电A10执行，其行地址RAS系从A0-A13，其列地址CAS系于A0-A9、A11.表B2显示一个四储存库的1Gb容量，因此，其具有一额外的行地址位A0-A14。
  配置   128Mbx4
  储存库数量   4
  储存库ID   BA0、BA1
  自动预先充电   A<sub>10</sub>/AP
  行地址   A<sub>0</sub>-A<sub>13</sub>
  列地址   A<sub>0</sub>-A<sub>9</sub>、A<sub>11</sub>
  配置   256Mbx4
  储存库数量   4
  储存库ID   BA0、BA1
  自动预先充电   A<sub>10</sub>/AP
  行地址   A<sub>0</sub>-A<sub>14</sub>
  列地址   A<sub>0</sub>-A<sub>9</sub>、A<sub>11</sub>
随着一芯片的存储器储存库的数量增加，外部存储器控制器就必须适应此点，这表示额外的逻辑和10(输入/输出)支持必须提供给储存库IDBA区，举例来说，如果该芯片具有的存储器比四个储存库还多，则该储存库ID区的大小亦必须增加，如同应该明显易见的，如果该存储器控制器输出储存库选择的两储存库ID的指示，其能选择一芯片上四个储存库中的任一个，如果该存储器控制器输出三储存库ID位的指示，则其能选择一芯片上的一个至八个储存库，后者示于表B2-1中.
  配置   256Mbx4
  储存库数量   8
  储存库ID   BA0、BA1、BA2
  自动预先充电   A<sub>10</sub>/AP
  行地址.   A<sub>0</sub>-A<sub>13</sub>
  列地址   A<sub>0</sub>-A<sub>9</sub>、A<sub>11</sub>
当芯片具有大数量的储存库(举例来说，八个)，而其使用设计来操作具有较少数量储存库的芯片(举例来说，四个)时，就会发生一个问题，此种控制器仅能用来产生两个储存库ID位BA0和BA1，因此，需要提供一个解决「向下兼容」问题的方法，以便一现有的控制器，例如设计用于具有四个存储器储存库的芯片的控制器，能于一具有较多数量储存库的芯片上操作，例如八个储存库。因此，便需要藉由一设计用以操作具有较少数量储存库芯片的控制器来操作具有一给定数量的存储器储存库的芯片。
发明内容
本发明提供配置和操作一具有些存储器储存库的芯片，其能向下兼容于设计用以操作具有较少数量储存库芯片的控制器。本发明藉由提供于该芯片上的模式暂存组(MRS)的一非必须控制(位)来完成，此控制的使用能激活该芯片中对应的逻辑来移动用以寻址一存储器单元中的一位，例如行地址位之一，至该储存库ID区的一位置。因此，根据本发明，一高数量储存库芯片能接受由一设计用以操作具有较少数量储存库及具有较少储存库ID位的格式芯片的控制器所提供的命令。
根据本发明，举例来说，鉴于一具有八个储存库的同步动态随机存取存储器(SDRAM)芯片能藉由一设计用以操作具有四个储存库的控制器来操作。该芯片的模式暂存组(MRS)用作为一控制，以便指定该芯片不是为具有较少数量(例如四个)模式，就是为具有较高数量(例如八个)模式，当该芯片于较高数量储存库模式由一设计为此之外部控制器操作时，例如一控制器产生三储存库ID位的指示，其能选择八储存库之一，所有三个储存库地址寄存器的位和所有列或列地址系以一般方式操作，在较低储存库数量模式下，仅有两个储存库ID位来自该外部控制器，其是一仅支持四个储存库操作的存储器控制器，在本例中，该芯片将使用该地址之一作为第三储存库ID位为RAS(行地址选择)和对应之CAS(列地址选择)操作请求全部的三个位储存库ID以选择八个储存库之一，在本发明的一较佳实施例中，任何行地址位能用来作为此第三储存库ID位。
本发明参考一同步动态随机存取存储器(SDRAM)型式的芯片描述，但其亦适用于不同的存储器芯片，例如SDRAM、DDR1SDRAM、DDR2SDRAM和任何其它具有多重内建储存库结构的动态随机存取存储器(DRAM)结构，其中该储存库数量系不同。
附图说明
本发明的其它目的和优点将藉由参照下列说明书及附加的附图而更著，其中：
第1图是由一四储存库控制器运作的一四储存库存储器芯片的一部份的附图；
第2图是一具有八储存库的存储器芯片的附图；
第3图是于该储存库激活RAS(行地址选择)命令时以一四储存库控制器控制的一八储存库芯片的附图；以及
第4图是于该储存库读取/写入及预先充电命令时以一四储存库控制器操作的一八储存库芯片的附图。
具体实施方式
根据本发明的一较佳实施例，其考虑藉由一设计给一具有较少数量储存库的芯片，举例来说，一四储存库控制器，来操作一高数量储存库芯片，举例来说，一具有八储存库之芯片，该控制器仅产生两个储存库ID位BA0、BA1的指示。如同下述所说，该芯片选取一地址位，举例来说，于1Gb大小的四储存库芯片的该A14行地址位，于激活的行地址选择(RAS)状态时间.该位储存于像是一锁存型式电路中用以作为该储存库ID BA2位，由该行地址选择(RAS)所选取且用以作为一内部BA2位的该A14位，与用以该行地址选择(RAS)操作的普通储存库ID位BA0和BA1一起，和对应的接续行读取/写入操作及预先充电操作一样，都在该「激活」行上，可用来作为该BA2位的该ROW地址的该特定地址位A...An，其能依所需来选择。
第2图是一存储器芯片100的一部份的附图，该芯片100具有八个存储器储存库12-0至12-7，与第1图该芯片10的该四储存库12-0至12-3比较.该储存库有八个相对应的行地址译码器，及锁存40-0至40-7，以及八个列地址译码器42-0至42-7，第2图的其它电路组件皆对应于第1图。
如果八储存库芯片100藉由一八储存库控制器(图上未示)操作，则在模式寄存器组(MRS)中会影三个储存库ID位BA0、BA1及BA2，亦即当以一八储存库控制器操作时，该芯片以普通方法操作，该芯片模式寄存器组(MRS)接收具有三位BA0、BA1和BA2的三位储存库ID，以及列或列地址.在本发明的实施例描述中，八储存库芯片藉由四储存库控制器60操作，其于该模式寄存器组(MRS)的储存库ID区中仅仅产生二储存库ID位BA0和BA1。当以一四储存库控制器操作时，该芯片选取该模式寄存器组(MRS)中的一位，举例来说，1Gb大小芯片的地址位A14，于激活的行地址选择(RAS)状态时间.此位被储存且用以作为该储存库地址BA2位，该芯片电路记得该地址位(A14)及其它一起的储存库ID位BA0和BA1，在读取/写入/预先充电时间时，该BA2位(来自实施例中该行地址的A14)用以作为该BA2储存库地址位，该芯片是装配适当的电路并以适当配置以完成该程序。
该存储器控制器操作以确保所有激活的储存库在更新命令之前都是关闭的，或是该存储器控制器使用一「预先全部充电」命令以确保在更新之前的预先充电状态。
表C说明设计用于四或八储存库芯片的不同控制器的储存库选择格式。
表C
4储存库芯片 4储存库控制器 从储存库3读取 I激活：      A14-A0        BA0＝1BA1＝1  BA＝’11’读取        A11，A9-A0    BA0＝1BA1＝1  BA＝’11’
8存储库芯片 8储存库控制器 从储存库3读                 II激活：      A13-A0        BA0＝1 BA1＝1 BA2＝0 BA＝’011’读取：      A11，A9-A0    BA0-1 BA1＝1 BA2＝0  BA＝’011’
8储存库芯片转换为以4储存库cmd/adr运作                 III激活：      A14-A0        BA0＝1 BA1＝1    BA＝’11’(转换为8储存库)激活：      A13-A0        BA0＝1 BA1＝1    BA＝’BA2，11’其中BA2＝A14激活：      A111，A9-A0   BA0＝1 BA1＝1    BA＝’11’(转换为8储存库)读取：      A11，A9-A0    BA0＝1 BA1＝1    BA＝’BA2，11’其中BA2＝A14
表C第I部份说明一四储存库芯片由一四储存库控制器操作，其中依读取命令执行。于该列激活(RAS)时间，该命令/地址包含该行地址A14-A0，且该两储存库I D位具有一数字值BA0＝1和BA1＝1，因此该储存库ID系为数字数字”11”，以寻址芯片的该储存库3，此是一般以一四储存库存储器控制器操作的四储存库。
表C的第II部份说明一八储存库芯片由一八储存库控制器操作，同样地，笫II部份是八储存库由一八储存库存储器的一般操作，其中有三个储存库ID位BA0、BA1和BA2，在笫I I部份中，BA0＝1、BA1＝1、BA2＝0以便该储存库ID地址为011且该八储存库芯片的储存库3被选取.注意该行地址比第I部份的四储存库芯片还少一位，这是因为该额外储存库ID位BA2的存在。
表C的笫III部份说明与第II部份同样的八储存库芯片以一四储存库控制器运作，其产生该命令地址A0-A14，以及该储存库ID位BA0和BA1，每一值为数字1，藉由该芯片的设计，该芯片的模式寄存器组(MRS)模式控制将被设定以指示仅有四储存库外部控制器输入将有两储存库ID位BA0、BA1可供利用，该芯片具有储存库转换逻辑，其锁住一行地址位，其用以作为另一储存库ID位，亦即本例中的该BA2位，藉由内部地使用三个储存库地址位BA0＝1、BA1＝1及BA2＝0(位BA2在行地址时间系为地址A14)，该为”011″或3的数值被产生，且该芯片的储存库3被选取，其于对应来自一四储存库外部控制器的指示的一八储存库动态随机存取存储器(DRAM)芯片上。
A14的锁存值于该相同之ROW的接续操作中将单独用作为BA2，例如读取/写入命令或是预先充电命令。因为于同样ROW上的接续命令藉由该BA0和BA1储存库ID位指示，且观点上来看仅有四个储存库来自该外部存储器控制器，该芯片上的执行仅需要四个BA2锁存。
第3图是该芯片电路图的有关部分的附图，其用以执行本发明例如表C的第III部份所述。第3图在某种程度上为第1图和第2图的电路的组合，其中该地址寄存器30用以提供具有八个储存库的一芯片100的该输入地址/储存库ID，如同第2图所示。第3图说明该芯片地址寄存器30于该激活命令的时间(ACT)，控制部分20、22、24参照第一至二图，其是提供模式控制位、命令译码逻辑及动态随机存取存储器(DRAM)控制逻辑的模式寄存器组(MRS)。在本例中，该模式寄存器组(MRS)模式将会指示一四储存库输入至一八储存库的动态随机存取存储器(DRAM)内部是需要的，且该芯片100的转换逻辑将会操作，该转换逻辑能并入命令寄存器30中，此将在下文解释。
于该ACT命令中，地址寄存器30将该地址A14-A0位及储存库ID位BA0、BA1的输入，转换成为芯片地址总线A0-A13及BA0、BA1、BA2(来自A14)的输出，该位A0-A13，在删除A14位的情形下，直接进行至该行地址多任务器44，该储存库ID位BA0、BA1系提供至-2:4译码器102，其输出是锁存「组」输入至四个锁存R0、R1、R2及R3四个中的一个，每一锁存R0、R1、R2及R3接收该A14位，当由该MRS 60指示时所产生，来自该锁存R0-R3其中之一的该储存库ID位BA0、BA1以及BA2＝B14被提供给该储存库地址逻辑电路34，其选择该8储存库12-0至12-7所需的储存库。
第4图所示为该行激活命令组(CAS)，其中该地址寄存器接收A0-A9、A11及两个储存库ID位BA0、BA1。寄存器30的该芯片逻辑送出地址位A9-A0及A11如同其送至该列地址逻辑电路46一样，一多任务器103(MUX)由四个锁存R0、R1、R2、R3其中之一产生该锁存A14值的该储存库ID位BA2，其系藉由使用该译码BA0和BA1作为控制，该储存库ID位BA0、BA1和BA2被提供给该储存库地址逻辑电路34以选择八个存储器储存库的所需储存库。
尽管本发明已经以有关使用行地址位作为额外储存库ID位的一种方法描述，但如果该芯片逻辑适当地被设计，则一种列地址位亦可被使用。同样地，尽管本发明已经以有关一具有八存储器储存库的芯片可由一设计用来操作具有四存储器储存库的芯片的外部控制器操作来描述，本发明能依据下述的一般方程式来延伸使用
2n+m...
其中n为该模式寄存器组(MRS)的储存库ID位的数量，其响应于来自该外部控制器的该命令所产生，以及
m为列(或行)地址位的数量，用以作为该额外的储存库ID位。
本发明的特定特征仅为了方便示于一或更多的附图中，每一特征可依据本发明与其它特征相组合，替代的实施例将由熟习此技艺的人士所认知，且准备包含在权利要求之保护范围内。

Claims (9)

1. 一存储器芯片包含：
多个存储器储存库，每一包含多个储存库的存储器单元，其以行列配置；
一响应来自外部控制器命令的控制逻辑，其是用以产生储存库识别位、行地址位及列地址位的一模式寄存器组，以于该多个存储器储存库中选择一存储器单元，以提供关于所选择的存储器单元的一命令功能；以及
一地址寄存器，其接收该储存库识别位及该列和列地址位，其中，所述地址寄存器被配置为用于存储该行地址位或列地址位中的至少一个作为一额外储存库识别位，并且用于将所述额外储存库识别位连同所述储存库识别位一起施加给一储存库控制逻辑，以便增加存储器储存库的数量，可由此决定选择该多个存储器储存库中的哪一个。
2. 如权利要求笫1项所述的存储器芯片，其中该地址寄存器使用该行地址位中的一个作为额外的储存库识别位。
3. 如权利要求笫1项所述的存储器芯片，其中该芯片具有八个存储器储存库，且该模式寄存器电路响应于来自该外部控制器的命令产生二储存库识别位，以容许选择四个存储器储存库中的一个，以及藉由该容许芯片上的八个存储器储存库中的一个的选择所产生的该地址寄存器额外储存库识别位。
4. 如权利要求第1项所述的存储器芯片，其中该模式寄存器组产生n个储存库识别位，其中n是一整数且该地址寄存器增加一储存库识别位，以得到总数为2n+m的储存库识别位。
5. 如权利要求第1项所述的存储器芯片，其中该列或列地址位用作一储存库识别位，且该地址寄存器还包含：
多个锁存电路，每一接收该列或列地址位中的那一个；以及
一译码器，用以接收该模式寄存器组的该储存库识别位，该储存库识别位用以选择该多个锁存电路中的哪一个要被锁住，以便于在该模式寄存器组的一激活命令期间，储存该列或列地址位中的那一个。
6. 如权利要求第5项所述的存储器芯片，其中该地址寄存器还包含：
一多任务器，用以接收该模式寄存器组的该储存库识别位，且产生一输出以选择该锁存电路，其系随着该储存该列或列地址位中的一个被锁住。
7. 如权利要求第1项所述的存储器芯片，其具有2n+m个存储器储存库，其中n和m每一是一整数，其被一外部控制器操作，而产生一具有n个储存库识别位的模式寄存器组，且该地址寄存器产生m个额外储存库地址位。
8. 一种用以在一芯片中选择一存储器单元的方法，该芯片具有多个存储器储存库，其中多个单元均以行列配置，当使用一个产生命令的外部控制器来操作一具有较少数量的存储器储存库的芯片时，该方法包含以下步骤：
从该控制器提供命令，以产生一储存库识别位的模式寄存器组，该储存库识别位对应于该较少数量的存储器储存库、行地址位及列地址位中的一个的选择；以及
存储该模式寄存器组的该行地址位或列地址位中的一个作为一额外的储存库识别位，并基于所述额外的储存库识别位和所述储存库识别位来选择该多个存储器储存库中的一个。
9. 如权利要求第8项所述的方法，其中该模式寄存器组中的该行地址位之一用作该额外储存库识别位。
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