CN107818804A - 存储器装置及包括其的存储器系统 - Google Patents

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Abstract

提供了一种存储器装置及包括其的存储器系统，所述存储器装置可以包括：输入/输出控制单元，用于通过输入/输出总线接收输入信号；控制逻辑单元，用于接收控制信号，当控制信号满足第一条件至第四条件时，控制逻辑单元标识在输入信号中的命令、地址、数据和存储器装置标识符并锁存输入信号。第四条件与第一条件至第三条件不同。

Description

存储器装置及包括其的存储器系统
本申请要求于2016年9月12日在美国专利商标局提交的第15/262,478号美国专利申请的优先权，该美国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种存储器装置，更具体地，涉及一种存储器装置和一种包括多个存储器装置的存储器系统。
背景技术
存储器装置被用于存储数据，并且可被分类为易失性存储器装置和非易失性存储器装置。非易失性存储器装置能够在没有电源的情况下保留其数据，而易失性存储器装置则不能。作为非易失性存储器装置的示例，闪存装置可被用在移动电话、数码相机、个人数字助理(PDA)、移动计算机装置、固定计算机装置和其它装置中。
发明内容
根据发明构思的示例性实施例，一种存储器装置可以包括：输入/输出控制单元，用于通过输入/输出总线接收输入信号；控制逻辑单元，用于接收控制信号，当控制信号满足第一条件至第四条件时，控制逻辑单元对在输入信号中的命令、地址、数据和存储器装置标识符进行标识并锁存输入信号，其中，第四条件可以与第一条件至第三条件不同。
存储器装置还可以包括命令寄存器、地址寄存器、数据寄存器和标识符寄存器，其中，控制逻辑单元控制输入信号向命令寄存器、地址寄存器、数据寄存器和标识符寄存器的锁存。
存储器装置还可以包括：标识符存贮器；标识符比较器，用于将锁存的存储器装置标识符与存储在标识符存储器中的标识符进行比较，其中，控制逻辑单元响应于标识符比较器的输出信号将存储器装置置于待机模式或将存储器装置从待机模式释放。
当存储器装置处于待机模式时，当控制信号满足第一条件至第三条件时，存储器装置可以不锁存输入信号。
存储器装置可以在进入待机模式的时刻暂停第一模式，在退出待机模式的时刻恢复第一模式。
当控制信号满足与第一条件至第四条件不同的第五条件时，控制逻辑单元可以将与输入信号对应的值存储在标识符存贮器中。
控制信号可以包括芯片使能、地址锁存使能、命令锁存使能和写入使能，第四条件是当芯片使能、地址锁存使能和命令锁存使能均处于有效状态时写入使能从有效状态改变为无效状态的条件。
控制信号可以包括芯片使能、地址锁存使能、读取使能和写入使能，第四条件是当芯片使能和读取使能均为有效状态、地址锁存使能处于无效状态时写入使能从有效状态改变为无效状态的条件。
控制信号可以包括芯片使能、标识符锁存使能和写入使能，第四条件是当芯片使能和标识符锁存使能均处于有效状态时写入使能从有效状态改变为无效状态的条件。
当控制逻辑信号连续两次或更多次满足第四条件且在第一次锁存的输入信号与预定的值相等时，控制逻辑单元可以将在第二次锁存的输入信号标识为存储器装置的标识符。
根据发明构思的示例性实施例，一种存储器系统可以包括：第一存储器装置和第二存储器装置，共享输入/输出总线，其中，第一存储器装置和第二存储器装置接收相同的控制信号，第一存储器装置存储第一标识符、第二存储器装置存储第二标识符，第一标识符和第二标识符彼此不同，其中，第一存储器装置和第二存储器装置可以通过输入/输出总线接收输入信号，当控制信号满足第一条件至第四条件时，第一存储器装置和第二存储器装置中的每个对在输入信号中的命令、地址、数据和存储器装置标识符进行标识并锁存输入信号，其中，第四条件可以与第一条件至第三条件不同。
响应于第一标识符与第一存储器装置的标识符的比较，第一存储器装置可以置于待机模式或从待机模式释放，响应于第二标识符与第一存储器装置的标识符的比较，第一存储器装置可以置于待机模式或从待机模式释放。
当第一存储器装置处于待机模式时，当控制信号满足第一条件至第三条件时，第一存储器装置可以不锁存输入信号，当第二存储器装置处于待机模式时，当控制信号满足第一条件至第三条件时，第二存储器装置可以不锁存输入信号。
第一存储器装置和第二存储器装置中的每个可以在从第一模式进入待机模式的时刻暂停第一模式，在退出待机模式的时刻恢复第一模式。
存储器系统还可以包括连接到输入/输出总线的存储器控制器，其中，存储器控制器产生控制信号，并且分别执行访问第一存储器装置的第一操作和访问第二存储器装置的第二操作，其中，存储器控制器暂停第一操作，通过经由输入/输出总线发送第二标识符并发送满足第四条件的控制信号开始执行第二操作，在完成第二操作之后通过经由输入/输出总线发送第一标识符并且发送满足第四条件的控制信号来恢复第一操作。
根据发明构思的示例性实施例，一种存储器系统包括：控制器，配置为输出控制信号和输入信号；第一存储器装置，配置为从控制器接收控制信号和输入信号并且在与用于锁存命令、地址和数据的控制线号的条件不同的条件下锁存第一装置标识符。
控制信号可以通过信号线提供给第一存储器装置，输入信号通过数据总线提供给第一存储器装置。
存储器系统还可以包括第二存储器装置，其中，第一存储器装置和第二存储器装置共享信道。
当第一存储器装置接收第二装置标识符时，第一存储器装置的操作可以被停止，当第一存储器系统再次接收第一装置标识符时，第一存储器装置的操作可以从其中断的地方接续。
第一存储器装置可以包括垂直NAND闪存单元。
附图说明
通过参照附图对发明构思的示例性实施例进行详细描述，发明构思的以上和其它特征将被更加清楚地理解，在附图中：
图1是根据本发明构思的示例性实施例的存储器装置的框图；
图2是根据本发明构思的示例性实施例的图1的存储器装置的框图；
图3是根据本发明构思的示例性实施例的包括在存储器装置中的存储器单元阵列的电路图；
图4是根据本发明构思的示例性实施例的包括在存储器装置中的存储器单元阵列的电路图；
图5是示出根据本发明构思的示例性实施例的用于锁存命令、地址和数据的控制信号的条件的表；
图6和图7是示出根据本发明构思的示例性实施例的用于确认图2的存储器装置中的标识符的控制信号的条件的图；
图8是根据本发明构思的示例性实施例的图1的存储器装置的框图；
图9是示出根据本发明构思的示例性实施例的用于确认图8的存储器装置中的标识符的控制信号的条件的图；
图10是示出根据本发明构思的示例性实施例的包括多个存储器装置的存储器系统的框图；
图11A和图11B是示出存储器控制器与存储器装置之间的信号的操作的图；
图12是示出根据本发明构思的示例性实施例的存储器控制器与存储器装置之间的信号的操作的图；
图13是示出根据本发明构思的示例性实施例的图10中的存储器控制器的操作方法的流程图；
图14A和图14B是示出根据本发明构思的示例性实施例的图10中的存储器控制器访问第一存储器装置和第二存储器装置的操作的图；
图15是示出应用于存储器卡系统的包括根据本发明构思的示例性实施例的存储器装置的存储器系统的框图；
图16是示出根据本发明构思的示例性实施例的包括存储器装置的计算系统的框图；以及
图17是示出根据本发明构思的示例性实施例的包括存储器装置的固态驱动器(SSD)系统的框图。
具体实施方式
现在将参照附图来更充分地描述发明构思的示例性实施例。然而，发明构思可以以许多不同的形式来实现，且不应被理解为局限于在此阐述的实施例。在附图中，为了清楚可以夸大层和区域的厚度。附图中同样的附图标记可以表示同样的元件，因此可以省略它们的重复的描述。附图中示出的全部元件(例如，单元、寄存器等)可以由电路组成。
以单数形式使用的表述包含复数形式的表述，除非它在上下文中具有明显不同的含义。
图1是根据本发明构思的示例性实施例的存储器装置的框图。参照图1，存储器装置100可以通过输入/输出I/O总线200接收标识符ID_IN，并通过信号线300接收控制信号CTRL。例如，存储器装置100可以通过I/O总线200和信号线300连接到存储器控制器，通过I/O总线200从存储器控制器接收命令、地址、数据、标识符等，并通过信号线300接收控制信号CTRL。此外，存储器装置100可以通过I/O总线200将数据传输到存储器控制器。如图1中所示，存储器装置100可以包括I/O控制单元110和控制逻辑单元120。
根据本发明构思的示例性实施例，存储器装置100可以具有唯一标识符。存储器控制器可以使用存储器装置100的标识符来访问存储器装置100。例如，存储器控制器可以连接到共享I/O总线200和信号线300的多个存储器装置。多个存储器装置可以包括存储器装置100。存储器控制器可以将存储器装置100的标识符发送到I/O总线200用来访问在多个存储器装置中的存储器装置100。当通过I/O总线200接收的标识符与存储器装置100的标识符相同时，存储器装置100可以响应存储器控制器的后续控制信号CTRL。
在减少存储器控制器与多个存储器装置之间的信号线300的数量的方法中，当存储器控制器通过至少一条信号线300(例如，通过下面将参照图2描述的芯片使能CE#线)连接到存储器装置时，存储器控制器可以独立地控制每个存储器装置。然而，当存储器装置的数目增加时，信号线300的数目增加，因此，会使存储器控制器与存储器装置之间的互连变得复杂。例如，存储器控制器与存储器装置之间的复杂的互连会导致路由问题和信号延迟的增加。本发明构思的示例性实施例提供了一种存储器装置和包括多个存储器装置的存储器系统，在所述存储器系统中，每个存储器装置可被独立地控制，并且同时简化了存储器控制器与存储器装置之间的互连。
参照图1，I/O控制单元110可以通过I/O总线200接收输入信号并且控制输出信号的传输。例如，基于从控制逻辑单元120接收的I/O控制信号，I/O控制单元110可以接收从外部通过I/O总线200传输的输入信号，并且可以通过I/O总线200发送在存储器装置100中产生的输出信号(例如，存储在存储器装置100中的数据)。根据本发明构思的示例性实施例，I/O控制单元110可以在控制逻辑单元120的控制下通过I/O总线200接收标识符ID_IN，并且可以提供用于锁存的所接收的标识符ID_IN。
参照图1，控制逻辑单元120可以从存储器装置100的外部通过信号线300接收控制信号CTRL，并基于所接收的控制信号CTRL控制存储器装置100的其它组件。换言之，控制逻辑单元120可以确定所接收的控制信号CTRL是否满足多个预定条件中的一个，并且可以在满足多个条件中的一个条件时控制存储器装置的与相关条件对应的100的操作。例如，控制逻辑单元120可以根据控制信号CTRL所满足的条件通过产生I/O控制信号来控制I/O控制单元110。此外，根据控制信号CTRL所满足的条件，控制逻辑单元120可以控制通过I/O总线200接收的输入信号(诸如命令、地址、数据和标识符)的锁存，并且可以控制处理输入信号的操作。
根据本发明构思的示例性实施例，当控制信号CTRL满足与用于锁存其它输入信号的条件不同的条件时，控制逻辑单元120可以控制标识符ID_IN的锁存。例如，当控制信号CTRL满足第一条件至第四条件时，控制逻辑单元120可以分别将控制信号CTRL确定为命令、地址、数据和标识符ID_IN，并且控制命令、地址、数据和标识符ID_IN的各个锁存操作。根据本发明构思的示例性实施例，用于锁存标识符ID_IN的第四条件可以与用于锁存其它输入信号的第一条件至第三条件不同。因此，标识符ID_IN可以相对于其它输入信号被独立地锁存，因此，存储器装置100的操作可不受标识符ID_IN的锁存的影响。
图2是根据本发明构思的示例性实施例的图1的存储器装置100的示例100a的框图。如上面参照图1所描述的，存储器装置100a可以通过I/O总线200a接收输入信号IN_SIG，并通过多条信号线接收控制信号CE#和CTRLa。参照图2，存储器装置100a可以包括I/O控制单元110a、控制逻辑单元120a、命令寄存器131a、地址寄存器132a、数据寄存器133a、标识符寄存器134a、标识符存贮器140a、标识符比较器150a、存储器单元阵列160a、行解码器170a、列解码器180a和读/写电路190a。此外，存储器装置100a可以包括图2中未示出的组件。
I/O控制单元110a可以基于从控制逻辑单元120a接收的I/O控制信号通过I/O总线200a来接收输入信号IN_SIG并且发送输出信号。如图2中所示，I/O控制单元110a可以连接到多个寄存器131a至134a。I/O控制单元110a可以将所接收的输入信号IN_SIG发送到命令寄存器131a、地址寄存器132a、数据寄存器133a和标识符寄存器134a，并且可以从数据寄存器133a接收数据。
参照图2，控制逻辑单元120a可以接收包括芯片使能CE#和第一控制信号CTRLa的控制信号。如上面参照图1所描述的，控制逻辑单元120a可以确定控制信号CE#和CTRLa是否满足多个预定条件，并且基于控制信号CE#和CTRLa所满足的条件来控制存储器装置100a的其它组件。在本发明构思的示例性实施例中，第一控制信号CTRLa可以包括命令锁存使能CLE、地址锁存使能ALE、写入使能WE#和读取使能RE#。术语“#”可以表示低电平有效(activelow)，并且可以表明信号的有效状态与低电平对应的情况。例如，当芯片使能CE#处于无效状态时，芯片使能CE#可以为高电平，当芯片使能CE#处于有效状态时，芯片使能CE#可以为低电平。当芯片使能CE#处于无效状态时，存储器装置100可不被选择，当芯片使能CE#处于有效状态时，存储器装置100可被选择。
控制逻辑单元120a可以基于控制信号CE#和CTRLa所满足的条件通过产生锁存使能LE来控制I/O控制单元110a，以将所接收的输入信号IN_SIG锁存到多个寄存器131a至134a。例如，当控制信号CE#和CTRLa满足第一条件时，控制逻辑单元120a可以确定被I/O控制单元110a接收的输入信号IN_SIG为命令CMD，并且可以将输入信号IN_SIG锁存到命令寄存器131a。此外，当控制信号CE#和CTRLa满足第二条件时，控制逻辑单元120a可以确定被I/O控制单元110a接收的输入信号IN_SIG为地址ADDR，并且可以将输入信号IN_SIG锁存到地址寄存器132a。此外，当控制信号CE#和CTRLa满足第三条件时，控制逻辑单元120a可以确定被I/O控制单元110a接收的输入信号IN_SIG为数据DATA，并且可以将输入信号IN_SIG锁存到数据寄存器133a。此外，当控制信号CE#和CTRLa满足第四条件时，控制逻辑单元120a可以确定被I/O控制单元110a接收的输入信号IN_SIG为标识符ID_IN，并且可以将输入信号IN_SIG锁存到标识符寄存器134a。
根据本发明构思的示例性实施例，控制逻辑单元120a确定输入信号IN_SIG为标识符ID_IN的条件可以与其它的条件不同。换言之，第四条件可以与第一条件至第三条件不同，第一条件至第三条件也可以彼此不同。因此，标识符ID_IN可以独立于其它输入信号(诸如命令CMD、地址ADDR和数据DATA)来锁存，存储器装置100a的操作可以不受标识符ID_IN的锁存的影响。
多个寄存器131a至134a可以基于由控制逻辑单元120a产生的锁存使能LE对与由I/O控制单元110a接收的输入信号IN_SIG对应的值中的每个值进行锁存。例如，多个寄存器131a至134a中的每个可以包括多个锁存器，多个锁存器由通过控制逻辑单元120a产生的锁存使能LE来控制，多个锁存器中的每个可以连接到I/O控制单元110a。
存储器单元阵列160a可以包括多个存储器单元。多个存储器单元中的每个可以存储与大于1的位对应的数据，并且可以通过行解码器170a和列解码器180a来进行访问。多个存储器单元中的每个可以是在没有电源的情况下会丢失存储的数据的易失性存储器单元，或者可以是在没有电源的情况下会保留存储的数据的非易失性存储器单元。下面，存储器单元阵列160e被描述为包括多个非易失性存储器单元；然而，本发明构思不限于此。下面将参照图3和图4给出对存储器单元阵列的详细描述。
行解码器170a和列解码器180a可以均基于从地址寄存器132a接收的地址ADDR选择多条信号线中的至少一条。例如，行解码器170a可以响应于包括在地址ADDR中的行地址来选择多条字线中的至少一条，列解码器180a可以响应于包括在地址ADDR中的列地址来选择多条位线中的至少一条。读/写电路190a可以通过多条位线连接到存储器单元阵列160a，并且可以控制将从数据寄存器133a接收的数据DATA写入存储器单元的操作或者读取存储在存储器单元中的数据DATA的操作。
标识符存贮器140a可以存储存储器装置110a的唯一标识符ID_REF。唯一标识符ID_REF是被存储器控制器使用的用于访问存储器100a装置的值，存储器控制器连接到存储器装置100a。包括在多个存储器装置中的每个中的标识符存贮器可以具有彼此不同的唯一标识符，所述多个存储器装置共享I/O总线200a和传输控制信号的多条信号线。存储器控制器可以通过经由I/O总线200a发送与存储器装置100a的唯一标识符ID_REF相同的标识符来访问存储器装置100a。
根据本发明构思的示例性实施例，唯一标识符ID_REF可以在存储器装置100a的外部设置，例如，由存储器控制器设置或在制造存储器装置100a的工艺期间设置。例如，存储器装置100a的控制逻辑单元120a可以从存储器控制器接收可以满足与第一条件至第四条件不同的第五条件的控制信号CE#和CTRLa。在这种情况下，控制逻辑单元120a可以将与通过I/O总线200a接收的输入信号对应的值写入标识符存贮器140a中。此外，标识符存贮器140a可被编程，使得其可以在制造存储器装置100a的工艺期间产生唯一标识符ID_REF。在前一种情况中，当向包括存储器装置100a的系统供电时，存储器控制器可以通过发送满足第五条件的控制信号CE#和CTRLa并且通过I/O总线200a发送与唯一标识符ID_REF相同的标识符来执行将所述唯一标识符ID_REF写入标识符存贮器140a中的操作。
标识符比较器150a可以将由标识符寄存器134a提供的标识符ID_IN与由标识符存贮器140a提供的唯一标识符ID_REF进行比较，并且可以基于比较结果产生比较信号CMP。在图2中，标识符比较器150a被示出为布置在控制逻辑单元120a的外部；然而，根据本发明构思的示例性实施例，标识符比较器150a可被包括在控制逻辑单元120a中。
如图2中所示，控制逻辑单元120a可以从标识符比较器150a接收比较信号CMP，并且可以基于比较信号CMP设置存储器装置100a的模式。例如，当基于比较信号CMP确定所接收的标识符ID_IN与唯一标识符ID_REF不相同时，控制逻辑单元120a可以将存储器装置100a置于待机模式，换言之，进入待机模式。此外，当基于比较信号CMP确定所接收的标识符ID_IN与唯一的标识符ID_REF相同时，控制逻辑单元120a可以将存储器装置100a从待机模式释放，换言之，结束待机模式。此外，根据本发明构思的示例性实施例，当芯片使能CE#保持在无效状态时，换言之，处于高电平时，控制逻辑单元120a可以进入待机模式，当芯片使能CE#保持在有效状态时，换言之，处于低电平时，控制逻辑单元120a可以结束待机模式。
存储器装置100a可以保持待机模式的操作状态，直到待机模式被释放。换言之，存储器装置100a可以根据从存储器控制器接收的信号的序列来操作。当存储器装置100a在序列完成之前进入待机模式时，存储器装置100a可以保持序列的当前操作状态，当待机模式被释放时，存储器装置100a可以通过接收序列中剩余的信号完成与序列对应的操作。当存储器控制器控制多个存储器装置时，由于待机模式，存储器装置的操作可被交错；因此，存储器控制器可以更有效地控制存储器装置，因此可以减少来自主机的请求响应时间。
控制逻辑单元120a可以通过控制包括在存储器装置100a中的组件来设置或释放待机模式。例如，在待机模式中，控制逻辑单元120a可以控制多个寄存器131a至134a，使得即使当控制信号CE#和CTRLa满足第一条件至第三条件时，通过I/O总线200a接收的输入信号IN_SIG也不被锁存。此外，当存储器装置100a从读取模式进入待机模式时，读取模式可被暂停，控制逻辑单元120a可以随后响应于满足第四条件的控制信号CE#和CTRLa以及接收的与唯一标识符ID_REF相同的标识符ID_IN来恢复读取模式。
图3是根据本发明构思的示例性实施例的包括在存储器装置100a中的存储器单元阵列160a的示例160_1的电路图。如图3中所示，存储器单元阵列160_1可以包括平面NAND闪存单元；然而，本发明构思不限于此。根据本发明构思的示例性实施例，存储器单元可以包括诸如电阻随机存取存储器(RRAM)的电阻存储器单元、相变RAM(PRAM)和磁性RAM(MRAM)。参照图3，存储器单元阵列160_1可以包括多个晶体管，多条位线BL1至BLn、多条字线WL1至WL8和选择线SSL，GSL可被布置在存储器单元阵列160_1中。
存储器单元阵列160_1可以包括多个串或NAND串NS1至NSn，多个串或NAND串NS1至NSn中的每个可以包括串联连接的多个存储器单元MC1至MC8。存储器单元MC1至MC8中的每个可以具有与存储的数据对应的状态，例如，阈值电压。根据本发明构思的示例性实施例，包括在存储器单元阵列160_1中的存储器单元中的每个可以是用于存储2位数据的多层单元或者用于存储3位数据的三层单元。此外，根据本发明构思的示例性实施例，存储器单元可以存储4位或更多数据，或者可以是用于存储1位数据的单层单元(SLC)。
串NS1至NSn中的每个可以不仅包括存储器单元MC1至MC8，还包括多个额外的晶体管SST和GST，多个额外的晶体管SST和GST支持将数据写入存储器单元MC1至MC8中的至少一个中或者从存储器单元MC1至MC8中的至少一个中读取数据的操作。例如，串NS2可以包括：串选择晶体管SST，分别连接到位线BL2和在存储器单元MC1至MC8的一端布置的存储器单元MC8；地选择晶体管GST，连接到源极线SL和在存储器单元MC1至MC8的另一端布置的存储器单元MC1。根据本发明构思的示例性实施例，在图2中的包括在存储器单元阵列160a的串中的串选择晶体管、存储器单元和地选择晶体管的数目可以不同于在图3中的包括在存储器单元阵列160_1的串中的串选择晶体管、存储器单元和地选择晶体管的数目。
存储器单元MC1至MC8的中每个栅极可以连接到多条字线WL1至WL8，串选择晶体管SST的栅极可以连接到串选择线SSL，地选择晶体管GST的栅极可以连接到地选择线GSL。包括在多个串NS1至NSn中的串选择晶体管SST、存储器单元MC1至MC8和地选择晶体管GST可分别通过施加到串选择线SSL、字线WL1至WL8和地选择线GSL的信号(例如，通过图2中的行解码器170a)来被控制。
图4是根据本发明构思的示例性实施例的包括在存储器装置100a中的存储器单元阵列160a的示例160_2的电路图。如图4中所示，存储器单元阵列160_2可以是三维(3D)存储器阵列。3D存储器阵列可以单片地形成在存储器单元的阵列的一个或更多个物理层级中，所述存储器单元具有设置在硅基底上方的有源区域和与存储器单元的操作相关的电路。相关电路可以在基底上或在基底内。术语“单片地”可以表示存储器单元阵列160_2的每个层级的层直接沉积在存储器单元阵列160_2的每个下层层级的层上。
通过引用全部包含于此的下面的专利文件描述了3D存储器阵列的构造，其中3D存储阵列被构造为具有层级之间共享的字线和/或位线的多个层级：美国专利号：7,679,133；8,553,466；8,654,587；8,559,235；美国专利公开号：2011/0233648。
根据本发明构思的示例性实施例，3D存储器阵列可以包括在垂直方向上布置的垂直NAND串，使得单元晶体管中的至少一个可以位于其它单元晶体管上，并且单元晶体管中的所述至少一个可以包括电荷捕获层。换言之，在3D垂直结构中，多个单元晶体管可以包括垂直NAND(VNAND)闪存单元。
参照图4，存储器单元阵列160_2可以包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、地选择线GSL、多条串选择线SSL1至SSL3和共源线CSL。可以根据本发明构思的示例性实施例对NAND串的数目、字线的数目、位线的数目、地选择线的数目和串选择线的数目进行各种改变。
NAND串NS11、NS21、NS31可以布置在第一位线BL1与共源线CSL之间，NAND串NS12、NS22、NS32可以布置在第二位线BL2与共源线CSL之间，NAND串NS13、NS23、NS33可以布置在第三位线BL3与共源线CSL之间。NAND串中的每个(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。下面，为方便起见，NAND串可被称为串。
共同连接到一条位线的串可以形成一列。例如，共同连接到第一位线BL1的串NS11、NS21、NS31可以对应于第一列，共同连接到第二位线BL2的串NS12、NS22、NS32可以对应于第二列，共同连接到第三位线BL3的串NS13、NS23、NS33可以对应于第三列。
连接到一条串选择线的串可以形成行。例如，连接到第一串选择线SSL1的串NS11、NS12、NS13可以对应于第一行，连接到第二串选择线SSL2的串NS21、NS22、NS23可以对应于第二行，连接到第三串选择线SSL3的串NS31、NS32、NS33可以对应于第三行。
多个存储器单元MC1至MC8中的每个可以连接到对应的字线WL1至WL8。串选择晶体管SST可以连接到串选择线SSL1至SSL3，地选择晶体管GST可以连接到地选择线GSL。此外，串选择晶体管SST可以连接到对应的位线BL，地选择晶体管GST可以连接到共源线CSL。
位于同一层级的字线(例如，WL1)可以共同连接到彼此，串选择线SSL1至SSL3可以彼此间隔开。连接到多条串选择线SSL1至SSL3中的同一条串选择线的多个NAND串或多个存储器单元可被称为面。例如，连接到第一串选择线SSL1的NAND串NS11、NS12、NS13可被称为一个面。
可以通过选择多条串选择线SSL1至SSL3中的一条和多条字线WL1至WL8中的一条来选择将被编程的存储器单元。例如，当选择第一串选择线SSL1并且向第一字线WL1施加编程电压时，可以对包括在第一行的NAND串NS11、NS12、NS13中且连接到第一字线WL1的存储器单元进行编程。
图5是示出根据本发明构思的示例性实施例的用于锁存命令、地址和数据的控制信号的条件的表。具体地，图5示出了控制信号中的每个可能需要满足于锁存命令、地址和数据的第一条件至第三条件。下面，参照图2描述图5。
参照图5，当芯片使能CE#处于高电平时，换言之，当芯片使能CE#处于无效状态时，存储器装置100a可以保持待机状态而与其它控制信号的状态无关。第一条件至第三条件可以是当芯片使能CE#具有低电平时的条件。
锁存命令CMD的第一条件可以这样的条件：命令锁存使能CLE处于高电平，地址锁存使能ALE处于低电平，并且当读取使能RE#处于高电平时，写入使能WE#从低电平向高电平改变(换言之，处于写入使能WE#的上升沿)。此外，锁存地址ADDR的第二条件可以是这样的条件：地址锁存使能ALE处于高电平，命令锁存使能CLE处于低电平，并且当读取使能RE#处于高电平时，写入使能WE#从低电平向高电平改变(换言之，写入使能WE#的上升沿)。此外，锁存数据DATA的第三条件可以这样的条件：命令锁存使能CLE和地址锁存使能ALE分别处于低电平，并且当读取使能RE#处于高电平，写入使能WE#从低电平向高电平改变(换言之，处于写入使能WE#的上升沿)。
根据本发明构思的示例性实施例，因为当控制信号满足与第一条件至第三条件不同的第四条件时标识符被锁存，所以当锁存标识符时，存储器装置100的操作可以不受影响。换言之，如下面将要描述的，当标识符的锁存条件是第一条件或第二条件时，控制逻辑单元120a可以执行诸如命令解码或地址解码的操作，以终止在存储器装置100a中进行的操作，因此，可以不继续终止了的操作。另一方面，与第一条件至第三条件不同的第四条件可以将存储器装置100a置于待机模式或者使存储器装置100a脱离待机模式，并使终止了的操作能够恢复，使得在存储器装置100a中进行的操作可以不受影响。下面，第一条件至第三条件可以与参照图5描述的条件相同；然而，根据本发明构思的示例性实施例，第一条件至第三条件可以与图5示出的条件不同。
图6和图7是示出根据本发明构思的示例性实施例的用于确认图2的存储器装置100a中的标识符的控制信号的条件的示例的图。下面，参照图2描述图6和图7的示例。在图6和图7的示例中，假设I/O总线200a包括八条线，由存储器控制器发送的标识符为“01h”。如前所述，当控制信号满足与用于锁存其它输入信号(诸如命令、地址和数据)的条件不同的条件(例如，第四条件)时，标识符可被锁存。
参照图6，根据本发明构思的示例性实施例，当芯片使能CE#、地址锁存使能ALE和命令锁存使能CLE处于有效状态时，当写入使能WE#满足正在从有效状态改变为无效状态的条件时，标识符ID可被锁存。换言之，参照图6，在时刻t1，当芯片使能CE#处于低电平，命令锁存使能CLE和地址锁存使能ALE处于高电平时，“01h”可被确定为标识符并且当写入使能WE#从低电平向高电平改变(换言之，处于写入使能WE#的上升沿)时立刻被锁存到标识符寄存器134a。如图6中所示，用于控制信号锁存标识符“01h”的第四条件可以与图5中的第一条件至第三条件不同。
根据本发明构思的示例性实施例，存储器装置100a的控制逻辑单元120a可以基于连续满足第四条件的控制信号的序列来锁存标识符。例如，如图6所示，控制逻辑单元120a可以基于连续两次满足第四条件的控制信号序列来锁存标识符。换言之，在时刻t2，控制逻辑单元120a可以控制作为标识符的头(header)的“E1h”的锁存，并且在时刻t3，控制逻辑单元120a可以控制标识符“01h”的锁存。存储器装置100a可以顺序地锁存“E1h”和“01h”并且将标识符“01h”与ID_REF进行比较。
读取使能RE#在图6的t1、t2和t3处被表示为“无需关注”；然而，本发明构思的示例性实施例不限于此。换言之，第四条件可以取决于读取使能RE#的状态。例如，第四条件还可以包括读取使能RE#处于高电平的条件或者读取使能RE#处于低电平的条件。
参照图7，根据本发明构思的示例性实施例，当在芯片使能CE#、读取使能RE#处于有效状态且地址锁存使能ALE处于无效状态时，当写入使能WE#满足正在从有效状态改变为无效状态的条件时，标识符ID可被锁存。换言之，参照图7，在时刻t1，当芯片使能CE#和读取使能RE#以及地址锁存使能ALE处于低电平时，“01h”可被确定为标识符并且当写入使能WE#从低电平向高电平改变(换言之，处于写入使能WE#的上升沿)时立刻被锁存到标识符寄存器134a。如图7中所示，用于锁存标识符“01h”的第四条件可以与图5中的第一条件至第三条件不同。
与之前参照图6描述的类似，控制逻辑单元120a可以基于连续两次满足第四条件的控制信号的序列来锁存标识符。换言之，在t2，控制逻辑单元120a可以控制作为标识符的头的“E1h”的锁存，并且在时刻t3可以控制标识符“01h”的锁存。存储器装置100a可以顺序地锁存“E1h”和“01h”并且将标识符“01h”与ID_REF进行比较。
命令锁存使能CLE在图7中的t1、t2和t3处被表示为“无需关注”；然而，本发明构思的示例性实施例不限于此。换言之，第四条件可以取决于命令锁存使能CLE的状态。例如，第四条件还可以包括命令锁存使能处于高电平的条件或者命令锁存使能处于低电平的条件。
图8是根据本发明构思的示例性实施例的图1的存储器装置100的示例100b的框图。具体而言，与图2的存储器装置100a相比，图8中的示例中的控制信号还可以包括额外的控制信号，换言之，标识符ID锁存使能ILE，并且存储器装置100b的唯一标识符ID_REF可以从存储器装置100b的外部提供。参照图8，存储器装置100b可以包括I/O控制单元110b、控制逻辑单元120b、命令寄存器131b、地址寄存器132b、数据寄存器133b、标识符寄存器134b、标识符存储器140b、标识符比较器150b、存储器单元阵列160b、行解码器170b、列解码器180b和读/写电路190b。此外，存储器装置100b可以包括图8中未示出的组件。下面，可以省略存储装置100b的与包括在图2的存储装置100a中的组件相同或相似的组件的描述。
参照图8，本示例性实施例中的控制信号可以包括芯片使能CE#和第二控制信号CTRLb，第二控制信号CTRLb可以包括命令锁存使能CLE、地址锁存使能ALE、标识符锁存使能ILE、写入使能WE#和读取使能RE#。换言之，与图2中的控制逻辑单元120a相比，控制逻辑单元120b还可以接收标识符锁存使能ILE。
如下面参照图9描述的，表示通过I/O总线200b接收的输入信号IN_SIG为标识符的第四条件可以通过标识符锁存使能ILE的状态来确定。与存储器装置100b类似的多个存储器装置可以共享标识符锁存使能ILE的信号线，存储器控制器可以通过向标识符锁存使能ILE的信号线发送信号来告知多个存储器装置中的每个I/O总线200b的输入信号IN_SIG为标识符的事实。因此，多个存储器装置中的每个可以将从I/O总线200b接收的输入信号IN_SIG确定为标识符并且将标识符与其自身的唯一标识符ID_REF进行比较。
参照图8，存储器装置100b的唯一标识符ID_REF可以从存储器装置100b的外部提供。例如，存储器装置100b可以是通过半导体制造工艺制造的多个存储芯片中的一个，并且可以封装多个存储芯片以形成一个半导体存储封装件。存储芯片可以放置在板上并且可以分别具有至少一个引脚以接收唯一标识符ID_REF。根据存储器芯片的位置对于将要施加到存储器芯片的引脚的不同信号(例如，电压)，板可被图案化，并且因此，存储芯片中的每个可以接收彼此不同的唯一标识符。
根据本发明构思的示例性实施例，图2的存储器装置100a的组件和图8的存储器装置100b的组件可以彼此结合。换言之，图2的存储器装置100a可以与图8的存储器装置100b类似地从存储器装置100a的外部接收唯一标识符ID_REF，图8的存储器装置100b可以包括图2的存储器装置100a的标识符存贮器140a。
图9是示出根据本发明构思的示例性实施例的用于确认图8的存储器装置100b中的标识符的控制信号的条件的示例的图。下面，参照图8描述图9中的示例。在图9中，假设I/O总线200b包括八条线，由存储器控制器发送的标识符为“01h”。这与参照图6所描述的类似。如前所述，当控制信号满足与用于锁存其它输入信号(诸如命令、地址和数据)的条件不同的条件(例如，第四条件)时，标识符可被锁存。
参照图9，根据本发明构思的示例性实施例，当芯片使能CE#和标识符锁存使能ILE处于有效状态时，当写入使能WE#满足正在从有效状态改变为无效状态的条件时，标识符ID可被锁存。换言之，参照图9，在t1，当芯片使能CE#处于低电平且标识符锁存使能ILE处于高电平时，“01h”可被确定为标识符，并且当写入使能WE#从低电平向高电平改变(换言之，位于写入使能WE#的上升沿)时立刻被锁存到标识符寄存器134b。如图9中所示，用于控制信号锁存标识符“01h”的第四条件可以与图5中的第一条件至第三条件不同。
根据本发明构思的示例性实施例，存储器装置100b的控制逻辑单元120b可以基于连续满足第四条件的控制信号的序列来锁存标识符。例如，如图9中所示，控制逻辑单元120b可以基于连续两次满足第四条件的控制信号的序列来锁存标识符。换言之，在t2，控制逻辑单元120b可以控制作为标识符的头的“E1h”的锁存，并且在t3可以控制标识符“01h”的锁存。存储器装置100b可以顺序地锁存“E1h”和“01h”，并且将标识符“01h”与ID_REF进行比较。
命令锁存使能CLE、地址锁存使能ALE和读取使能RE#在图9中的t1、t2和t3处分别被表示为“无需关注”；然而，本发明构思的示例性实施例不限于此。换言之，第四条件可以取决于命令锁存使能CLE、地址锁存使能ALE和读取使能RE#中的至少一个的状态。例如，第四条件还可以包括当命令锁存使能CLE和地址锁存使能ALE处于无效状态时的条件。
图10是示出根据本发明构思的示例性实施例的包括多个存储器装置的存储器系统的图。存储器系统1000可以共享I/O总线200和多条信号线，控制信号CTRL通过多条信号线移动。信号通过其移动以访问第一存储器装置1101和第二存储器装置1102的信号线可被称为信道，信道可以包括I/O总线200和多条信号线，控制信号CTRL通过多条信号线移动。在图10中，第一存储器装置1101和第二存储器装置1102可以连接到同一信道。
包括在存储器系统1000中的多个存储器装置1101和1102可以由存储器控制器400来控制。如图10中所示，存储器控制器400可以通过I/O总线200和多条信号线连接到多个存储器装置1101和1102，通过I/O总线200发送输入信号IN_SIG并且通过多条信号线发送控制信号CTRL。
如前所述，存储器控制器400可以通过经由信道发送控制信号和满足第四条件的标识符来独立地访问连接到同一信道的存储器装置1102和1102中的每个。此外，存储器装置1101和1102可以简化存储器控制器400与存储器装置1101和1102之间的互连。例如，互连可以为信道，简化可以来自共享芯片使能CE#。
在图10中，存储器系统1000被示出为包括多个存储器装置1101和1102，存储器控制器400被示出为位于存储器系统1000的外部；然而，存储器系统1000可以包括存储器控制器400。例如，存储器系统1000可以是与主机通信的诸如存储器卡和固态驱动器(SSD)的存贮器，并且包括存储器控制器400以及共享I/O总线200和信号线的存储器装置。
图11A和图11B是示出存储器控制器与存储器装置之间的信号的操作的图。具体地，图11A描述了多个存储器装置的操作的交错。图11A还示出了在示例中存储器控制器与存储器装置之间的信号的操作，在示例中，存储器装置可以独立地从存储器控制器接收芯片使能，换言之，存储器装置不共享芯片使能。此外，图11B示出了在示例中存储器控制器与存储器装置之间的信号的操作，在示例中，存储器装置可以共享芯片使能但通过使用第一条件至第三条件中的至少一个确认存储器装置的标识符。在图11A和图11B中，“MODE1”表示第一存储器装置的操作模式，“LATCH1”表示锁存在第一存储器装置中的输入信号，“READY/BUSY1”表示第一存储器装置对于存储器控制器的响应状态。类似地，“MODE2”、“LATCH2”和“READY/BUSY2”表示第二存储器装置的对应的信息。此外，“01h”和“02h”可以分别对应于第一存储器装置和第二存储器装置的唯一标识符。
如图11A所示，第一存储器装置可以接收第一芯片使能CE#1，第二存储器装置可以接收第二芯片使能CE#2。因此，第一存储器装置和第二存储器装置可独立地被控制，对于第一存储器装置和第二存储器装置的操作可以交错。
参照图11A，在P1a区间内，存储器控制器可以发送满足第一条件的控制信号CE#1和CTRLa以及用于页读取操作的命令“00h”。所述命令之后，存储器控制器可以发送满足第二条件的控制信号CE#1和CTRLa的序列以及地址A11至A13。第一存储器装置可以根据第一芯片使能CE#1处于有效状态来锁存命令“00h”和地址A11至A13。另一方面，第二存储器装置可以根据第二芯片使能CE#2处于无效状态而忽略命令“00h”和地址A11至A13。
在P2a区间内，存储器控制器可以为了第二存储器装置的页读取操作而将第一芯片使能CE#1改变为无效状态，并将第二芯片使能CE#2改变为有效状态。例如，存储器控制器可以从主机接收高优先级的读取请求，当与所接收的读取请求对应的数据存储在第二存储器装置中时，存储器控制器可以终止对第一存储器装置的读取操作并对第二存储器装置的读取操作进行初始化。
在P3a区间内，存储器控制器可以执行对第二存储器装置的页读取操作。因为已经在P3a区间内完成了用于第二存储器装置的页读取操作的命令和地址A21-A25的发送，所以在完成如图11A中示出的P3a区间之后，第二存储器装置可以进入可以执行与所接收的命令和地址对应的操作的“繁忙”状态。
在P4a区间内，存储器控制器可以为了恢复第一存储器装置的页读取操作而将第一芯片使能CE#1改变为有效状态，将第二芯片使能CE#2改变为无效状态。
在P5a区间内，存储器控制器可以完成用于第一存储器装置的页读取操作的地址A14和A15以及命令的发送。因为完成了用于第一存储器装置的页读取操作的命令和地址的发送，所以在P6a区间内，第一存储器装置可以正常地进入执行与所接收的命令和地址对应的操作的“繁忙”状态。换言之，即使在第一存储器装置的页读取操作已经完成之前已经执行了第二存储器装置的页读取操作，第一存储器装置也可以通过执行对于其页读取操作的剩余操作来正常地完成页读取操作。
如图11B中所示，第一存储器装置和第二存储器装置可以共享芯片使能CE#。换言之，第一存储器装置和第二存储器装置可以从存储器控制器接收同一芯片使能CE#。此外，当控制信号CTRLa连续两次或更多次地满足第一条件和第二条件时，第一存储器装置和第二存储器装置可以锁存标识符。此后可以省略与图11A示出的示例类似的内容的描述。
参照图11B，在P2b区间内，存储器控制器可以发送满足第一条件的控制信号CE#和CTRLa以及用于第二存储器装置的页读取操作的命令“E1h”。命令“E1h”可以告知随后的地址可以是存储器装置的标识符。在所述命令之后，存储器控制器可以发送满足第二条件的控制信号CE#和CTRLa以及标识符“02h”。在这时，第一存储器装置可以根据满足第一条件的控制信号CE#和CTRLa来执行命令解码操作，并且可以根据满足第二条件的控制信号CE#和CTRLa来执行地址解码操作。结果，会终止在P1b区间中执行的页读取操作，第一存储器装置会进入可以从存储器控制器接收新命令的默认模式。
在P4b区间内，存储器控制器可以发送满足第一条件的控制信号CE#和CTRLa以及命令“E1h”，以恢复第一存储器装置的页读取操作。命令“E1h”可以表明下个地址可以是存储器装置的标识符。在所述命令之后，存储器控制器可以发送满足第二条件的控制信号CE#和CTRLa以及标识符“01h”。
在P5b区间内，存储器控制器可以发送在P1b区间内尚未发送的诸如A14和A15的地址，以完成第一存储器装置的页读取操作。然而，由于第一存储器装置会处于可以锁存新命令的默认模式，诸如A14和A15的地址不会被锁存。相反，命令“30h”会被锁存并解码，但是因为命令“30h”会被确认为页面读取操作的终止命令，所以会被忽略。因此，第一存储器装置的页读取操作可能不会正常终止。换言之，第一存储器装置的状态可能不会被改变为“繁忙”状态，而是会被保持在“就绪”状态。
图12是示出根据本发明构思的示例性实施例的存储器控制器与存储器装置之间的信号的操作的图。具体地，图12是示出包括在图10的存储器系统1000中的第一存储器装置1101和第二存储器装置1102与存储器控制器400之间的信号操作的图。如上所述，第一存储器装置1101和第二存储器装置1102可以共享I/O总线200和多条信号线，包括芯片使能的控制信号可以通过多条信号线移动。下面，可以省略与图11A和图11B中示出的示例类似的内容的描述。
参照图12，在P12区间内，存储器控制器400可以发送满足第四条件的控制信号CE#和CTRLa以及用于第二存储器装置1102的页读取操作的头“E1h”。头“E1h”可以表明下个输入信号可以是存储器装置的标识符。接着头，存储器控制器400可以发送满足第四条件的控制信号CE#和CTRLa以及标识符“02h”。在这时，第一存储器装置1101可以基于满足第四条件的控制信号CE#和CTRLa锁存标识符“02h”，因为标识符“02h”与其自身的唯一标识符“01h”不同，所以第一存储器装置1101可以暂停页读取操作并进入待机模式。此外，第二存储器装置1102可以基于满足第四条件的控制信号CE#和CTRLa锁存标识符“02h”，因为标识符“02h”与其自身的唯一标识符“02h”相同，所以第二存储器装置1102可以开始页读取操作。
在P14区间内，存储器控制器400可以发送满足第四条件的控制信号CE#和CTRLa以及头“E1h”，以恢复第一存储器装置1101的页读取操作，接着头，可以发送满足第四条件的控制信号CE#和CTRLa以及标识符“01h”。在这时，第二存储器装置1102可以暂停页读取操作并进入待机模式，第一存储器装置1101可以结束其待机模式并恢复其读取操作。
在P15区间内，存储器控制器400可以完成用于第一存储器装置1101的页读取操作的地址A14和A15以及命令的发送。当对于第一存储器装置1101的页读取操作完成了命令和地址的传输，在P16区间内，第一存储器装置1101可以正常地进入可以执行与所接收的命令和地址一致的操作的“繁忙”状态。因此，不仅可以简化信道，而且同时可以正常地交错第一存储器装置1101和第二存储器装置1102的同时操作。
图13是示出根据本发明构思的示例性实施例的图10中的存储器控制器400的操作方法的流程图。具体地，图13是示出在第一存储器装置1101和第二存储器装置1102的操作的交错过程中存储器控制器400的操作方法的流程图。下面，参照图10描述图13，将用读取操作作为示例来描述第一存储器装置1101和第二存储器装置1102的操作。
在操作S11中，存储器控制器400可以控制第一存储器装置1101的操作。例如，存储器控制器400可以发送读取命令和地址，以读取存储在第一存储器装置1101中的数据。
在操作S12中，存储器控制器400可以接收访问第二存储器装置1102的请求。例如，存储器控制器400可以从主机接收与第二存储器装置1102有关的数据的请求(例如，读取请求)，与第二存储器装置1102的请求相关的操作可以具有比第一存储器装置1101的操作更高的优先级。
在操作S13中，存储器控制器400可以暂停第一存储器装置1101的读取，并设置对第二存储器装置1102的访问。例如，存储器控制器400可以发送满足第四条件的控制信号和第二存储器装置1102的唯一标识符。因此，第一存储器装置1101可以暂停其读取操作并保持处于暂停状态。
在操作S14中，存储器控制器400可以控制第二存储器装置1102的操作。例如，存储器控制器400可以发送读取命令和地址，以读取存储在第二存储器装置1102中的数据。
在操作S15中，存储器控制器400可以暂停第二存储器装置1102的读取操作，并设置对第一存储器装置1101的访问。例如，存储器控制器400可以发送满足第四条件的控制信号和第一存储器装置1101的唯一标识符。因此，第二存储器装置1102可以暂停读取操作并进入暂停状态。
在操作S16中，存储器控制器400可以恢复第一存储器装置1101的操作控制。换言之，存储器控制器400可以从读取操作在S13处已经被暂停的状态恢复第一存储器装置1101的读取操作，从而可以执行读取操作的剩余操作。
图14A和图14B是示出根据本发明构思的示例性实施例的图10中的存储器控制器400访问第一存储器装置1101和第二存储器装置1102的操作的图。具体地，图14A示出了存储器控制器400可以如图11B所示的利用第一条件和第二条件来发送存储器装置的标识符的示例；图14B示出了存储器控制器400可以如图12所示的利用第四条件来发送存储器装置的标识符的示例。虽然没有示出，但是图14A和图14B中的多个操作OP11至OP15以及操作OP21至OP25中的每个可以根据从存储器控制器400接收的信号来启动。下面，满足特定条件的控制信号的传输可以被称为特定条件的传输。
参照图14A，发送用于访问第一存储器装置1101的第一条件C1和“E1h”，随后可以发送第二条件C2和“01h”。在完成第一存储器装置1101的操作OP11至OP13之后，可以发送用于访问第二存储器装置1102的第一条件C1和“E1h”，随后可以发送第二条件C2和“02h”。如上所述，第一存储器装置1101会解码“E1h”并将“02h”锁存至地址寄存器，因此，会丢失关于先前执行的操作OP11至OP13的信息。
在完成第二存储器装置1102的操作OP21至OP25之后，发送用于访问第一存储器装置1101的第一条件C1和“E1h”，随后可以发送第二条件C2和“01h”。因为已经丢失了关于先前执行的操作OP11至OP13的信息，所以会恢复操作OP11至OP13并且可以执行另外的操作OP14和OP15。
参照图14B，发送用于访问第一存储器装置1101的第四条件C4和“E1h”，随后可以发送第四条件C4和“01h”。在完成第一存储器装置1101的操作OP11至OP13之后，可以发送用于访问第二存储器装置1102的第四条件C4和“E1h”，随后可以发送第四条件C4和“02h”。如上所述，第一存储器装置1101可以响应于第四条件C4来锁存标识符并将标识符与其唯一标识符进行比较，因此，先前执行的操作OP11至OP13可以免于重复诸如锁存标识符和标识符的比较的操作。因此，第一存储器装置1101可以保持处于完成了操作OP11至OP13的状态。
在完成了第二存储器装置1102的操作OP21至OP25之后，可以发送用于访问第一存储器装置1101的第四条件C4和“E1h”，随后可以发送第四条件C4和“01h”。由于第一存储器装置1101可以保持处于已经完成了先前执行的操作OP11至OP13的状态，所以可以执行另外的操作OP14和OP15。因此，与图14A的示例中的情况相比，在图14B的示例中可以减少对于第一存储器装置1101的操作OP11至OP15和第二存储器装置1102的操作OP21至OP25的完成时间。
图15是示出应用于存储器卡系统3000的包括根据本发明构思的示例性实施例的存储器装置的存储器系统的框图。参照图15，存储器卡系统3000可以包括主机3200和存储器卡3100。
主机3200可以包括主机存储器控制器(主机控制器)3210和主机连接器3220。存储器卡3100可以包括卡连接器3130、卡存储器控制器(卡控制器)3120和存储器系统(存储器)3110。包括在存储器卡3100中的存储器系统3110可以共享连接到卡存储器控制器3120的信道，或者可以通过利用图1至图4中示出的示例性实施例来实现。根据当前的示例性实施例，可以简化卡存储器控制器3120与存储器系统3110之间的信道，同时，可以交错存储器系统3110中的每个的操作。因此，可以减少存储器卡3100对来自主机3200的请求的响应时间。
主机3200可以将数据存储在存储器卡3100中或读取存储于存储器卡3100中的数据。主机存储器控制器3210可以将请求通过主机连接器3220发送到存储器卡3100，所述请求例如命令CMD、在主机3200中的时钟发生器中产生的时钟信号CLK以及数据DATA。
响应于通过卡连接器3130接收的命令，卡存储器控制器3120可将数据与时钟发生器中产生的时钟信号CLK同步地存储在卡存储器控制器3120中。存储器系统3110可以存储从主机3200发送的数据。
存储器卡3100可以通过快闪存储卡(CFC)、微型驱动器、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒或通用串行总线(USB)闪存驱动器等来实现。
图16是示出根据本发明构思的示例性实施例的包括存储器装置4110的计算系统4000的框图。参照图16，计算系统4000可以包括系统4100、处理器4200、RAM 4300、输入/输出(I/O)装置4400和电源4500。计算系统4000可以与视频卡、声卡、存储器卡、USB装置等通信，或者可以包括能够与其它电子装置通信的端口。计算系统4000可以通过个人计算机或者移动电子装置来实现，移动电子装置诸如笔记本计算机、移动电话、个人数字助理(PDA)和相机。
处理器4200可执行具体运算或作业。根据本发明构思的示例性实施例，处理器4200可以是微处理器或中央处理单元(CPU)。处理器4200可以经由总线4600与I/O装置4400和存储器系统4100进行通信。例如，总线4600可以是地址总线、控制总线或数据总线。处理器4200可以连接到诸如外围组件互连(PCI)的扩展总线。
存储器系统4100可以包括通过利用图1至图14示出的示例性实施例来实现的存储器装置4110。根据这些实施例，可以通过简化存储器控制器4120与存储器装置4110之间连接的信道来简化存储器系统4100的结构。此外，因为存储器控制器4120可以有效地管理存储器装置4110，所以可以减少存储器系统4100对来自处理器4220的请求的响应时间等。
RAM 4300可以存储操作计算系统4000所需的数据。例如，RAM 4300可以通过利用动态随机存取存储器(DRAM)、移动DRAM、静态RAM(SRAM)、PRAM、铁电RAM(FRAM)、RRAM和/或MRAM来实现。
I/O装置4400可包括诸如键盘、键区和鼠标的输入装置以及诸如打印机和显示器的输出装置。电源4500可以提供操作计算系统4000所需的操作电压。
图17是示出根据本发明构思的示例性实施例的包括存储器装置的固态驱动器(SSD)系统5000的框图。参照图17，SSD系统5000可以包括主机5200和SSD 5100。SSD 5100可以通过信号连接器与主机5200交换信号SGL，并且通过电源连接器接收电力供应PWR。SSD5100可以包括SSD存储器控制器(SSD控制器)5140、辅助电源5150和多个存储器装置组5110、5120、和5130。SSD控制器5140可以通过多个信道Ch1至Chn与多个存储器装置组5110、5120和5130进行通信。多个存储器装置组5110、5120和5130中的每个可以包括共享一个信道的多个存储器装置，共享一个信道的存储器装置可以执行如上所述的根据本发明构思的示例性实施例的操作，并且可被SSD控制器5140控制。
虽然已经参照发明构思的示例性实施例具体示出并描述了发明构思，但是将理解的是，在不脱离由权利要求限定的发明构思的精神和范围的情况下，可以对其做出形式和细节上的各种变化。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
输入/输出控制单元，用于通过输入/输出总线接收输入信号；
控制逻辑单元，用于接收控制信号，
其中，当控制信号满足第一条件至第四条件时，控制逻辑单元对在输入信号中的命令、地址、数据和存储器装置标识符进行标识并锁存输入信号，
其中，第四条件与第一条件至第三条件不同。
2.如权利要求1所述的存储器装置，所述存储器装置还包括命令寄存器、地址寄存器、数据寄存器和标识符寄存器，其中，控制逻辑单元控制输入信号向命令寄存器、地址寄存器、数据寄存器和标识符寄存器的锁存。
3.如权利要求1所述的存储器装置，所述存储器装置还包括：
标识符存贮器；
标识符比较器，用于将锁存的存储器装置标识符与存储在标识符存贮器中的标识符进行比较，
其中，控制逻辑单元响应于标识符比较器的输出信号将存储器装置置于待机模式或将存储器装置从待机模式释放。
4.如权利要求3所述的存储器装置，其中，当存储器装置处于待机模式时，当控制信号满足第一条件至第三条件时，存储器装置不锁存输入信号。
5.如权利要求3所述的存储器装置，其中，存储器装置在进入待机模式的时刻暂停第一模式，在退出待机模式的时刻恢复第一模式。
6.如权利要求3所述的存储器装置，其中，当控制信号满足与第一条件至第四条件不同的第五条件时，控制逻辑单元将与输入信号对应的值存储在标识符存贮器中。
7.如权利要求1所述的存储器装置，其中，控制信号包括芯片使能、地址锁存使能、命令锁存使能和写入使能，第四条件是当芯片使能、地址锁存使能和命令锁存使能均处于有效状态时写入使能从有效状态改变为无效状态的条件。
8.如权利要求1所述的存储器装置，其中，控制信号包括芯片使能、地址锁存使能、读取使能和写入使能，第四条件是当芯片使能和读取使能均为有效状态、地址锁存使能处于无效状态时写入使能从有效状态改变为无效状态的条件。
9.如权利要求1所述的存储器装置，其中，控制信号包括芯片使能、标识符锁存使能和写入使能，第四条件是当芯片使能和标识符锁存使能均处于有效状态时写入使能从有效状态改变为无效状态的条件。
10.如权利要求1所述的存储器装置，其中，当控制信号连续两次或更多次满足第四条件且在第一次锁存的输入信号与预定的值相等时，控制逻辑单元将在第二次锁存的输入信号标识为存储器装置的标识符。
11.一种存储器系统，所述存储器系统包括：
第一存储器装置和第二存储器装置，共享输入/输出总线，其中，第一存储器装置和第二存储器装置接收相同的控制信号，第一存储器装置存储第一标识符、第二存储器装置存储第二标识符，第一标识符和第二标识符彼此不同，
其中，第一存储器装置和第二存储器装置中的每个存储器装置通过输入/输出总线接收输入信号，当控制信号满足第一条件至第四条件时，第一存储器装置和第二存储器装置中的每个存储器装置对在输入信号中的命令、地址、数据和存储器装置标识符进行标识并锁存输入信号，
其中，第四条件与第一条件至第三条件不同。
12.如权利要求11所述的存储器系统，其中，第一存储器装置响应于第一标识符与第一存储器装置的标识符的比较而置于待机模式或从待机模式释放，第一存储器装置响应于第二标识符与第一存储器装置的标识符的比较而置于待机模式或从待机模式释放。
13.如权利要求12所述的存储器系统，其中，当第一存储器装置处于待机模式时，当控制信号满足第一条件至第三条件时，第一存储器装置不锁存输入信号，
当第二存储器装置处于待机模式时，当控制信号满足第一条件至第三条件时，第二存储器装置不锁存输入信号。
14.如权利要求12所述的存储器系统，其中，第一存储器装置和第二存储器装置中的每个存储器装置在从第一模式进入待机模式的时刻暂停第一模式，并且在退出待机模式的时刻恢复第一模式。
15.如权利要求11所述的存储器系统，所述存储器系统还包括连接到输入/输出总线的存储器控制器，其中，存储器控制器产生控制信号，并且分别执行访问第一存储器装置的第一操作和访问第二存储器装置的第二操作，
其中，存储器控制器暂停第一操作，通过经由输入/输出总线发送第二标识符并发送满足第四条件的控制信号开始执行第二操作，在完成第二操作之后通过经由输入/输出总线发送第一标识符并且发送满足第四条件的控制信号来恢复第一操作。
16.一种存储器系统，所述存储器系统包括：
控制器，配置为输出控制信号和输入信号；以及
第一存储器装置，配置为从控制器接收控制信号和输入信号并且在与用于锁存命令、地址和数据的控制信号的条件不同的条件下锁存第一装置标识符。
17.如权利要求16所述的存储器系统，其中，控制信号经由信号线提供给第一存储器装置，输入信号经由数据总线提供给第一存储器装置。
18.如权利要求16所述的存储器系统，所述存储器系统还包括第二存储器装置，其中，第一存储器装置和第二存储器装置共享信道。
19.如权利要求18所述的存储器系统，其中，当第一存储器装置接收第二装置标识符时，第一存储器装置的操作被停止，当第一存储器系统再次接收第一装置标识符时，第一存储器装置的操作从其中断的地方接续。
20.如权利要求16所述的存储器系统，其中，第一存储器装置包括垂直NAND闪存单元。
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