CN108108121A - 存储器控制器和控制其操作的方法 - Google Patents

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Abstract

提供一种存储器控制器和控制其操作的方法。一种控制存储器控制器的操作的方法包括，在非易失性存储器装置的读取操作中，存储器控制器对选择的存储器块中的选择的串的选择读取计数进行计数和/或对选择的存储器块中的未选择的串的未选择读取计数进行计数。当选择读取计数和/或未选择读取计数超过读取阈值时，存储器控制器执行选择的存储器块的回收操作。为了通过回收操作将选择的存储器块的数据移动到另一存储器块，存储器控制器可通过使用改变后的页地址将选择的存储器块的数据复制到另一存储器块。

Description

存储器控制器和控制其操作的方法
本申请要求于2016年11月25日提交到韩国知识产权局的第10-2016-0158497号韩国专利申请的优先权，该申请的公开通过引用全部包含于此。
技术领域
本公开涉及一种存储器装置。更具体地讲，本公开涉及一种具有用于控制非易失性存储器装置的读取回收操作的回收控制器的存储器装置和控制该存储器控制器的操作的方法。
背景技术
半导体存储器装置通常被分类为易失性存储器装置(诸如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))和非易失性存储器装置(诸如，电可擦可编程只读取存储器(EEPROM)、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)和闪存)。易失性存储器装置在电源关闭时丢失存储的数据，而非易失性存储器装置即使在电源关闭时也保持存储的数据。具体地说，闪存具有以下优势，诸如，高编程速度、低功耗和大的数据存储。因此，包括闪存的存储器系统被广泛用作数据存储介质。
存储器系统包括用于控制闪存的存储器控制器。存储器控制器可执行用于管理闪存的各种操作。如果存储器控制器能根据闪存的读取干扰减少回收项目的数量，则闪存的寿命可被延长，并且存储器系统的性能可被提高。
发明内容
本公开提供根据非易失性存储器装置的读取干扰的回收控制方法。
本公开提供用于执行所述回收控制方法的存储器控制器。
根据本公开的发明构思的一个方面，一种操作用于控制非易失性存储器装置的存储器控制器的方法可包括：通过存储器控制器，将读取命令和读取地址发送到非易失性存储器装置。所述方法还可包括：根据读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作。所述方法还可包括：对选择的存储器块中的选择的串的选择读取计数进行计数；基于选择读取计数，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。
根据本公开的发明构思的另一方面，一种操作用于控制非易失性存储器装置的存储器控制器的方法可包括：对选择的存储器块中的未选择的串的未选择读取计数进行计数。所述方法还可包括：基于未选择读取计数，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。
根据本公开的发明构思的另一方面，一种操作用于控制非易失性存储器装置的存储器控制器的方法，所述方法包括：通过存储器控制器，将读取命令和读取地址发送到非易失性存储器装置；根据读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作；对选择的存储器块中的选择的串的选择读取计数进行计数；对选择的存储器块中的未选择的串的未选择读取计数进行计数；当选择读取计数和未选择读取计数中的任一个超过读取阈值时，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。
根据本公开的发明构思的另一方面，一种操作用于控制非易失性存储器装置的存储器控制器的方法可包括：通过存储器控制器，将读取命令和读取地址发送到非易失性存储器装置；根据读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作；对选择的存储器块中的选择的串的读取计数进行计数；根据选择的串的读取计数，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作，其中，回收操作为：在与选择的存储器块的选择的串中的选择的字线连接的存储器单元中存储的数据被存储在与另一存储器块的除选择的字线之外的另一字线连接的存储器单元中。
根据本公开的发明构思的另一方面，一种存储器控制器包括：读取控制器和回收控制器。读取控制器可根据发送到非易失性存储器装置的读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作。读取控制器还可对选择的存储器块中的选择的串的选择读取计数进行计数，并对选择的存储器块中的未选择的串的未选择读取计数进行计数。回收控制器可在选择读取计数和未选择读取计数中的任一个超过读取阈值时，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。
附图说明
通过下面结合附图进行的详细描述，本公开的实施例将被更加清楚地理解，其中：
图1是根据本公开的实施例的存储器系统的框图；
图2是示出图1的存储器控制器的框图；
图3是示出图1的非易失性存储器装置的框图；
图4是示出图3的存储器单元阵列的示例的电路图；
图5是示出与图4的存储器块相应的结构的立体图；
图6A和图6B是示出根据本公开的实施例的针对具有一位线/一串结构的块的回收方法的示图；
图7A和图7B是分别示出根据本公开的实施例的共享的位线结构的电路图和表格图；
图8A和图8B是示出图7A的共享的位线结构中的读取干扰现象的示图；
图9A和图9B是示出根据本公开的实施例的用于解释具有共享的位线结构的块的回收控制操作的第一示例的示图；
图10是示出根据本公开的实施例的具有共享的位线结构的块的读取计数表的示例的示图；
图11是示出根据本公开的实施例的基于未选择读取计数的回收操作的控制的示图；
图12和图13是示出根据本公开的实施例的回收控制操作的流程图；
图14A和图14B是示出根据本公开的实施例的回收操作的流程图；
图15是示出根据本发明构思的实施例的应用具有逐步低功率状态的存储器装置的示例移动装置的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的实施例。应理解，在不脱离本公开的发明构思的精神和范围的情况下，本公开的发明构思可以以不同的方式被体现。因此，应理解，下面的实施例仅被提供用于说明，而不是以任何方式被解释为限制本公开的发明构思。首先，下面介绍在此描述的多个概念，作为本公开的构思的介绍。
如这里所述，回收操作是用于回收存储器(诸如，选择的存储器块)的操作。例如，可通过将在选择的存储器块中存储的原始数据复制到另一存储器块来执行回收操作，以便释放(“回收”)选择的存储器块中的存储容量。
同样如这里所述，选择读取计数(selected read count)是选择的存储器块中的选择的串的读取的次数。未选择读取计数(non-selected read count)是选择的存储器块中的未选择的串的未选择的读取的次数。未选择的读取是虽然未选择的串没有被选择用于读取但却对未选择的串执行的读取。
还如这里所述，当在存储器块中对电荷俘获闪存(charge trap flash，CTF)存储器单元执行读取操作时，可能由于诸如沿着单元栅极的方向至支柱(P)的通道的富勒诺得海姆(FN)应力而引起读取干扰。可能由在读取选择的单元的同时施加到未选择的单元的高的读取电压引起读取干扰。因为读取干扰发生在连接到未选择的字线(word line)的单元中而不是发生在连接到选择的字线的单元中，所以可通过未选择的单元的读取的次数来估计单元劣化，或者除了通过对由主机请求的读取请求进行计数之外还可通过对在一个块中执行的读取操作的次数(即，读取计数)进行计数来估计单元劣化。
可选地，同样如这里所述，当即使在FN应力由于未选择的串的通道通过读取电压被浮置并升压而相对减小时执行读取操作时，也可能引起“主”读取干扰。然而，由于升压充电(boosting charge)，热载流子注入(HCI)缺陷可发生在与串边缘或选择的单元邻近的单元中。在未选择的串中，HCI应力可充当主读取干扰。在共享的位线结构中，读取干扰现象在选择的串与未选择的串之间是不同的，因此，可应用于FN应力的回收方法不能同样地应用于选择的串和未选择的串。
图1是根据本公开的实施例的存储器系统100的框图。
参照图1，存储器系统100可包括存储器控制器110和非易失性存储器装置120。存储器系统100可连接到主机(诸如，计算机、笔记本计算机、智能电话、智能平板、智能TV和上网本)，或者可以是主机的组件。可在主机中的一个或多个操作系统下结合一个或多个应用操作来访问存储器系统100。存储器系统100可响应于主机的请求而执行读取/写入操作或其他存储器访问操作。
存储器控制器110可将数据DATA写入到非易失性存储器装置120或读取在非易失性存储器装置120中存储的数据DATA。非易失性存储器装置120可包括非易失性存储器元件，诸如，NAND闪存、NOR闪存、相变随机存取存储器(PRAM)、电阻式RAM(ReRAM)和磁性RAM(MRAM)。在下文中，将在非易失性存储器装置120包括NAND闪存的假设下描述本公开的方明构思。例如，假设非易失性存储器装置120包括电荷俘获闪存(CTF)存储器。
存储器控制器110可将命令CMD、地址ADDR、控制信号CTRL和数据DATA发送到非易失性存储器装置120，以便将数据DATA写入到非易失性存储器装置120。存储器控制器110可将命令CMD、地址ADDR和控制信号CTRL发送到非易失性存储器装置120，以便读取在非易失性存储器装置120中存储的数据DATA。
非易失性存储器装置120可响应于从存储器控制器110接收的信号，执行数据写入操作、数据读取操作和数据擦除操作。非易失性存储器装置120可包括具有按行(字线)和列(位线)排列的存储器单元的存储器单元阵列122。每个存储器单元可存储1位数据(单位(single-bit))或M位数据(多位，其中，M是等于或大于2的整数)。每个存储器单元可被实现为具有电荷存储层(诸如，浮栅或电荷俘获层)的存储器单元、具有可变电阻的存储器单元等。
存储器单元阵列122可具有单层阵列结构(二维(2D)阵列结构)或多层阵列结构(三维(3D)阵列结构)。可在具有形成在基底上或基底内的用于存储器单元的操作的电路的至少一个存储器单元阵列的物理级，在硅基底的有源区中以单片方式形成3D存储器阵列。术语“单片”表示3D存储器阵列的每级的多个层直接堆叠在3D存储器阵列的更低级的多个层上。
在根据本公开的实施例中，3D存储器阵列可包括沿垂直方向布置使得至少一个存储器单元位于另一存储器单元上的NAND串。至少一个存储器单元可包括电荷俘获层。专利号为7,679,133、8,553,466、8,654,587和8,559,235的美国专利以及公开号为2011-0233648的美国专利申请通过引用被完整第包含，并公开了3D存储器阵列的合适的配置，其中，3D存储器阵列包括多个级以及在多个级之间共享的字线和/或位线。此外，公开号为2014-0334232的美国专利申请和专利号为8,488,381的美国专利通过引用被完整地包含。
存储器控制器110可包括：读取控制器111和回收控制器112。读取控制器111可控制非易失性存储器装置120的存储器单元阵列122，以执行读取操作。读取控制器111可将读取命令和读取地址发送到非易失性存储器装置120，并可根据读取命令和读取地址，对与非易失性存储器装置120的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作。读取控制器111可对选择的存储器块中的选择的串的选择读取计数(即，读取的次数)进行计数，或者可对未选择的串的未选择读取计数(即，未选择的读取的次数)进行计数。
每当串在选择的存储器块中被选择时，回收控制器112可更新与选择的串相应的锁存器中的选择的串的选择读取计数。可选地，每当串未被选择时，回收控制器112可更新未选择的串的未选择读取计数。
当选择的存储器块中的各个串的选择读取计数和/或未选择读取计数的最大值超过读取阈值时，回收控制器112可执行选择的存储器块的回收操作。回收控制器112可根据选择的存储器块中的各个串的选择读取计数的分散的程度，通过使用改变后的页地址将在选择的存储器块中存储的原始数据复制到另一存储器块。
图2是图1的存储器控制器110的框图。
参照图2，存储器控制器110可包括：读取控制器111、回收控制器112、中央处理器(CPU)113、RAM 114、ROM 115、纠错码(ECC)引擎116、主机接口117和闪存接口118。
读取控制器111可对在非易失性存储器装置120的读取操作中选择的存储器块中的选择的串的选择读取计数进行计数，并对未选择的串的未选择读取计数进行计数。
当选择的存储器块中的各个串的选择读取计数和未选择读取计数中的任一个读取计数超过读取阈值时，回收控制器112可执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。回收控制器112可在将选择的存储器块的数据复制到另一存储器块时根据引起回收操作的串的选择读取计数的偏差来改变页地址，并通过使用改变后的页地址将数据复制到另一存储器块。
CPU 113可控制存储器控制器110的总体操作。
RAM 114可根据CPU 113的控制来操作，并可被用作存储器控制器110的高速缓存存储器、缓冲存储器和工作存储器等。当RAM 114被用作工作存储器时，由CPU 113处理的数据可被临时存储。当RAM 114被用作缓冲存储器时，将从主机HOST发送到图1的非易失性存储器装置120的数据或将从非易失性存储器装置120发送到主机HOST的数据可被缓冲。当RAM 114被作为高速缓存存储器时，非易失性存储器装置120可高速地操作。
ROM 115可以以固件方式存储操作存储器控制器110所需的各种类型的信息。例如，CPU 113可读取在ROM 115中存储的固件，并驱动读取的固件。
例如，回收控制器112可被实现为固件，可被存储在ROM 115或者非易失性存储器装置120的一部分中，并可由CPU 113驱动。可选地，回收控制器112可被实现为软件层，可被存储在RAM 114中，并可由CPU 113驱动。
ECC引擎116可检测并校正从非易失性存储器装置120读取的数据的错误。例如，ECC引擎116可通过使用奇偶校验来校正错误。ECC引擎116可对通过使用编码调制(诸如，低密度奇偶校验(LDPC)码、BCH码、涡轮码(turbo code)、卷积码等)读取的数据的错误进行校正。
存储器控制器110可通过主机接口117与主机HOST通信。例如，主机接口117可包括各种接口，诸如，通用串行总线(USB)、多媒体卡(MMC)、外围组件互联快速(PCI-E)、先进技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行连接小型计算机系统(SAS)、小型计算机系统接口(SCSI)、嵌入式MMC(eMMC)、加强型小型磁盘接口(ESDI)等。
存储器控制器110可通过闪存接口118与非易失性存储器装置120通信。例如，闪存接口119可被配置为支持NAND闪存、多级闪存和单级闪存。
图3是示出图1的非易失性存储器装置120的框图。
参照图3，非易失性存储器装置120可包括：存储器单元阵列122、地址解码器123、控制逻辑124和输入/输出(I/O)电路125。
存储器单元阵列122可连接到字线WL、串选择线SSL、地选择线GSL和位线BL。存储器单元阵列122可通过字线WL、串选择线SSL和地选择线GSL连接到地址解码器123，并通过位线BL连接到I/O电路125。存储器单元阵列122可包括多个存储器块BLK1至BLKn。
多个存储器块BLK1至BLKn中的每一个存储器块可包括多个存储器单元和多个选择晶体管。存储器单元可连接到字线WL。选择晶体管可连接到串选择线SSL或地选择线GSL。多个存储器块BLK1至BLKn中的每一个存储器块的存储器单元可被形成为存储1位数据的单级单元或存储多位数据的多级单元。多个存储器块BLK1至BLKn中的每一个存储器块的存储器单元可通过沿垂直于基底的方向堆叠来形成3D结构。将参照图4和图5详细描述存储器块的结构。
地址解码器123可对存储器单元阵列122的字线WL执行选择和驱动操作。地址解码器123可从存储器控制器110接收地址ADDR，并对接收的地址ADDR进行解码，并可驱动多个字线WL。
控制逻辑124可从存储器控制器110接收命令CMD和控制信号CTRL，并可响应于接收的信号控制地址解码器123和I/O电路125。例如，控制逻辑124可响应于命令CMD和控制信号CTRL来控制地址解码器123和I/O电路125将数据DATA写入到存储器单元阵列122中。控制逻辑124可响应于命令CMD和控制信号CTRL来控制地址解码器123和I/O电路125输出在存储器单元阵列122中存储的数据DATA。控制逻辑124可响应于命令CMD和控制信号CTRL来控制地址解码器123和I/O电路125擦除存储器单元阵列122的一部分。
控制逻辑124可控制产生操作非易失性存储器装置120所需的各种电压的电压产生器。例如，电压产生器可产生各种电压(诸如，多个选择读取电压、多个未选择读取电压、多个编程电压、多个通过电压和多个擦除电压)，并将产生的电压提供给地址解码器123。
I/O电路125可通过多个位线BL连接到存储器单元阵列122。I/O电路125可控制多个位线BL，使得从存储器控制器110接收的数据DATA被写入到存储器单元阵列122。I/O电路125可控制多个位线BL，使得在存储器单元阵列122中存储的数据DATA被输出。
图4是示出图3的存储器单元阵列122的示例的电路图。参照图3描述的存储器块BLK1至BLKn中的第一存储器块BLK1的一部分被描述，但是第一存储器块BLK1和在此总体描述的存储器块不限于此。其他存储器块BLK2至BLKn可具有与第一存储器块BLK1相同的结构。
第一存储器块BLK1可包括：多个NAND串NS11至NS22、多个字线WL1至WL8、多个位线BL1和BL2、地选择线GSL、串选择线SSL和共源极线CSL。串选择线SSL可被划分为第一串选择线SSL1和第二串选择线SSL2。在这一点上，可根据实施例不同地改变NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。
NAND串NS11和NS21可设置在第一位线BL1与共源极线CSL之间。NAND串NS12和NS22可设置在第二位线BL2与共源极线CSL之间。每一个NAND串(例如，NS11)可包括串联的串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。
共同连接到单个位线的NAND串可构成单列。例如，共同连接到第一位线BL1的NAND串NS11和NS21可对应于第一列。共同连接到第二位线BL2的NAND串NS12和NS22可对应于第二列。
共同连接到单个串选择线的NAND串可构成单行。例如，共同连接到第一串选择线SSL1的NAND串NS11和NS12可对应于第一行。共同连接到第二串选择线SSL2的NAND串NS21和NS22可对应于第二行。
串选择晶体管SST可连接到相应的串选择线SSL1和SSL2。多个存储器单元MC1至MC8可分别连接到相应的字线WL1至WL8。地选择晶体管GST可连接到相应的地选择线GSL，并连接到共源极线CSL。地选择晶体管GST可连接到共源极线CSL。
在本实施例中，具有相同高度的字线(例如，WL1)可彼此共同连接。例如，当对连接到第一字线WL1并包括在NAND串NS11和NS12中的存储器单元进行编程时，可选择第一字线WL1和第一串选择线SSL1。
NAND串的列数可增加或减少。随着NAND串的列数改变，连接到NAND串的列的位线的数量和连接到一个串选择线的NAND串的数量也可改变。
NAND串的高度可增加或减少。例如，在每个NAND串上堆叠的存储器单元的数量可增加或减少。随着在每个NAND串上堆叠的存储器单元的数量改变，字线的数量也可改变。例如，为每个NAND串设置的串选择晶体管或地选择晶体管的数量可增加。随着为每个NAND串设置的串选择晶体管或地选择晶体管的数量改变，串选择线或地选择线的数量也可改变。如果串选择晶体管或地选择晶体管的数量增加，则串选择晶体管或地选择晶体管可以以存储器单元MC1至MC8的形式被堆叠。
例如，可在NAND串NS11、NAND串NS12、NAND串NS21和NAND串NS22的行单元中执行编程操作和读取操作。可通过串选择线SSL1和串选择线SSL2在单个行单元中选择NAND串NS11、NAND串NS12、NAND串NS21和NAND串NS22。NAND串NS11和NAND串NS12可通过第一串选择线SSL1在单个行单元中被选择。可通过第二串选择线SSL2在单个行单元中选择NAND串NS21和NAND串NS22。
可在NAND串NS11、NAND串NS12、NAND串NS21和NAND串NS22的选择的行中的页单元中执行编程操作和读取操作。页可以是连接到单个字线的单行存储器单元。可通过NAND串NS11、NAND串NS12、NAND串NS21和NAND串NS22的选择的行中的字线WL1至WL8在页单元中选择存储器单元。
图5是示出与图4的存储器块BLK1相应的结构的立体图。
参照图5，可沿与基底SUB垂直的方向形成存储器块BLK1。在图5中，虽然存储器块BLK1被示出为包括两个选择线GSL和SSL，八个字线WL1至WL8和三个位线BL1至BL3，但存储器块BLK1实际上可包括更多或更少的线。
共源极线CSL沿第一方向(例如，Y方向)延伸，并掺杂有具有第二导电型(例如，N型)的杂质。共源极线CSL可设置在具有第一导电型(例如，P型)的基底SUB上。沿第一方向延伸的多个绝缘层IL可沿第三方向(例如，Z方向)顺序地设置在基底SUB的两个邻近的共源极线CSL之间的区域上，并可沿第三方向以预定距离彼此间隔。例如，多个绝缘层IL可包括诸如氧化硅的绝缘材料。
沿第一方向顺序布置并沿第三方向穿过多个绝缘层IL的多个支柱P均可设置在基底SUB的两个邻近的共源极线CSL之间的区域上。例如，多个支柱P可穿过多个绝缘层IL，以接触到基底SUB。更具体地说，多个支柱P中的每一个支柱的表层S可包括具有P型的硅材料，并用作通道区域。同时，多个支柱P中的每一个支柱的内层I可包括诸如氧化硅的绝缘材料或气隙。
在两个邻近的共源极线CSL之间的区域中，可沿绝缘层IL、支柱P和基底SUB的裸露面(exposed surface)设置电荷存储层CS。电荷存储层CS可包括：栅绝缘层(还可被称为“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可具有氧化物-氮化物-氧化物层(ONO)结构。在两个邻近的共源极线CSL之间的区域中，栅极GE(诸如，选择线GSL和SSL以及字线WL1至WL8)可设置在电荷存储层CS的裸露面上。
漏极或漏极接触件DR可分别设置在多个支柱P上。例如，漏极或漏极接触件DR可包括掺杂具有第二导电型的杂质的硅材料。沿第二方向(例如，X方向)延伸并沿第一方向以预定距离彼此间隔的位线BL1至BL3可设置在漏极或漏极接触件DR上。
多个支柱P中的每一个支柱可与沿第三方向延伸的绝缘层IL、选择线GSL和SSL以及字线WL1至WL8一起形成NAND串NS。NAND串NS可包括多个晶体管结构TS。每个晶体管结构TS可被形成为电荷俘获闪存(CTF)存储器单元。
当执行读取操作时，存储器块BLK1的CTF存储器单元可能由于沿单元栅极GE和支柱P的通道的方向的富勒诺得海姆(FN)应力而引起读取干扰。读取干扰可能由在读取选择的单元的同时施加到剩余的未选择的单元的高的读取电压VREAD而引起。因为读取干扰发生在连接到未选择的字线的单元而不是发生在连接到选择的字线的单元中，所以可通过未选择的单元的读取的次数来估计单元劣化或者通过对在一个块中执行的读取操作(即，读取计数)的数量进行计数来估计单元劣化。当然，单元劣化还发生在基于由主机请求的针对选择的单元/字线的读取请求的选择的字线中的选择的单元中。
图6A和图6B是示出根据本公开的实施例的针对具有一位线/一串结构的块的回收方法的示图。图6A是具有一位线/一串结构的块的电路图。图6B是示出在具有一位线/一串结构的块中执行的回收方法的流程图。
参照图6A，多个位线BL1和BL2中的每一个位线连接到一个串选择线SSL1。包括多个位线BL1和BL2的一个块由串选择线SSL1选择，因此该块的结构可被称为1SSL平面结构。在具有1SSL平面结构的块中，当执行读取操作时，位线偏压(bias)可被施加到所有的串NS1和NS2，因此可引起FN应力。因此，每一块的读取计数可表示单元的FN应力发生的次数、FN应力是否实际被监控到和检测到的次数、或者FN应力被假设发生的次数。
参照图6B，图1的存储器控制器110接收读取命令(操作S610)，并根据读取命令执行相应的块的读取操作(操作S620)。在每次对相应的块执行读取操作时相应的块的读取计数增加+1(操作S630)，并且如果读取计数超过读取阈值N1(操作S640)，则对相应的块执行回收操作(操作S650)。回收操作可以是将(可能)劣化的源块的数据移动到目的块的操作。
图7A和图7B是分别示出根据本公开的实施例的共享的位线结构的电路图和表格图。
参照图7A，一位线/多串结构包括连接到一个位线BL的四个串选择线SSL1、SSL2、SSL3和SSL4。具有这样的共享的位线结构的块将被称为具有4SSL平面结构的块。
在图7A中，假定第二NAND串STR#2被选择，并且读取操作被执行。当连接到串选择线SSL1、SSL3和SSL4的串选择晶体管SST和连接到地选择线GSL1、GSL3和GSL4的地选择晶体管GST截止时，未选择的NAND串STR#1、STR#3和STR#4的通道被浮置。
在未选择的NAND串STR#1、STR#3和STR#4的通道中，由于施加到未选择的字线的读取电压VREAD的升压，FN应力将沿着单元栅极GE(参照图5)至通道的方向起作用。在这种情况下，未选择的NAND串STR#1、STR#3和STR#4的通道中的FN应力仍将显著地小于选择的串STR#2中的FN应力，但是将随着时间而变得显著。
图7B示出已经对具有图7A的4SSL平面结构的块执行一百(100)次读取操作的三种情况，即，第一情况至第三情况Case`A`、`B`和Case`C`。
作为示例，假设第一情况Case`A`是仅对第二NAND串STR#2的单元集中地执行一百(100)次读取操作的情况。假设第二情况Case`B`是对第二NAND串STR#2的单元执行50次读取操作，并对第三NAND串STR#3和第四NAND串STR#4中的每一个NAND串的单元执行25次读取操作的情况。假设第三情况Case`C`是对第一NAND串至第四NAND串STR#1、STR#2、STR#3和STR#4中的每一个NAND串的单元执行25次读取操作的情况。在下文中，为了说明的方便，NAND串共同地称为串。此外，读取阈值N1可被假设为一百(100)，并假设超过读取阈值N1的读取计数将导致回收操作被执行。
在所有的第一情况至第三情况Case`A`、Case`B`和Case`C`下，总的块读取计数是一百(100)次。如果使用图6B的回收方法，则当读取计数超过读取阈值N1时，将在所有的第一情况至第三情况Case`A`、Case`B`和Case`C`下执行回收操作(参照操作S650)。然而，仅在第一情况Case`A`下需要回收操作。在第二情况Case`B`和第三情况Case`C`下，可能存在针对FN应力执行回收操作的余裕(margin)。
例如，假设对串NS1至NS4中的每一串一致地执行读取操作，则针对具有图7中所示的4SSL平面结构的块的读取计数可以是通过将SSL平面的数量(4)乘以读取阈值(100)来获得的数。换句话说，可允许400次的读取计数。
因此，具有共享的位线结构的块需要针对每一串平面执行读取回收操作。在共享的位线结构中，读取干扰现象在选择的串和未选择的串之间是不同的，因此，图6B的回收方法不能同样地应用于选择的串和未选择的串。
图8A和图8B是示出图7A的共享的位线结构中的读取干扰现象的示图。为了说明的方便，将描述在图7A的共享的位线结构中选择的第三字线WL3的情况。
参照图8A，在选择的串STR#2中，选择读取电压Vr(例如，0V)被施加到选择的第三字线WL3，读取电压VREAD(例如，6V)被施加到未选择的第一字线WL1、未选择的第二字线WL2和未选择的第四字线WL4。与读取电压VREAD相等的串选择电压被施加到选择的串选择线SSL2，并且比读取电压VREAD低的电压(例如，4V)被施加到选择的地选择线GSL2。在选择的串STR#2中，沿着从单元栅极到通道的方向的FN应力充当主读取干扰。
参照图8B，同样在未选择的串STR#1、未选择的串STR#3和未选择的串STR#4中，0V的选择读取电压被施加到选择的第三字线WL3，6V的读取电压被施加到未选择的第一字线WL1、未选择的第二字线WL2和未选择的第四字线WL4。然后，0V被施加到未选择的串选择线SSL1、未选择的串选择线SSL3和未选择的串选择线SSL4，以及未选择的地选择线GSL1、未选择的地选择线GSL3和未选择的地选择线GSL4。
因为未选择的串的通道通过读取电压VREAD被浮置或升压，所以FN应力可相对减少。然而，由于升压充电，热载流子注入(HCI)缺陷可发生在与串边缘或选择的单元邻近的单元中。在未选择的串STR#1、未选择的串STR#3和未选择的串STR#4中，HCI应力充当主读取干扰。
如在图6A至图8B中所述，具有共享的位线结构的块需要被管理，使得针对每一串平面执行读取回收操作，或者考虑未选择的串中的HCI干扰来执行回收操作。
图9A和图9B是示出根据本公开的实施例的用于说明具有共享的位线结构的块的回收控制操作的第一示例的示图。图9A示出根据针对每一个块的读取操作管理的读取计数表900的第一示例，图9B是示出与图9A的读取计数表900相关联的回收控制操作的流程图。
结合图7A参照图9A，读取计数表900包括通过对施加到各个串的读取计数进行计数而获得的值。读取计数表900可在存储器控制器110中被管理。每当存储器控制器110执行读取操作时，存储器控制器110可更新读取计数表900。
作为示例，第一块BLK#1和第二块BLK#2均可具有由四个串选择线SSL共享一个位线的四个串STR#1、STR#2、STR#3和STR#4。
在第一块BLK#1中，串STR#1的读取计数、串STR#2的读取计数、串STR#3的读取计数和串STR#4的读取计数可分别计数为A、B、C和D。每当通过连接到串STR#1、串STR#2、串STR#3和串STR#4中的每一串的串选择线导通串选择晶体管SST时，可对串STR#1、串STR#2、串STR#3和串STR#4中的每一串的读取计数进行计数。读取计数A、B、C和D可分别存储在与串STR#1、串STR#2、串STR#3和串STR#4相应的锁存器中。
存储器控制器110可从第一块BLK#1的串STR#1、串STR#2、串STR#3和串STR#4的读取计数之中选择最大的值，并将选择的最大的值存储在寄存器中。存储器控制器110可控制第一块BLK#1，使得当在寄存器中存储的值超过读取阈值N1时，执行针对第一块BLK#1的回收操作。存储器控制器110通常基于第一块BLK#1的读取计数A+B+C+D来执行回收操作，然而存储器控制器110可通过将读取阈值N1应用于串STR#1、串STR#2、串STR#3和串STR#4中的每一串来增加读取计数。因此，可减少读取回收的次数。
在第二块BLK#2中，串STR#1的读取计数、串STR#2的读取计数、串STR#3的读取计数和串STR#4的读取计数可计数为E、F、G和H。例如，假设在第一串STR#1和第三串STR#3中存储的数据是原始的数据，在第二串STR#2和第四串STR#4中存储的数据是备份的数据。
存储器控制器110可仅采用第一串STR#1和第三串STR#3的读取计数，并忽视第二串STR#2和第四串STR#4的读取计数。根据实施例，第二串STR#2和第四串STR#4的读取计数可不被计数。因此，第二块BLK#2的读取计数是E+G。
存储器控制器110可从第二块BLK#2的第一串STR#1和第三串STR#3的读取计数之中选择最大的值，并将选择的最大值存储在寄存器中。存储器控制器110可控制第二块BLK#2，使得当在寄存器中存储的值超过读取阈值N1时，执行针对第二块BLK#2的回收操作。
根据实施例，在读取计数表900中所示的串STR#1、串STR#2、串STR#3和串STR#4中的每一串的读取计数可以以单个地选择线GSL为单位而不以单个串选择线SSL平面为单位被计数。也就是说，每当通过连接到串STR#1、串STR#2、串STR#3和串STR#4的地选择线导通地选择晶体管GST时，可对串STR#1、串STR#2、串STR#3和串STR#4中的每一串的读取计数进行计数。
根据实施例，可根据与选择的块BLK#1和BLK#2有关的信息，将权重施加到串STR#1、串STR#2、串STR#3和串STR#4中的每一串的读取计数。与选择的块BLK#1和BLK#2有关的信息包括：在选择的块BLK#1和BLK#2中存储的内容、选择的块BLK#1和BLK#2的可靠程度、选择的块BLK#1和BLK#2中的存储器单元的多级程度、选择的块BLK#1和BLK#2的编程/擦除(P/E)次数，或者在执行选择的块BLK#1和BLK#2的读取操作期间的时间。
可由存储器控制器110执行图9B的回收控制操作。存储器控制器110可从主机接收读取命令(操作S910)，并可根据读取命令对非易失性存储器装置120执行读取操作(操作S920)。在操作S920中，假设执行了读取操作的块是第一块BLK#1。存储器控制器110可将第一块BLK#1的读取计数加一(操作S930)。
存储器控制器110可对在第一块BLK#1的读取操作时从串STR#1、串STR#2、串STR#3和串STR#4中选择的串的读取计数进行计数，并增加选择的串的选择读取计数(操作S950)。存储器控制器110可根据与第一块BLK#1有关的信息将权重施加到选择的串的读取计数。
存储器控制器110可确定串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数中的最大值是否超过读取阈值N1(操作S970)。例如，当假设其他串在它们被选择时以类似方式被预先检查时，可仅针对选择的串执行确定。
如果在操作S970中确定最大值超过读取阈值N1，则存储器控制器110可对第一块BLK#1执行回收操作(操作S980)。如果在操作S970中确定最大值没有超过读取阈值N1，则存储器控制器110可返回至操作S910并重复回收控制操作。
根据可选的实施例，在操作S970的替代操作中，存储器控制器110可对串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数进行求和，并且如果求和的结果值超过读取阈值，则在操作S980中执行回收操作。
图10是示出根据本公开的实施例的具有共享的位线结构的块的读取计数表1000的示例的示图。
参照图10，读取计数表1000示出选择读取计数和未选择读取计数。选择读取计数是单个SSL平面已被选择的次数。未选择读取计数是单个SSL平面没有被选择的次数。每当对块执行读取操作时，更新选择读取计数和未选择读取计数。
在第一块BLK#1中，串STR1的选择读取计数、串STR2的选择读取计数、串STR3的选择读取计数和串STR4的选择读取计数可分别计数为A、B、C和D，并且第一块BLK#1的总读取计数可以是A+B+C+D(SUM)。串STR#1、串STR#2、串STR#3和串STR#4中的每一串的未选择读取计数可被确定为通过从总读取计数SUM减去相应的选择读取计数A、B、C或D获得的值。
作为示例，串STR#1的未选择读取计数可由(SUM-A)表示。串STR#2的未选择读取计数可由(SUM-B)表示。串STR#3的未选择读取计数可由(SUM-C)表示。串STR#4的未选择读取计数可由(SUM-D)表示。
在一个实施例中，每当串STR#1、串STR#2、串STR#3和串STR#4在第一块BLK#1的读取操作中没有被选择时，串STR#1、串STR#2、串STR#3和串STR#4中的每一串的未选择读取计数可被确定为相应的未选择的串的未选择读取计数，而不是被确定为通过从总读取计数SUM减去相应的选择读取计数A、B、C或D获得的值。
存储器控制器110可选择第一块BLK#1的串STR#1、串STR#2、串STR#3和串STR#4选择读取计数A、B、C和D之中的最大值，并将最大值存储在第一寄存器中。存储器控制器110可选择第一块BLK#1的串STR#1、串STR#2、串STR#3和串STR#4的未选择读取计数(SUM-A)、(SUM-B)、(SUM-C)和(SUM-D)之中的最大值，并将选择的最大值存储在第二寄存器中。存储器控制器110可控制第一块BLK#1，使得当在第二寄存器中存储的值超过读取阈值N1时，执行针对第一块BLK#1的回收操作。
在第二块BLK#2中，串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数可分别计数为I、J、K和L。在这种情况下，第二块BLK#2的读取计数可以是I+J+K+L。
存储器控制器110可选择第二块BLK#2的串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数I、J、K和L之中的最大值，并将选择的最大值存储在第一寄存器中。存储器控制器110可控制第二块BLK#2，使得当在第一寄存器中存储的值超过读取阈值N1时，执行针对第二块BLK#2的回收操作。
存储器控制器110可通过使用读取计数表1000，基于串STR#1、串STR#2、串STR#3和串STR#4的未选择读取计数或者基于串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数，来确定是否控制(例如，开始或完全执行)回收操作。存储器控制器110可根据与相应的块有关的信息，基于未选择读取计数或选择读取计数来控制回收操作。例如，与相应的块有关的信息可以是：存储的内容、可靠程度、单元的多级程度、编程/擦除(P/E)次数或者在执行读取操作期间的时间。
根据实施例，当基于串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数来控制回收操作时，存储器控制器110可根据与相应的块有关的信息将权重施加到选择读取计数。
根据实施例，当基于串STR#1、串STR#2、串STR#3和串STR#4的未选择读取计数来控制回收操作时，存储器控制器110可根据与相应的块有关的信息将权重施加到未选择读取计数。
根据实施例，当基于串STR#1、串STR#2、串STR#3和串STR#4的未选择读取计数来控制回收操作时，存储器控制器110可根据未选择的串中的选择的字线的位置将权重施加到未选择读取计数。例如，当选择的字线更靠近边缘字线时，可将权重施加到未选择读取计数，当选择的字线位于串的中心时，可不将权重施加到未选择读取计数。
图11是示出根据本公开的实施例的基于未选择读取计数的回收操作的控制的示图。图11示出将未选择读取计数应用于如之前参照图7B描述的已执行100次读取计数的块的示例。
参照图11，第一情况CASE`A`是仅对第二串STR#2的单元集中地执行100次读取操作的情况。在第一情况CASE`A`中，第一串STR#1、第三串STR#3和第四串STR#4的选择读取计数是0，第一串STR#1、第三串STR#3和第四串STR#4的未选择读取计数是100。在第一情况CASE`A`下，当选择读取计数的最大值100或者未选择读取计数的最大值100超过读取阈值N1时，回收操作可被执行。
在第二情况CASE`B`下，第一串STR#1的选择读取计数是0，第一串STR#1的未选择读取计数是100。第二串STR#2的选择读取计数是50，第二串STR#2的未选择读取计数是50。第三串STR#3和第四串STR#4的选择读取计数是25，第三串STR#3和第四串STR#4的未选择读取计数是75。在第二情况CASE`B`下，当未选择读取计数的最大值100超过读取阈值N1时，即使选择读取计数的最大值50小于读取阈值N1，回收操作也可被执行。
在第三情况CASE`C`下，第一串至第四串STR#1至STR#4的选择读取计数是25，第一串至第四串STR#1至STR#4的未选择读取计数是75。在第三情况CASE`C`下，因为选择读取计数的最大值25和未选择读取计数的最大值75两者小于读取阈值N1，所以还不需要执行读取计数。第三情况CASE`C`可防止如例如参照图6B描述的根据块读取计数执行的回收操作。也就是说，通过基于未选择读取计数来控制回收操作，回收操作的次数可被减少。
图12和图13是示出根据本公开的实施例的回收控制操作的流程图。
结合图10参照图12，存储器控制器110可从主机接收读取命令(操作S1210)，并可根据读取命令对非易失性存储器装置120执行读取操作(操作S1220)。存储器控制器110可增加执行了读取操作的选择的块(例如，第一块BLK#1)的读取计数(即，+1)(操作S1230)。
存储器控制器110针对第一块BLK#1的串STR#1、串STR#2、串STR#3和串STR#4确定相应的串是否是选择的串(操作S1240)。
如果在操作S1240中确定相应的串是选择的串(S1240＝是)，则可通过递增地更新相应的串的读取计数来增加选择读取计数(操作S1250)。作为在操作S1240中的确定的结果，如果相应的串不是选择的串(S1240＝否)，则可递增地增加相应的串的未选择读取计数(操作S1260)。
根据实施例，存储器控制器110可通过从操作S1230的选择的块的读取计数减去操作S1250的相应的串的选择读取计数，来对相应的串的未选择读取计数进行计数。
存储器控制器110可确定在操作S1260中计数的串STR#1、串STR#2、串STR#3和串STR#4的未选择读取计数之中的最大值是否超过读取阈值N1(操作S1270)。
如果在操作S1270中确定最大值超过读取阈值N1(S1270＝是)，则存储器控制器110可对第一块BLK#1执行回收操作(操作S1280)。如果在操作S1270中确定最大值没有超过读取阈值N1(S1270＝否)，则存储器控制器110可返回到操作S1210并重复回收控制操作。
结合图10参照图13，存储器控制器110可从主机接收读取命令(操作S1310)，并根据读取命令对非易失性存储器装置120执行读取操作(操作S1320)。存储器控制器110可递增地增加(即，+1)执行了读取操作的选择的块的读取计数(操作S1330)。例如，选择的块可以是第一块BLK#1。
存储器控制器110可针对第一块BLK#1的串STR#1、串STR#2、串STR#3和串STR#4确定相应的串是否是选择的串(操作S1340)。
如果在操作S1340中确定相应的串是选择的串(S1340＝是)，则可增加相应的串的选择读取计数(操作S1350)。如果在操作S1340中确定相应的串不是选择的串(S1340＝否)，则可增加相应的串的未选择读取计数(操作S1360)。
存储器控制器110可确定在操作S1350中计数的串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数之中的最大值是否超过读取阈值N1(操作S1370)。
如果在操作S1370中确定最大值超过读取阈值N1(S1370＝是)，则存储器控制器110可对第一块BLK#1执行回收操作(操作S1380)。如果在操作S1370中确定最大值没有超过读取阈值N1(S1370＝否)，则存储器控制器110可返回到操作S1310并重复图13中的处理。
存储器控制器110可确定在操作S1360中计数的串STR#1、串STR#2、串STR#3和串STR#4的未选择读取计数之中的最大值是否超过读取阈值N1(操作S1390)。
如果在操作S1390中确定最大值超过读取阈值N1(S1390＝是)，则存储器控制器110可对第一块BLK#1执行回收操作(操作S1380)。如果在操作S1390中确定最大值没有超过读取阈值N1(S1390＝否)，则存储器控制器110可返回到操作S1310并重复图13中的处理。
图14A和图14B是示出根据本公开的实施例的回收操作的流程图。
结合图7A参照图14A，存储器控制器110可执行参照图9B、图12和图13描述的针对劣化的第一块BLK#1的回收操作(操作S980、操作S1280或操作S1380)(操作S1410)。回收操作可以是将劣化的第一块(BLK#1)的数据复制到除第一块BLK#1之外的块。
存储器控制器110可考虑引起第一块BLK#1的回收操作的串的选择读取计数与第一块BLK#1中的另一串的选择读取计数之间的偏差，来执行回收操作。作为示例，引起回收操作的串的选择读取计数可以是串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数中的最大的读取计数。存储器控制器110可在将第一块BLK#1的数据移动到另一存储器块时根据引起回收操作的串的偏差的严重性来改变页地址，并可将第一块BLK#1的数据移动到位于改变后的页地址的另一存储器块。
存储器控制器110可确定串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数之中的最大值与最小值N2之间的差是否超过偏差允许值N3(操作S1420)。
根据另一实施例，在操作S1420中，存储器控制器110可确定串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数之中的最大值与串STR#1、串STR#2、串STR#3和串STR#4的选择读取计数的平均值N2之间的差是否超过偏差允许值N3。
作为操作S1420中的确定的结果，如果差没有超过偏差允许值N3(S1420＝否)，则在将第一块BLK#1的数据移动到另一块时，存储器控制器110可通过使用同一页地址将第一块BLK#1的数据复制到另一块(操作S1430)。因此，在第一块BLK#1的选择的串中的连接到选择的字线的存储器单元中存储的数据可被存储在连接到另一块的选择的字线的存储器单元中。
作为操作S1420中的确定的结果，如果差超过偏差允许值N3(S1420＝是)，则在将第一块BLK#1的数据移动到另一块时，存储器控制器110可通过使用改变后的页地址将第一块BLK#1的数据复制到另一块(操作S1440)。因此，在第一块BLK#1的选择的串中的连接到选择的字线的存储器单元中存储的数据可被存储在连接到另一块的除选择的字线之外的字线的存储器单元中。
参照图14B，针对图14A的操作S1440，第一块BLK#1的选择的串的数据可被读取(操作S1441)，并且选择的串的读取的数据可被存储在另一块的选择的串中，或者可被存储在另一串中(操作S1442)。操作S1442之后是操作S1443。
在操作S1443中，存储器控制器110可确定第一块BLK#1的所有页的复制是否完成。作为操作S1443中的确定的结果，如果复制完成，则回收操作结束。作为操作S1443中的确定的结果，如果复制没有完成，则存储器控制器110可返回到操作S1441并重复图14B的处理。
图15是根据本公开的实施例的包括具有逐步低功率状态的存储器装置的示例移动装置的框图。移动装置可以是移动电话或智能电话。
参照图15，移动装置1500包括：全球移动通信系统(GSM)块1510、近场通信(NFC)收发器1520、输入/输出块1530、应用块1540、存储器1550和显示器1560。在图15中，移动装置1500的组件/块通过示例的方式被示出。移动装置1500可包括更多或者更少的组件/块。此外，虽然GSM技术被示出为使用在本实施例中，但是移动装置1500可通过使用其他技术(诸如，码分多址(CDMA))来实现。
GSM块1510连接到天线1111，并可以以本领域已知的方式操作以提供无线电话操作。GSM块1510包括在其内的接收器和发送器，因此可执行接收操作和发送操作。
NFC收发器1520可被配置为通过使用电感耦合来发送和接收NFC信号以进行无线通信。NFC收发器1520可将NFC信号提供给NFC天线匹配网络系统1521，并且NFC天线匹配网络系统1521可通过电感耦合来发送NFC信号。
应用块1540可包括硬件电路(例如，一个或多个处理器)，并可操作以提供由移动装置1500提供的各种用户应用。用户应用可包括：语音呼叫操作、数据传输和数据交换等。
显示器1560可响应于从应用块1540接收的显示信号来显示图像。图像可由应用块1540提供，或者由嵌入在移动装置1500中的相机产生。显示器1560可包括在其中的用于像素值的临时存储的帧缓冲器，并且显示器1560可被配置为结合相关联的控制电路的显示屏幕。
输入/输出块1530将输入功能提供给用户，并提供将通过应用块1540接收的输出。
存储器1550可存储将由应用块1540使用的程序(指令)和/或数据，并可被实现为RAM、ROM和闪存等。因此，存储器1550可包括易失性存储器装置和非易失性存储器装置。例如，存储器1550可对应于参照图1至图14描述的非易失性存储器装置120。在存储器1550中，可基于选择的存储器块的各个串的选择读取计数和/或未选择读取计数来控制回收操作。
尽管已经参照本公开的发明构思的实施例具体示出并描述了本公开的发明构思，但是将理解，在不脱离的权利要求的精神或范围的情况下，可对其做出形式上和细节上的各种改变。

Claims (25)

1.一种操作用于控制非易失性存储器装置的存储器控制器的方法，所述方法包括：
通过存储器控制器，将读取命令和读取地址发送到非易失性存储器装置；
根据读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作；
对选择的存储器块中的选择的串的选择读取计数进行计数；
基于选择读取计数，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。
2.如权利要求1所述的方法，其中，选择的串通过串选择线从选择的存储器块中的共享位线的多个串中被选择。
3.如权利要求1所述的方法，其中，选择的串通过地选择线从选择的存储器块中的共享位线的多个串中被选择。
4.如权利要求1所述的方法，其中，当选择的存储器块的读取计数超过读取阈值时，执行回收操作。
5.如权利要求1所述的方法，还包括：
针对选择的存储器块中的共享位线的多个串中的每一串，当相应的串被选择时，将选择读取计数存储在多个锁存器中的与所述相应的串相应的锁存器中。
6.如权利要求5所述的方法，其中，执行回收操作的步骤包括：将分别存储在所述多个锁存器中的多个选择读取计数中的最大值存储在寄存器中，
其中，当在寄存器中存储的选择读取计数超过读取阈值时，执行回收操作。
7.如权利要求5所述的方法，其中，执行回收操作的步骤还包括：对分别存储在所述多个锁存器中的多个选择读取计数进行求和，以获得求和的结果，
其中，当求和的结果超过读取阈值时，执行回收操作。
8.如权利要求5所述的方法，其中，在回收操作中，忽视分别存储在所述多个锁存器中的多个选择读取计数中的存储备份数据的串的选择读取计数。
9.如权利要求5所述的方法，其中，基于下列中的至少一个，将权重施加到分别存储在所述多个锁存器中的多个选择读取计数中的每一个选择读取计数：在选择的存储器块中存储的内容、选择的存储器块的可靠程度、选择的存储器块中的存储器单元的多级程度、选择的存储器块的编程/擦除次数或执行选择的存储器块的读取操作期间的时间。
10.一种操作用于控制非易失性存储器装置的存储器控制器的方法，所述方法包括：
通过存储器控制器，将读取命令和读取地址发送到非易失性存储器装置；
根据读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作；
对选择的存储器块中的未选择的串的未选择读取计数进行计数；
基于未选择读取计数，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。
11.如权利要求10所述的方法，其中，选择的串通过串选择线从选择的存储器块中的共享位线的多个串中被选择。
12.如权利要求10所述的方法，其中，选择的串通过地选择线从选择的存储器块中的共享位线的多个串中被选择。
13.如权利要求10所述的方法，还包括：
对选择的存储器块的读取计数进行计数；
当选择的存储器块的读取计数超过读取阈值时，执行回收操作。
14.如权利要求13所述的方法，其中，对未选择读取计数进行计数的步骤包括：从选择的存储器块的读取计数减去选择的串的读取计数。
15.如权利要求10所述的方法，还包括：
针对选择的存储器块中的共享位线的多个串中的每一串，当相应的串未被选择时，将未选择读取计数存储在多个锁存器中的与所述相应的串相应的锁存器中。
16.如权利要求15所述的方法，其中，执行回收操作的步骤包括：将分别存储在所述多个锁存器中的多个未选择读取计数中的最大值存储在寄存器中；
其中，当在寄存器中存储的未选择读取计数超过读取阈值时，执行回收操作。
17.如权利要求15所述的方法，其中，基于下列中的至少一个，将权重施加到分别存储在所述多个锁存器中的多个未选择读取计数中的每一个未选择读取计数：在选择的存储器块中存储的内容、选择的存储器块的可靠程度、选择的存储器块中的存储器单元的多级程度、选择的存储器块的编程/擦除次数或执行选择的存储器块的读取操作期间的时间。
18.如权利要求10所述的方法，其中，对未选择的串的未选择读取计数进行计数的步骤包括：根据未选择的串中的选择的字线的位置，将权重施加到未选择的串的未选择读取计数。
19.如权利要求18所述的方法，其中，当选择的字线更靠近未选择的串的边缘字线时，将权重施加到未选择的串的未选择读取计数。
20.一种操作用于控制非易失性存储器装置的存储器控制器的方法，所述方法包括：
通过存储器控制器，将读取命令和读取地址发送到非易失性存储器装置；
根据读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作；
对选择的存储器块中的选择的串的选择读取计数进行计数；
对选择的存储器块中的未选择的串的未选择读取计数进行计数；
当选择读取计数和未选择读取计数中的任一个超过读取阈值时，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作。
21.如权利要求20所述的方法，
其中，所述存储器控制器包括读取控制器和回收控制器；
其中，读取控制器被配置为：执行读取操作，对选择读取计数进行计数并对未选择读取计数进行计数，
其中，回收控制器被配置为执行回收操作。
22.一种操作用于控制非易失性存储器装置的存储器控制器的方法，所述方法包括：
通过存储器控制器，将读取命令和读取地址发送到非易失性存储器装置；
根据读取命令和读取地址，对与非易失性存储器装置的选择的存储器块的选择的串中的选择的字线连接的存储器单元执行读取操作；
对选择的存储器块中的选择的串的读取计数进行计数；
根据选择的串的读取计数，执行用于将在选择的存储器块中存储的数据移动到另一存储器块的回收操作，
其中，回收操作为：在与选择的存储器块的选择的串中的选择的字线连接的存储器单元中存储的数据被存储在与另一存储器块的除选择的字线之外的另一字线连接的存储器单元中。
23.如权利要求22所述的方法，其中，通过回收操作，在选择的存储器块的多个串中存储的原始数据的页地址被改变为所述另一存储器块的其他多个串的页地址。
24.如权利要求22所述的方法，还包括：
当相应的串被选择时，针对选择的存储器块中的共享位线的多个串中的每一串，将选择读取计数存储在存储器控制器中的多个锁存器中的与所述相应的串相应的锁存器中。
25.如权利要求24所述的方法，其中，执行回收操作的步骤包括：当分别存储在所述多个锁存器中的多个选择读取计数的最大值与最小值之间的差超过偏差阈值时，执行回收操作。
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