KR20170061739A - 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

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KR20170061739A
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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 불휘발성 메모리 장치 그리고 불휘발성 메모리 장치로 제1 데이터, 어드레스 및 프로그램 시작 커맨드를 전송하고, 그리고 프로그램 시작 커맨드를 전송한 후에 불휘발성 메모리 장치로 제2 데이터를 전송하는 컨트롤러를 포함한다. 불휘발성 메모리 장치는 프로그램 시작 커맨드에 응답하여 제1 데이터에 기반한 프로그램 동작을 시작하고, 제2 데이터가 전송됨에 따라 제1 데이터 및 제2 데이터에 기반하여 프로그램 동작을 지속한다. 불휘발성 메모리 장치는 제1 데이터에 기반하여 첫 번째 프로그램 루프의 프로그램 및 하나의 검증 전압을 이용한 검증 읽기를 수행한다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 동작 속도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예들에 따른 스토리지 장치는, 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치로 제1 데이터, 어드레스 및 프로그램 시작 커맨드를 전송하고, 그리고 상기 프로그램 시작 커맨드를 전송한 후에 상기 불휘발성 메모리 장치로 제2 데이터를 전송하도록 구성되는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는 상기 프로그램 시작 커맨드에 응답하여 상기 제1 데이터에 기반한 프로그램 동작을 시작하고, 상기 제2 데이터가 전송됨에 따라 상기 제1 데이터 및 상기 제2 데이터에 기반하여 상기 프로그램 동작을 지속하도록 구성된다. 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 각 프로그램 루프는 프로그램 및 검증을 포함하고, 각 검증은 서로 다른 검증 전압들을 이용하여 반복되는 검증 읽기 및 상기 검증 읽기의 결과를 각 메모리 셀의 프로그램 데이터에 반영하는 덤프를 포함한다. 상기 불휘발성 메모리 장치는 상기 제1 데이터에 기반하여 첫 번째 프로그램 루프의 프로그램 및 하나의 검증 전압을 이용한 검증 읽기를 수행하도록 구성된다.
본 발명의 실시 예들에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들과 비트 라인들을 통해 연결되며, 외부 장치로부터 수신되는 제1 데이터를 로드하도록 구성되는 페이지 버퍼 회로, 그리고 상기 복수의 메모리 셀들과 워드 라인들을 통해 연결되며, 상기 페이지 버퍼 회로에 상기 제1 데이터가 로드됨에 따라 상기 페이지 버퍼 회로와 함께 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 상기 제1 데이터에 기반하여 프로그램 동작을 시작하도록 구성되는 행 디코더 회로를 포함한다. 상기 페이지 버퍼 회로는 상기 프로그램 동작이 시작된 후에 상기 외부 장치로부터 수신되는 제2 데이터를 더 로드하도록 구성된다. 상기 페이지 버퍼 회로 및 상기 행 디코더 회로는 상기 제2 데이터가 로드됨에 따라 상기 제1 데이터 및 상기 제2 데이터에 기반하여 상기 프로그램 동작을 지속하도록 구성된다. 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 각 프로그램 루프는 프로그램 및 검증을 포함하고, 각 검증은 서로 다른 검증 전압들을 이용하여 반복되는 검증 읽기 및 상기 검증 읽기의 결과를 각 메모리 셀의 프로그램 데이터에 반영하는 덤프를 포함한다. 상기 페이지 버퍼 회로 및 상기 행 디코더 회로는 상기 제1 데이터에 기반하여 첫 번째 프로그램 루프의 프로그램 및 하나의 검증 전압을 이용한 검증 읽기를 수행하도록 구성된다.
본 발명의 실시 예들에 따르면, 제1 데이터에 기반한 프로그램 루프가 수행되는 동안, 제2 데이터가 로드된다. 제2 데이터가 로드되는 시간이 숨겨지므로(shadowed), 향상된 동작 속도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다.
또한, 제2 데이터가 로드되는 동안에 검증이 수행될 수 있으며, 추가적인 프로그램 루프들이 수행될 수 있다. 따라서, 향상된 동작 속도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 불휘발성 메모리 장치의 프로그램 제어부와 컨트롤러의 프로그램 제어부에 의해 프로그램 동작이 수행되는 예를 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 페이지 버퍼 회로를 보여주는 블록도이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 프로그램 동작을 입출력 라인들 및 레디-비지 신호의 관점으로 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예들에 따라 프로그램 동작이 수행되는 과정을 보여주는 순서도이다.
도 9는 검증 시에 검증 읽기가 수행되는 방법을 보여주는 순서도이다.
도 10은 소거 상태의 메모리 셀들의 문턱 전압 산포들을 보여준다.
도 11은 도 10의 메모리 셀들에서 첫 번째 프로그램 루프가 수행되는 과정을 보여준다.
도 12는 메모리 셀들의 문턱 전압들이 도 10으로부터 변화된 예를 보여준다.
도 13은 도 11에 이어서 두 번째 프로그램 루프가 수행되는 과정을 보여준다.
도 14는 메모리 셀들의 문턱 전압들이 도 12로부터 변화된 예를 보여준다.
도 15는 제2 데이터가 먼저 전송되고 첫 번째 프로그램 루프의 프로그램이 수행된 때의 메모리 셀들의 문턱 전압들을 보여준다.
도 16은 두 번째 프로그램 루프에서 프로그램 전압이 유지되는 예를 보여준다.
도 17은 하나의 물리 페이지가 세 개의 논리 페이지들을 포함할 때에 본 발명의 실시 예에 따른 프로그램 동작이 수행되는 과정을 보여준다.
도 18은 각 메모리 셀에 3-비트가 프로그램될 때에, 메모리 셀들이 갖는 문턱 전압들의 예를 보여준다.
도 19는 각 메모리 셀에 3-비트가 프로그램될 때에, 첫 번째 프로그램 루프가 수행되는 과정을 보여준다.
도 20은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 21은 도 20에 도시된 프로그램 동작의 첫 번째 프로그램 루프가 수행되는 과정을 보여준다.
도 22는 첫 번째 프로그램 루프에서 제1 내지 제3 검증 전압들을 이용하여 검증 읽기들이 수행되는 예를 보여준다.
도 23은 도 20의 프로그램 동작의 프로그램 루프들이 수행되는 과정을 보여주는 타이밍도이다.
도 24는 데이터 입력 시퀀스의 소요시간이 증가하는 때에, 제1 덤프가 지연되는 예를 보여준다.
도 25는 데이터의 로딩 시간이 증가되어 홀드 구간이 발생하는 예를 보여준다.
도 26은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법의 응용 예를 보여주는 순서도이다.
도 27은 도 26의 프로그램 동작의 프로그램 루프들이 수행되는 예를 보여준다.
도 28은 도 26의 프로그램 동작의 프로그램 루프들이 수행되는 과정을 보여주는 타이밍도이다.
도 29는 페이지 버퍼 회로의 응용 예를 보여주는 블록도이다.
도 30 및 도 31은 도 26의 프로그램 동작에 따라 페이지 버퍼 회로의 데이터들이 변화되는 예를 보여준다.
도 32는 불휘발성 메모리 장치가 읽기를 통해 제1 데이터의 정보를 포스 래치들에 저장하는 예를 보여준다.
도 33 및 도 34는 포스 읽기의 결과를 이용하여 제1 데이터 래치들의 비트들을 복원하는 예를 보여준다.
도 36은 각 메모리 셀에 3-비트가 프로그램되는 경우, 소거 상태 및 제1 내지 제7 프로그램 상태들에 비트들이 할당되는 예를 보여준다.
도 37은 데이터를 로딩하며 프로그램 루프들이 수행되는 예를 보여준다.
도 38 내지 도 44는 프로그램 루프가 반복적으로 수행되는 동안, 메모리 셀들의 문턱 전압들 및 래치들에 저장된 비트들이 변화하는 예를 보여준다.
도 45는 메모리 셀들이 둘 이상의 프로그램 동작을 통해 프로그램되는 예를 보여준다.
도 46은 메모리 셀들이 둘 이상의 프로그램 동작을 통해 프로그램되는 다른 예를 보여준다.
도 47은 각 메모리 셀에 4-비트가 프로그램될 때에, 메모리 셀들이 갖는 문턱 전압들의 예를 보여준다.
도 48은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 49는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 50은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 셀들을 포함하며, 컨트롤러(120)의 제어에 따라 복수의 불휘발성 메모리 셀들에 대해 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 구성된다. 불휘발성 메모리 장치(110)는 입출력 라인들(DQ)을 통해 컨트롤러(120)로부터 커맨드 또는 어드레스를 수신하고, 컨트롤러(120)와 데이터를 교환할 수 있다. 불휘발성 메모리 장치(110)는 커맨드(120)의 요청을 처리할 수 있는 상태인지를 가리키는 레디-비지 신호(RnB)를 컨트롤러(120)로 전송할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)가 컨트롤러(120)의 요청을 처리할 수 있는 레디 상태일 때에, 불휘발성 메모리 장치(110)는 레디-비지 신호(RnB)를 하이 레벨로 설정할 수 있다. 불휘발성 메모리 장치(110)가 내부 동작을 수행 중이며 컨트롤러(120)의 요청을 처리할 수 없는 비지 상태일 때에, 불휘발성 메모리 장치(110)는 레디-비지 신호(RnB)를 로우 레벨로 설정할 수 있다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 요청에 따라 프로그램 동작을 제어하도록 구성되는 프로그램 제어부(PCU1)를 포함한다. 프로그램 제어부(PCU1)는 컨트롤러(120)의 요청에 따라 프로그램 동작을 제어할 수 있다. 프로그램 제어부(PCU1)에 의해 제어되는 프로그램 동작은 도 2를 참조하여 더 상세하게 설명된다.
컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 프로그램 동작, 읽기 동작 및 소거 동작을 제어할 수 있다. 컨트롤러(120)는 입출력 라인들(DQ)를 통해 불휘발성 메모리 장치(110)로 커맨드 및 어드레스를 전송하고, 불휘발성 메모리 장치(110)와 데이터를 교환할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 수신되는 레디-비지 신호에 기반하여 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 프로그램 제어부(PCU2)를 포함한다. 프로그램 제어부(PCU2)는 불휘발성 메모리 장치(110)의 프로그램 동작을 요청하며, 프로그램 동작을 제어할 수 있다. 프로그램 제어부(PCU2)에 의해 제어되는 프로그램 동작은 도 2를 참조하여 더 상세하게 설명된다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리 또는 동작 메모리로 사용할 수 있다. 예를 들어, 컨트롤러(120)는 외부의 호스트 장치로부터 수신되는 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 불휘발성 메모리 장치(110)로 전송하고, 불휘발성 메모리 장치(110)에 프로그램 동작을 요청할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)에 읽기 동작을 요청하고, 불휘발성 메모리 장치(110)로부터 수신되는 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 외부의 호스트 장치로 출력할 수 있다.
도 2는 불휘발성 메모리 장치(110)의 프로그램 제어부(PCU1)와 컨트롤러(120)의 프로그램 제어부(PCU2)에 의해 프로그램 동작이 수행되는 예를 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 컨트롤러(120)의 프로그램 제어부(PCU2)는 불휘발성 메모리 장치(110)로 제1 데이터를 전송할 수 있다. 예를 들어, 제1 데이터는 한 번의 프로그램 동작을 통해 메모리 셀들에 프로그램될 데이터 중 일부 데이터일 수 있다. 예를 들어, 제1 데이터는 하나의 물리 페이지에 속한 논리 페이지들 중에서 적어도 하나의 논리 페이지에 해당하는 데이터를 포함할 수 있다.
제1 데이터를 전송한 후에, 컨트롤러(120)의 프로그램 제어부(PCU2)는 프로그램 실행을 확정할 수 있다. 즉, 프로그램 제어부(PCU)는 프로그램 동작을 통해 프로그램될 데이터의 전부가 전송되기 전에, 프로그램 동작을 시작할 것을 불휘발성 메모리 장치(110)에 요청할 수 있다.
프로그램 실행의 확정에 따라, S130 단계에서, 불휘발성 메모리 장치(110)의 프로그램 제어부(PCU1)는 제1 데이터에 기반하여 프로그램 동작을 시작할 수 있다. 프로그램 동작을 시작한 후에, 불휘발성 메모리 장치(110)의 프로그램 제어부(PCU1)는 레디-비지 신호를 레디 상태로 전환하여, 추가 데이터를 수신할 수 있음을 컨트롤러(120)에 통지할 수 있다.
S140 단계에서, 컨트롤러(120)의 프로그램 제어부(PCU1)는 불휘발성 메모리 장치(110)에서 프로그램 동작이 수행되는 동안, 제2 데이터를 불휘발성 메모리 장치(110)로 전송할 수 있다. 예를 들어, 제2 데이터는 한 번의 프로그램 동작을 통해 메모리 셀들에 프로그램될 데이터의 나머지 데이터일 수 있다. 예를 들어, 제2 데이터는 하나의 물리 페이지에 속한 논리 페이지들 중에서 적어도 하나의 논리 페이지에 해당하는 데이터를 포함할 수 있다.
제2 데이터가 수신됨에 따라, S150 단계에서, 불휘발성 메모리 장치(110)는 제1 데이터 및 제2 데이터에 기반하여 프로그램 동작을 지속할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 S130 단계에서 시작된 프로그램 동작을 제1 데이터 및 제2 데이터에 기반하여 지속할 수 있다.
본 발명의 실시 예들에 따르면, 프로그램 동작을 통해 프로그램될 데이터 중 일부인 제1 데이터가 불휘발성 메모리 장치(110)로 전송된 후에 프로그램 동작이 시작된다. 프로그램 동작이 수행되는 동안, 나머지 데이터인 제2 데이터가 불휘발성 메모리 장치(110)로 전송된다. 따라서, 제2 데이터가 불휘발성 메모리 장치(110)로 전송되는 시간이 숨겨질(shadowed) 수 있으며, 스토리지 장치(100)의 프로그램 동작의 시간이 감소된다.
예시적으로, S110 단계 내지 S150 단계는 연속적으로 수행될 수 있다. 컨트롤러(120)는 제1 데이터를 전송(S110 단계)하고 프로그램 동작이 시작(S120 단계 및 S130 단계)된 후에, 바로 이어서 제2 데이터를 전송(S140 단계)할 수 있다. 제1 데이터를 전송하고 프로그램 동작이 시작된 후에 불휘발성 메모리 장치(110)가 레디-비지 신호를 레디 상태로 설정하더라도, 컨트롤러(120)는 제2 데이터를 전송하는 것 외의 다른 액세스 동작은 허용되지 않을 수 있다. 예를 들어, 컨트롤러(120)가 불휘발성 메모리 장치(110)에 다른 프로그램 동작을 요청하거나, 읽기 동작을 요청하거나 또는 소거 동작을 요청하는 액세스 동작들은 금지될 수 있다. 예를 들어, 컨트롤러(120)가 불휘발성 메모리 장치(110)를 리셋하는 것, 불휘발성 메모리 장치(110)의 동작 중지를 요청하는 것, 또는 불휘발성 메모리 장치(110)의 상태를 파악하기 위한 상태 읽기를 요청하는 것과 같은 제어 동작들은 허용될 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 패스-페일 체크 회로(PFC), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 동작 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
패스-페일 체크 회로(PFC)는 검증 시에, 페이지 버퍼 회로(115)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 패스-페일 체크 회로(PFC)는 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 시에, 페이지 버퍼 회로(115)는 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 예를 들어, 소거 검증 시에, 페이지 버퍼 회로(115)는 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 회로(119)로 전달된다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 입출력 채널은 입출력 라인들(DQ)을 포함하고, 제어 채널은 레디-비지 신호(RnB)가 전송되는 라인을 포함할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 프로그램 동작 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)의 제어에 따라, 각 메모리 블록의 메모리 셀들에서 프로그램 동작, 소거 동작 및 읽기 동작이 수행될 수 있다. 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 프로그램 루프는 패스가 판별될 때까지 반복될 수 있다.
각 프로그램 루프는 프로그램 및 검증을 포함할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 프로그램될 데이터에 따라 비트 라인들(115)에 전압들을 인가할 수 있다. 예를 들어, 문턱 전압이 증가될 메모리 셀에 대응하는 비트 라인에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압이 인가되고, 문턱 전압이 증가되지 않을 메모리 셀(예를 들어, 프로그램 금지될 메모리 셀)에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압이 인가될 수 있다. 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가할 수 있다. 검증 시에, 프로그램의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인에 검증 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
예시적으로, 불휘발성 메모리 장치(110)의 프로그램 동작 시에, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111)의 선택된 물리 페이지의 각 메모리 셀에 프로그램될 비트들 모두를 연속적으로 수신하고, 연속적으로 수신된 비트들에 기반한 한 번의 프로그램 동작을 통하여 선택된 물리 페이지의 프로그램을 완료할 수 있다. 프로그램의 완료는 해당 물리 페이지에 프로그램되어야 하는 모든 비트들이 읽기 가능한 상태로 프로그램되었으며, 해당 물리 페이지에 대한 추가적인 프로그램이 금지됨을 의미한다.
읽기 동작은 검증 읽기와 유사하게 수행된다. 읽기 동작 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 읽기 동작의 대상인 선택된 메모리 셀들에 연결된 워드 라인에 읽기 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압을 인가할 수 있다. 읽기 동작의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 데이터 입출력 회로(117)를 통해 출력될 수 있다.
소거 동작은 복수의 소거 루프들을 포함할 수 있다. 소거 루프는 패스가 판별될 때까지 반복될 수 있다. 각 소거 루프는 소거 및 검증을 포함할 수 있다. 소거 시에, 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인들에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압들을 인가할 수 있다. 기판을 통해, 선택된 메모리 셀들의 채널들에 소거 전압이 인가될 수 있다. 검증 시에, 소거의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인들에 소거 검증 전압을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
프로그램 제어부(PCU2)는 도 2를 참조하여 설명된 방법에 따라 프로그램 동작을 수행하도록, 행 디코더 회로(113), 페이지 버퍼 회로(115) 및 데이터 입출력 회로(117)를 제어할 수 있다.
도 4는 본 발명의 실시 예에 따른 페이지 버퍼 회로(115)를 보여주는 블록도이다. 예시적으로, 하나의 비트 라인(BL)에 대응하는 구성들이 도 4에 도시된다. 도 3 및 도 4를 참조하면, 페이지 버퍼 회로(115)는 제어 회로(CC), 캐시 래치(CL), 데이터 래치들(DL1, DL2), 그리고 센스 래치(SL)를 포함한다.
제어 회로(CC)는 데이터 라인(DL) 및 비트 라인(BL)에 연결된다. 제어 회로(CC)는 데이터 라인(DL)을 통해 전송되는 데이터를 캐시 래치(CL)에 로드할 수 있다. 제어 회로(CC)는 제어 로직 회로(119)의 제어에 따라, 캐시 래치(CL)에 로드된 데이터를 데이터 래치들(DL1, DL2) 중 하나로 덤프할 수 있다. 제어 회로(CC)는 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)에 로드된 데이터에 따라, 센스 래치(SL)를 설정할 수 있다. 센스 래치(SL)에 설정된 값에 따라, 비트 라인(BL)이 셋업될 수 있다.
비트 라인(BL)의 전압에 따라 센스 래치(SL)가 설정될 수 있다. 제어 회로(CC)는 센스 래치(SL)에 설정된 값에 따라, 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)를 설정할 수 있다. 제어 회로(CC)는 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)에 설정된 데이터를 데이터 라인(DL) 또는 패스-페일 체크 회로(PFC)로 출력할 수 있다.
예시적으로, 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)의 수는 각 메모리 블록의 각 메모리 셀에 프로그램되는 비트들의 수, 즉 하나의 물리 페이지에 속한 논리 페이지들의 수에 따라 결정될 수 있다.
도 5 및 도 6은 본 발명의 실시 예에 따른 프로그램 동작을 입출력 라인들(DQ) 및 레디-비지 신호(RnB)의 관점으로 보여주는 타이밍도이다. 도 1, 도 3, 도 4 및 도 5를 참조하면, 제1 시간(T1)에, 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제1 입력 시퀀스(S_P1)를 전송할 수 있다. 예를 들어, 컨트롤러(120)는 입출력 라인들(DQ)을 통해 데이터 입력 커맨드(C_Din), 어드레스(ADDR_P), 제1 데이터(D_P1), 덤프 커맨드(C_DM), 그리고 종료 커맨드(C_E1)를 전송할 수 있다. 데이터 입력 커맨드(C_Din)는 프로그램할 데이터가 입력됨을 가리키며, '80h'일 수 있다. 어드레스(ADDR_P)는 데이터가 프로그램될 메모리 셀들, 예를 들어 물리 페이지의 어드레스를 가리킨다. 제1 데이터(D_P1)는 어드레스(ADDR_P)에 대응하는 물리 페이지에 속한 논리 페이지들 중 하나의 논리 페이지의 데이터일 수 있다. 덤프 커맨드(C_DM)는 데이터의 덤프를 요청하는 커맨드이며, 'C0h'일 수 있다. 종료 커맨드(C_E1)는 첫 번째 논리 페이지의 전송이 종료되었음을 가리키며, '11h'일 수 있다.
제1 입력 시퀀스(S_P1in)가 진행되는 동안, 불휘발성 메모리 장치(110)는 레디-비지 신호를 하이 레벨의 레디 상태로 유지할 수 있다. 내부 레디-비지 신호(iRnB)는 불휘발성 메모리 장치(110)가 컨트롤러(120)로 출력하는 레디-비지 신호(RnB)와 별도로, 불휘발성 메모리 장치(110)의 내부에서 동작이 수행되는지를 가리킬 수 있다. 제1 입력 시퀀스(S_P1in)가 진행되는 동안, 내부 레디-비지 신호(iRnB)는 하이 레벨의 레디 상태로 유지될 수 있다.
제1 입력 시퀀스(S_P1in)에서, 컨트롤러(120)로부터 입출력 라인들(DQ)을 통해 불휘발성 메모리 장치(110)로 전송되는 제1 데이터(D_P1)는 캐시 래치들(CL)에 저장될 수 있다. 입출력 라인들(DQ)을 통해 덤프 커맨드(C_DM) 및 종료 커맨드(C_E1)가 수신됨에 따라, 불휘발성 메모리 장치(110)는 캐시 래치(CL)에 로드된 제1 데이터(D_P1)를 제1 데이터 래치들(DL1) 또는 제2 데이터 래치들(DL2)에 덤프할 수 있다. 불휘발성 메모리 장치(110)가 제1 데이터(D_P1)를 덤프함에 따라, 제2 시간(T2)에 불휘발성 메모리 장치(110)의 내부 레디-비지 신호(iRnB)는 로우 레벨의 비지 상태로 전환된다. 레디-비지 신호(RnB) 또한 로우 레벨의 비지 상태로 전환된다. 제1 데이터(D_P1)의 덤핑이 완료되면, 제3 시간(T3)에, 내부 레디-비지 신호(iRnB)와 레디-비지 신호(RnB)가 각각 하이 레벨의 레디 상태로 전환된다.
제3 시간(T3)에 레디-비지 신호(RnB)가 하이 레벨의 레디 상태로 천이함에 따라, 컨트롤러(120)는 컨펌 시퀀스(S_CFM)를 진행한다. 예를 들어, 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제1 컨펌 커맨드(C_PC1), 어드레스(ADDR_P), 그리고 제2 컨펌 커맨드(C_PC2)를 순차적으로 전송할 수 있다. 제1 컨펌 커맨드(C_PC1)는 컨펌 시퀀스(S_CFM)의 시작을 가리키며, '88h'일 수 있다. 어드레스(ADDR_P)는 프로그램 동작이 수행될 메모리 셀들, 예를 들어 물리 페이지의 어드레스를 가리킨다. 제2 컨펌 커맨드(C_PC2)는 컨펌 시퀀스의 종료를 가리키며, '15h'일 수 있다.
입출력 라인들(DQ)을 통해 컨펌 시퀀스(S_CFM)가 수신됨에 따라, 제4 시간(T4)에, 불휘발성 메모리 장치(110)는 첫 번째 프로그램 루프의 프로그램을 시작한다. 불휘발성 메모리 장치(110)의 내부 레디-비지 신호(iRnB)는 로우 레벨의 비지 상태로 천이한다. 첫 번째 프로그램 루프의 프로그램이 시작될 때, 불휘발성 메모리 장치(110)는 레디-비지 신호(RnB)를 로우 레벨의 비지 상태로 천이한다. 첫 번째 프로그램 루프의 프로그램이 수행되는 동안 제어 회로(CC) 및 캐시 래치(CL)가 데이터를 수신할 수 있는 상태가 되면, 제5 시간(T5)에, 불휘발성 메모리 장치(110)는 레디-비지 신호(RnB)를 하이 레벨의 레디 상태로 천이한다.
제5 시간(T5)에 레디-비지 신호(RnB)가 하이 레벨의 레디 상태로 천이함에 따라, 컨트롤러(120)는 제2 데이터 입력 시퀀스(S_P2in)를 진행한다. 예를 들어, 컨트롤러(120)는 데이터 입력 커맨드(Din), 어드레스(ADDR_P), 제2 데이터(D_P2), 그리고 종료 커맨드(C_E2)를 순차적으로 전송할 수 있다. 제1 데이터 입력 시퀀스(S_P1in)와 비교하면, 제2 데이터 입력 시퀀스(S_P2in)에서 컨트롤러(120)는 제2 데이터(D_P2)를 전송한다. 제2 데이터(D_P2)는 어드레스(ADDR_P)에 해당하는 메모리 셀들에 프로그램될 두 번째 논리 페이지의 데이터일 수 있다. 또한, 컨트롤러(120)는 덤프 커맨드(C_DM)를 불휘발성 메모리 장치(110)로 전송하지 않고, 종료 커맨드(C_E2)를 불휘발성 메모리 장치(110)로 전송할 수 있다. 종료 커맨드(C_E2)는 두 번째 논리 페이지의 데이터의 전송이 완료되었음을 가리키며, '12h'일 수 있다.
도 1 및 도 3 내지 도 6을 참조하면, 입출력 라인들(DQ)을 통해 종료 커맨드(C_E2)가 수신됨에 따라, 제6 시간(T6)에, 어드레스(ADDR_P)에 대응하는 메모리 셀들에 프로그램될 데이터 전부가 페이지 버퍼 회로(115)에 로드된다. 따라서, 불휘발성 메모리 장치(110)는 레디-비지 신호(RnB)를 로우 레벨의 비지 상태로 천이하고, 프로그램 동작을 지속할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 첫 번째 프로그램 루프의 검증을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 프로그램될 데이터가 모두 수신된 후에, 검증 읽기 및 패스-페일 체크를 수행할 수 있다.
프로그램 동작이 지속됨에 따라, 제7 시간(T7) 및 제8 시간(T8)의 사이에 불휘발성 메모리 장치(110)는 제1 데이터(D_P1) 및 제2 데이터(D_P2)에 기반하여 두 번째 프로그램 루프를 수행할 수 있다. 제k 시간(Tk)에, 불휘발성 메모리 장치(110)가 n-번째 프로그램 루프를 수행함에 따라, 프로그램 동작이 종료될 수 있다. 프로그램 동작이 종료되면, 불휘발성 메모리 장치(110)의 내부 레디-비지 신호(iRnB) 및 레디-비지 신호(RnB)는 각각 하이 레벨의 레디 상태로 천이할 수 있다.
예시적으로, 첫 번째 프로그램 루프의 검증 시에 제2 데이터(D_P2)가 필요할 수 있다. 따라서, 본 발명의 실시 예들에 따르면, 첫 번째 프로그램 루프의 프로그램은 제2 데이터(D_P2)의 전송과 병렬적으로 수행되고, 첫 번째 프로그램 루프의 검증은 제2 데이터(D_P2)가 전송된 후에 수행될 수 있다. 이는 도 8 및 도 9를 참조하여 더 상세하게 설명된다.
도 7은 메모리 셀들에 프로그램되는 데이터에 따라 메모리 셀들의 문턱 전압들이 형성된 예를 보여준다. 도 7에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 즉, 도 7에 프로그램 동작이 수행된 메모리 셀들의 문턱 전압 산포들이 도시된다.
도 7을 참조하면, 제1 데이터(D_P1)의 비트가 '1'이고 제2 데이터(D_P2)의 비트가 '1'인 때에, 메모리 셀들은 프로그램 동작이 수행되어도 소거 상태(E)를 유지한다. 제1 데이터(D_P1)의 비트가 '0'이고 제2 데이터(D_P2)의 비트가 '1'인 때에, 메모리 셀들은 프로그램 동작이 수행된 후에 제1 프로그램 상태(P1)를 갖는다. 제1 프로그램 상태(P1)는 제1 검증 전압(VFY1)을 통해 검증된다. 제1 데이터(D_P1)의 비트가 '0'이고 제2 데이터(D_P2)의 비트가 '0'인 때에, 메모리 셀들은 프로그램 동작이 수행된 후에 제2 프로그램 상태(P2)를 갖는다. 제2 프로그램 상태(P2)는 제2 검증 전압(VFY2)을 이용하여 검증될 수 있다. 제1 데이터(D_P1)의 비트가 '1'이고 제2 데이터(D_P2)의 비트가 '0'인 때에, 메모리 셀들은 프로그램 동작이 수행된 후에 제3 프로그램 상태(P3)를 갖는다. 제3 프로그램 상태(P3)는 제3 검증 전압(VFY3)을 이용하여 검증될 수 있다.
본 발명의 실시 예에 따라 제2 데이터(D_P2)의 전송 시간을 숨기는 때에, 첫 번째 프로그램 루프의 프로그램은 제2 데이터(D_P2)의 전송과 병렬적으로 수행되고, 첫 번째 프로그램 루프의 검증은 제2 데이터(D_P2)가 전송된 후에 수행될 수 있다. 첫 번째 프로그램 루프의 검증이 제2 데이터(D_P2)의 전송 후에 수행되는 것은 도 8 및 도 9를 참조하여 더 상세하게 설명된다.
본 발명의 실시 예에 따라 제2 데이터(D_P2)의 전송 시간을 숨기기 위하여, 컨트롤러(120)는 가장 낮은 문턱 전압 범위에 해당하는 상태(예를 들어, 소거 상태(E))와 그 다음으로 낮은 문턱 전압 범위에 해당하는 상태(예를 들어, 제1 프로그램 상태(P1))의 사이에 판별점(DP1)을 갖는 데이터를 먼저 전송하는 제1 데이터(D_P1)로 선택하도록 구성된다. 판별점(DP1)은 가장 인접한 비트들의 값들이 서로 다른 포인트를 가리킨다. 예를 들어, 제1 데이터(D_P1)에서, 소거 상태(E)는 '1'에 해당하고, 제1 프로그램 상태(P1)는 '0'에 해당한다. 따라서, 제1 데이터(D_P1)가 먼저 전송되는 데이터로 선택된다. 판별점(DP1)에 관하여는 도 10 내지 도 16을 참조하여 더 상세하게 설명된다.
도 8은 본 발명의 실시 예들에 따라 프로그램 동작이 수행되는 과정을 보여주는 순서도이다. 도 1, 도 3 및 도 8을 참조하면, S210 단계에서, 불휘발성 메모리 장치(110)는 제1 데이터(D_P1) 및 컨펌 커맨드(C_PC)를 수신할 수 있다.
S220 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가함으로써, 프로그램 동작의 프로그램 및 검증 중에서 프로그램을 수행할 수 있다. 이후에, S230 단계에서, 불휘발성 메모리 장치(110)는 제2 데이터(D_P2)가 수신될 때까지 프로그램 동작을 중지하고 대기할 수 있다.
제2 데이터(D_P2)가 수신되면, S240 단계에서, 불휘발성 메모리 장치(1100는 검증을 수행한다. 검증의 결과가 패스이면, 프로그램 동작은 종료된다. 검증의 결과가 페일이면, S260 단계에서 프로그램 전압이 증가되고. S270 단계에서 프로그램 전압을 인가하여 프로그램이 수행된다. 이후에, S240 단계에서 검증이 다시 수행될 수 있다.
도 9는 검증 시에 검증 읽기가 수행되는 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 9를 참조하면, S310 단계 내지 S330 단계에서, 제1 프로그램 상태(P1)에 대한 검증 읽기가 수행된다. S310 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 셀들에 연결된 워드 라인에 제1 검증 전압(VFY1)을 인가하여 검증 읽기를 수행한다. 검증 읽기의 결과는 센스 래치들(SL)에 저장될 수 있다. S320 단계에서, 제1 프로그램 상태(P1)에 대한 선택 덤프가 수행된다. 예를 들어, 제어 회로(CC)는 특정한 비트 라인에 연결된 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)에 저장된 데이터가 제2 프로그램 상태(P2) 또는 제3 프로그램 상태(P3)에 대응할 때, 해당 비트 라인에 연결된 센스 래치(SL)에 저장된 검증 읽기의 결과를 초기화할 수 있다. 예를 들어, 제어 회로(CC)는 센스 래치(SL)에 저장된 검증 읽기의 결과가 페일을 가리키도록 초기화할 수 있다. 이후에, S330 단계에서, 금지 덤프가 수행된다. 예를 들어, 제어 회로(CC)는 센스 래치들(SL) 중에서 패스에 해당하는 값을 저장하는 센스 래치들과 연관된 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)에 패스를 가리키는 정보를 저장할 수 있다.
S340 단계 내지 S360 단계에서, 제2 프로그램 상태(P2)에 대한 검증 읽기가 수행된다. S340 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 셀들에 연결된 워드 라인에 제2 검증 전압(VFY2)을 인가하여 검증 읽기를 수행한다. 검증 읽기의 결과는 센스 래치들(SL)에 저장될 수 있다. S350 단계에서, 제2 프로그램 상태(P2)에 대한 선택 덤프가 수행된다. 예를 들어, 제어 회로(CC)는 특정한 비트 라인에 연결된 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)에 저장된 데이터가 제3 프로그램 상태에 대응할 때, 해당 비트 라인에 연결된 센스 래치(SL)에 저장된 검증 읽기의 결과를 초기화할 수 있다. 예를 들어, 제어 회로(CC)는 센스 래치(SL)에 저장된 검증 읽기의 결과가 페일을 가리키도록 초기화할 수 있다. 이후에, S360 단계에서, 금지 덤프가 수행된다. 예를 들어, 제어 회로(CC)는 센스 래치들(SL) 중에서 패스에 해당하는 값을 저장하는 센스 래치들과 연관된 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)에 패스를 가리키는 정보를 저장할 수 있다.
S370 단계 및 S380 단계에서, 제3 프로그램 상태(P3)에 대한 검증 읽기가 수행된다. S370 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 셀들에 연결된 워드 라인에 제3 검증 전압(VFY3)을 인가하여 검증 읽기를 수행한다. 검증 읽기의 결과는 센스 래치들(SL)에 저장될 수 있다. S380 단계에서, 금지 덤프가 수행된다. 예를 들어, 제어 회로(CC)는 센스 래치들(SL) 중에서 패스에 해당하는 값을 저장하는 센스 래치들과 연관된 데이터 래치들(DL1, DL2) 또는 데이터 래치들(DL1, DL2)과 캐시 래치(CL)에 패스를 가리키는 정보를 저장할 수 있다.
상술된 바와 같이, 선택 덤프를 수행할 때에 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 가리키는 정보가 요구되며, 해당 정보는 제1 데이터(D_P1) 및 제2 데이터(D_P2)가 모두 존재하여 획득될 수 있다. 따라서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 첫 번째 프로그램 루프의 프로그램을 수행하고, 제2 데이터(D_P2)가 수신될 때까지 첫 번째 프로그램 루프의 검증을 홀드(hold)할 수 있다.
예시적으로, 도 9에서, 제1 내지 제3 프로그램 상태들(P1~P3)에 대한 검증 읽기들이 순차적으로 수행되는 것으로 설명되었다. 그러나, 제1 내지 제3 프로그램 상태들(P1~P3) 중 적어도 하나의 프로그램 상태의 검증이 먼저 패스된 때에, 먼저 패스된 적어도 하나의 프로그램 상태와 연관된 검증 읽기는 생략될 수 있다.
도 9에 도시된 바와 같이, 제1 프로그램 상태(P1)의 선택 덤프(S320 단계)는 제1 검증 전압(VFY1)을 이용한 검증 읽기(S310 단계)가 수행된 후에 수행될 수 있다. 따라서, 첫 번째 프로그램 루프의 프로그램이 제2 데이터(D_P2)의 전송과 병렬적으로 수행되는 것에 더하여, 첫 번째 프로그램 루프의 검증의 제1 검증 전압(VFY1)을 이용한 검증 읽기가 제2 데이터(D_P2)의 전송과 병렬적으로 수행되는 것으로 본 발명의 기술적 사상이 응용될 수 있다.
도 10은 소거 상태의 메모리 셀들의 문턱 전압 산포들을 보여준다. 도 10에서, 가로 축은 메모리 셀들의 문턱 전압들(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 7 및 도 10을 참조하면, 참조기호 'E_E'는 프로그램 동작 시에 소거 상태(E)를 유지하는 메모리 셀들을 가리킨다. 참조기호 'E_P1'는 소거 상태(E)로부터 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들을 가리킨다. 참조기호'E_P2'는 소거 상태(E)로부터 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들을 가리킨다. 참조기호'E_P3'는 소거 상태(E)로부터 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들을 가리킨다.
참조기호 'W_E'는 소거 상태(E)의 메모리 셀들에 해당하는 문턱 전압(Vth)의 범위를 가리킨다. 참조기호 'W_P1'는 제1 프로그램 상태(P1)의 메모리 셀들에 해당하는 문턱 전압(Vth)의 범위를 가리킨다. 참조기호 'W_P2'는 제2 프로그램 상태(P2)의 메모리 셀들에 해당하는 문턱 전압(Vth)의 범위를 가리킨다. 참조기호 'W_P3'는 제3 프로그램 상태(P3)의 메모리 셀들에 해당하는 문턱 전압(Vth)의 범위를 가리킨다.
프로그램 동작이 수행되기 전에, 메모리 셀들(E_E, E_P1, E_P2, E_P3)은 소거 상태(E)의 문턱 전압 범위(W_E)에 속할 수 있다.
도 11은 도 10의 메모리 셀들에서 첫 번째 프로그램 루프가 수행되는 과정을 보여준다. 도 11에서, 가로 축은 시간(T)을 가리키고, 세로 축은 입출력 라인들(DQ)을 통해 전송되는 데이터 및 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 3, 도 7, 도 10 및 도 11을 참조하면, 제1 시간(T1)에 입출력 라인(DQ)을 통해 페이지 버퍼 회로(115)에 제1 데이터(D_P1)가 입력될 수 있다. 제1 데이터(D_P1)의 입력이 완료되면, 페이지 버퍼 회로(115)는 제1 데이터(D_P1)에 따라 비트 라인들(BL)을 셋업할 수 있다. 예를 들어, 소거 상태(E) 및 제3 프로그램 상태(P3)로 프로그램될 메모리 셀들(E_E, E_P3)에 해당하는 비트 라인들은 프로그램 금지로 설정될 수 있다. 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P3)로 프로그램될 메모리 셀들(E_P1, E_P2)에 해당하는 비트 라인들은 프로그램 되도록 설정될 수 있다. 이후에 제2 시간(T2)에, 행 디코더 회로(113)는 선택된 워드 라인에 프로그램 전압(VPGM)을 인가할 수 있다. 프로그램 전압(VPGM)을 인가하는 프로그램 동안에, 입출력 라인들(DQ)을 통해 제2 데이터(D_P2)가 페이지 버퍼 회로(115)에 입력될 수 있다.
제2 데이터(D_P2)의 입력이 완료되면, 제3 시간(T3)에, 페이지 버퍼 회로(115)는 비트 라인들(BL)을 프리차지할 수 있다. 예를 들어, 제1 검증 전압(VFY1)을 이용한 검증 읽기를 수행하기 전에, 페이지 버퍼 회로(115)는 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들(E_P1)에 해당하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압들을 충전할 수 있다. 페이지 버퍼 회로(115)는 나머지 비트 라인들에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압들을 충전하거나 또는 나머지 비트 라인들을 플로팅할 수 있다. 이후에, 행 디코더 회로(113)는 선택된 워드 라인에 제1 검증 전압(VFY1)을 인가할 수 있다.
페이지 버퍼 회로(115)가 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들(E_P2)에 대응하는 비트 라인들을 충전한 후에, 행 디코더 회로(113)가 선택된 워드 라인에 제2 검증 전압(VFY2)을 인가할 수 있다. 또한, 페이지 버퍼 회로(115)가 제3 프로그램 상태(P3)로 프로그램될 메모리 셀들(E_P3)에 대응하는 비트 라인들을 충전한 후에, 행 디코더 회로(113)가 선택된 워드 라인에 제3 검증 전압(VFY3)을 인가할 수 있다.
다른 예로서, 페이지 버퍼 회로(115)는 프로그램 상태들(P1~P3)에 관계 없이, 검증 전압들(VFY1~VFY3) 중 하나가 선택된 워드 라인에 인가되기 전에, 모든 비트 라인들(BL)에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 충전하도록 구성될 수 있다.
도 11에 도시된 첫 번째 프로그램 루프가 진행되면, 메모리 셀들의 문턱 전압들은 도 10으로부터 도 12로 변화될 수 있다. 도 12를 참조하면, 제1 및 제2 프로그램 상태들(P1, P2)로 프로그램되는 메모리 셀들(E_P1, E_P2)의 문턱 전압들이 상승할 수 있다. 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들(E_P3)은 제1 데이터(D_P1)에 따라 첫 번째 프로그램 루프에서 프로그램 금지되었으므로, 메모리 셀들(E_P3)의 문턱 전압들은 상승하지 않고 유지된다.
도 13은 도 11에 이어서 두 번째 프로그램 루프가 수행되는 과정을 보여준다. 도 12 및 도 13을 참조하면, 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들(E_P1) 중 일부(MC_P)의 문턱 전압들은 제1 검증 전압(VFY1)보다 높고 나머지 일부의 문턱 전압들은 제1 검증 전압(VFY1) 이하인 상태이다. 따라서, 메모리 셀들(E_P1) 중 일부(MC_P)는 프로그램 금지로 설정되고, 나머지 일부는 프로그램으로 설정된다. 제2 및 제3 프로그램 상태들(P2, P3)로 프로그램되는 메모리 셀들(E_P2, E_P3)은 모두 페일 상태이다. 따라서, 메모리 셀들(E_P2, E_P3)은 프로그램으로 설정된다. 이후에, 제4 시간(T4)에, 증가된 프로그램 전압(VPGM)이 인가된다.
증가된 프로그램 전압(VPGM)이 인가되면, 메모리 셀들의 문턱 전압들은 도 12로부터 도 14로 변화된다. 도 14를 참조하면, 제2 및 제3 프로그램 상태(P2, P3)로 프로그램되는 메모리 셀들(E_P2, E_P3)의 문턱 전압들이 증가된다. 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들(E_P1) 중에서 일부(MC_P)의 문턱 전압들이 상승하지 않으므로, 메모리 셀들(E_P1)의 문턱 전압들이 증가하되 산포폭이 감소할 수 있다.
도 15는 제2 데이터(D_P2)가 먼저 전송되고 첫 번째 프로그램 루프의 프로그램이 수행된 때의 메모리 셀들의 문턱 전압들을 보여준다. 도 7에 도시된 바와 같이, 제2 데이터(D_P2)에서 소거 상태(E) 및 제1 프로그램 상태(P1)가 '1'에 대응하고, 제2 및 제3 프로그램 상태들(P2, P3)이 '0'에 대응한다. 따라서, 제2 데이터(D_P2)에 기반하여 첫 번째 프로그램 루프가 수행되면, 제2 및 제3 프로그램 상태들(P2, P3)로 프로그램되는 메모리 셀들(E_P2, E_P3)이 프로그램되고, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들(E_P1)이 프로그램 금지된다. 따라서, 도 15에 도시된 바와 같이, 메모리 셀들(E_P3, E_P2)의 문턱 전압들이 상승하고, 메모리 셀들(E_P1)의 문턱 전압들은 상승하지 않고 유지된다.
두 번째 프로그램 루프에서 증가된 프로그램 전압이 인가되면, 도 12에 도시된 일부 메모리 셀들(MC_P)은 증가된 프로그램 전압으로 프로그램되며, 따라서 과프로그램될 수 있다. 일부 메모리 셀들(MC_P)이 과프로그램되는 것을 방지하기 위하여, 도 16에 도시된 바와 같이, 두 번째 프로그램 루프의 프로그램 전압(VPGM)은 증가되지 않고 유지되어야 한다. 즉, 제2 데이터(D_P2)가 제1 데이터(D_P1)보다 먼저 불휘발성 메모리 장치(110)에 입력되고 프로그램 동작이 시작되면, 동일한 프로그램 전압(VPGM)을 이용하여 프로그램 루프가 두 번 수행되어야 한다. 따라서, 프로그램 동작의 시간이 감소되지 않고 오히려 증가할 수 있다.
본 발명의 실시 예에 따른 컨트롤러(120)는 가장 낮은 문턱 전압 범위에 해당하는 상태, 예를 들어 소거 상태(E)의 비트값과 그 다음으로 낮은 문턱 전압 범위에 해당하는 상태, 예를 들어 제1 프로그램 상태(P1)의 비트값이 다른 논리 페이지의 데이터를 불휘발성 메모리 장치(110)에 먼저 전송하도록 구성된다. 따라서, 가장 낮은 프로그램 상태(P1)로 프로그램되는 메모리 셀들(E_P1)이 첫 번째 프로그램 루프에서 프로그램되고 검증되며, 프로그램 루프의 수행 시간이 제2 데이터(D_P2)의 전송 시간과 숨겨진다(shadowed).
다른 예로서, 메모리 셀들의 신뢰성을 향상시키기 위하여, 도 15에 도시된 바와 같이 제1 데이터(D_P1)가 먼저 로드되고, 프로그램 동작이 시작될 수 있다. 제1 데이터(D_P1)에 기반하여 프로그램 동작의 첫 번째 루프의 프로그램이 수행되는 동안, 제2 데이터(D_P2)가 페이지 버퍼 회로(115)에 로드될 수 있다. 이 경우, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들(E_P2) 및 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들(E_P3)의 문턱 전압들이 도 15에 도시된 바와 같이 상승시킨 후에, 동일한 프로그램 전압(VPGM)을 이용하여 프로그램 루프가 다시 수행된다. 예를 들어, 메모리 셀들(E_P2, E_P3)의 문턱 전압들을 도 15에 도시된 바와 같이 상승시키는 사전 프로그램 후에, 프로그램 동작이 시작될 수 있다.
이 경우, 메모리 셀들(E_P2, E_P3)의 문턱 전압들이 도 15에 도시된 바와 같이 상승하는 것에 의해 메모리 셀들(E_P1)로 전달되는 커플링은, 메모리 셀들(E_P1)이 제1 프로그램 상태(P1)로 프로그램되는 동안 상쇄될 수 있다. 즉, 제1 데이터(D_P1)가 먼저 로드되고, 프로그램 동작이 시작된 후에 제2 데이터(D_P2)가 로드되면, 프로그램 동작 시에 발생하는 커플링이 감소한다. 따라서, 메모리 셀들에 프로그램된 데이터의 신뢰성이 향상된다.
도 17은 하나의 물리 페이지가 세 개의 논리 페이지들을 포함할 때에 본 발명의 실시 예에 따른 프로그램 동작이 수행되는 과정을 보여준다. 도 17에서, 가로 축은 시간을 가리킨다. 도 1, 도 3 및 도 17을 참조하면, 제1 시간(T1)에 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제1 데이터 입력 시퀀스(S_P1in)를 불휘발성 메모리 장치(110)로 전송한다. 제1 데이터 입력 시퀀스(S_P1in)는 첫 번째 논리 페이지의 데이터를 포함할 수 있다. 첫 번째 논리 페이지는 소거 상태(E) 및 가장 낮은 프로그램 상태(P1) 사이에 판별점(DP1)을 가질 수 있다.
제2 시간(T2)에, 불휘발성 메모리 장치(110)는 제1 데이터 입력 시퀀스(S_P1in)에 따라 덤핑을 수행한다. 불휘발성 메모리 장치(110)가 덤핑을 수행하는 동안, 내부 레디-비지 신호(iRnB) 및 레디-비지 신호(RnB)는 로우 레벨의 비지 상태로 천이할 수 있다. 덤핑이 완료되면, 제3 시간(T3)에, 불휘발성 메모리장치(110)는 레디-비지 신호(RnB)를 하이 레벨의 레디 상태로 천이한다. 내부 레디-비지 신호(iRnB) 또한 하이 레벨의 레디 상태로 천이할 수 있다.
레디-비지 신호(RnB)가 하이 레벨의 레디 상태로 천이함에 따라, 컨트롤러(120)는 컨펌 시퀀스(S_CFM)를 입출력 라인들(DQ)을 통해 불휘발성 메모리 장치(110)로 전송할 수 있다. 제4 시간(T4)에, 불휘발성 메모리 장치(110)는 프로그램 동작을 시작하며, 내부 레디-비지 신호(iRnB) 및 레디-비지 신호(RnB)는 로우 레벨의 비지 상태로 천이한다. 프로그램 동작이 완료될 때까지 내부 레디-비지 신호(iRnB)는 로우 레벨을 유지하는 반면, 불휘발성 메모리 장치(110)가 데이터를 수신할 수 있는 상태가 된 때에 레디-비지 신호(RnB)는 하이 레벨의 레디 상태로 천이한다.
레디-비지 신호(RnB)가 하이 레벨로 천이함에 따라, 제5 시간(T5)에, 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제2 데이터 입력 시퀀스(S_P2in)를 불휘발성 메모리 장치(110)로 전송한다. 제2 데이터 입력 시퀀스(S_P2in)는 두 번째 논리 페이지의 데이터를 포함할 수 있다. 제2 데이터 입력 시퀀스(S_P2in)가 진행되는 동안, 불휘발성 메모리 장치(110)는 첫 번째 프로그램 루프의 프로그램을 수행할 수 있다.
제2 데이터 입력 시퀀스(S_P2in)가 완료되면, 제6 시간(T6)에, 불휘발성 메모리 장치(110)는 제2 데이터를 덤핑할 수 있다. 불휘발성 메모리 장치(110)가 제2 데이터를 덤핑하는 동안, 레디-비지 신호(RnB)는 로우 레벨로 천이할 수 있다. 덤핑이 완료되면, 불휘발성 메모리 장치(110)는 레디-비지 신호(RnB)를 하이 레벨로 천이할 수 있다.
레디-비지 신호(RnB)가 하이 레벨로 천이함에 따라, 제7 시간(T7)에, 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제3 데이터 입력 시퀀스(S_P3in)를 불휘발성 메모리 장치로 전송한다. 제3 데이터 입력 시퀀스(S_P3in)는 세 번째 논리 페이지의 데이터를 포함할 수 있다.
예시적으로, 제1 프로그램 루프의 프로그램을 수행한 후에 모든 논리 페이지의 데이터가 수신될 때까지, 불휘발성 메모리 장치(110)는 프로그램 동작을 홀드하는 홀드 구간을 가질 수 있다.
제3 데이터 입력 시퀀스(S_P3in)가 완료되면, 제8 시간(T8)에, 불휘발성 메모리 장치(110)는 제1 프로그램 루프의 검증을 수행할 수 있다. 이후에, 불휘발성 메모리 장치(110)는 제9 시간(T9) 및 제10 시간(T10)의 사이에 두 번째 프로그램 루프를 수행할 수 있다. 제k 시간(Tk)에, 불휘발성 메모리 장치(110)는 n-번째 프로그램 루프를 수행하고, 프로그램 동작을 종료할 수 있다.
예시적으로, 각 메모리 셀에 2-비트가 프로그램되는 경우, 그리고 첫 번째 프로그램 루프의 프로그램이 완료된 후에도 제2 데이터의 로딩이 완료되지 않은 경우에도, 홀드 구간이 발생할 수 있다. 예를 들어, 첫 번째 프로그램 루프의 프로그램이 완료된 후 제2 데이터의 로딩이 완료될 때까지, 불휘발성 메모리 장치(110)는 제2 데이터의 로딩을 대기하며 다른 동작을 수행하지 않는 홀드 구간을 가질 수 있다.
본 발명의 기술적 사상은 하나의 물리 페이지에 2개 또는 3개의 논리 페이지가 포함되는 것으로 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상은 하나의 물리 페이지에 m-개의 논리 페이지들이 포함되는 것으로 확장될 수 있다. 즉, 본 발명의 기술적 사상은 하나의 물리 페이지에 m-개의 비트들이 프로그램되는 것으로 확장될 수 있다. 적어도 하나의 논리 페이지의 데이터가 불휘발성 메모리 장치(110)로 전송된 후에 프로그램 동작이 시작될 수 있다. 예를 들어, 불휘발성 메모리 장치(110)에서 첫 번째 프로그램 루프의 프로그램이 수행될 수 있다. 나머지 논리 페이지들의 데이터가 불휘발성 메모리 장치(110)로 전송된 후에, 프로그램 동작이 지속될 수 있다. 예를 들어, 첫 번째 프로그램 루프의 검증 및 두 번째 이하의 프로그램 루프들이 수행될 수 있다.
상술된 실시 예들에서, 각 메모리 셀에 2-비트가 프로그램되는 예를 가정하여 본 발명의 기술적 사상이 설명되었다. 그러나, 본 발명의 기술적 사상은 각 메모리 셀에 2-비트가 프로그램되는 것으로 한정되지 않는다.
도 18은 각 메모리 셀에 3-비트가 프로그램될 때에, 메모리 셀들이 갖는 문턱 전압들의 예를 보여준다. 도 19는 각 메모리 셀에 3-비트가 프로그램될 때에, 첫 번째 프로그램 루프가 수행되는 과정을 보여준다. 도 18에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 도 19에서, 가로 축은 시간(T)을 가리키고, 세로 축은 입출력 라인들(DQ)을 통해 전송되는 데이터 및 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 3, 도 18 및 도 19를 참조하면, 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 가질 수 있다. 메모리 셀들을 프로그램하기 위하여, 세 개의 페이지들에 해당하는 데이터(D_P1, D_P2, D_P3)가 페이지 버퍼 회로(115)에 로드될 수 있다. 하나의 비트 라인(BL)에 세 개의 데이터 래치들(DL, 도 4 참조)이 연결될 수 있다. 세 개의 데이터 래치들(DL)에 세 개의 페이지들에 각각 대응하는 3-비트가 로드될 수 있다.
예시적으로, 도 7, 도 12, 도 13 및 도 14를 참조하여 도시된 바와 같이, 소거 상태(E)에 해당하는 비트와 제1 프로그램 상태(P1)에 해당하는 비트가 서로 다른 페이지의 데이터가 제1 데이터(D_P1)로서 먼저 페이지 버퍼 회로(115)에 로드될 수 있다. 프로그램 동작의 첫 번째 프로그램 루프의 프로그램이 수행되는 동안, 나머지 두 개의 페이지들의 데이터(D_P2, D_P3)가 페이지 버퍼 회로(115)에 로드될 수 있다.
예시적으로, 도 7, 도 15 및 도 16을 참조하여 설명된 바와 같이, 소거 상태(E)와 제1 프로그램 상태(P1)에 해당하는 비트가 동일한 페이지의 데이터가 제1 데이터(D_P1)로서 먼저 페이지 버퍼 회로(115)에 로드될 수 있다. 예를 들어, 프로그램 동작 시에 발생하는 커플링이 큰 프로그램 상태, 즉 가장 높은 제7 프로그램 상태(P7) 또는 두 번째로 높은 제6 프로그램 상태(P6)의 비트가 프로그램 금지가 아닌 프로그램을 가리키는 페이지의 데이터가 제1 데이터(D_P1)로서 먼저 페이지 버퍼 회로(115)에 로드될 수 있다. 프로그램 동작의 첫 번째 프로그램 루프의 프로그램이 수행되는 동안, 나머지 두 개의 페이지들의 데이터(D_P2, D_P3)가 페이지 버퍼 회로(115)에 로드될 수 있다.
예시적으로, 메모리 셀들은 소거 상태로부터 한 번의 프로그램 동작을 통해 프로그램 완료될 수 있다. 프로그램 완료는, 메모리 셀들에 기입될 수 있는 비트들이 모두 기입되었으며, 메모리 셀들에 대한 추가 프로그램이 금지되는 것을 의미한다. 본 발명의 기술적 사상은 한 번의 프로그램 동작을 통해 메모리 셀들이 프로그램 완료되는 때에, 또는 둘 이상의 프로그램 동작을 통해 프로그램 완료되는 때에 적용될 수 있다.
도 20은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3, 도 7 및 도 20을 참조하면, S410 단계에서, 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 제1 데이터를 수신할 수 있다. 예를 들어, 하나의 페이지의 데이터가 데이터 입출력 회로(117)를 통해 페이지 버퍼 회로(115)에 로드될 수 있다. 제1 데이터는 소거 상태(E) 및 가장 낮은 프로그램 상태(P1) 사이에 판별점(DP1)을 가질 수 있다.
S420 단계에서, 불휘발성 메모리 장치(110)는 프로그램 동작의 첫 번째 프로그램 루프의 프로그램을 수행한다. S430 단계에서, 불휘발성 메모리 장치(110)는 첫 번째 프로그램 루프의 검증 읽기를 수행한다.
S440 단계에서, 제2 데이터가 수신되었는지 판별된다. 예를 들어, 두 번째 페이지의 데이터 또는 나머지 페이지들의 데이터가 페이지 버퍼 회로(115)에 로드되었는지 판별될 수 있다. 첫 번째 프로그램 루프의 프로그램 및 검증 읽기가 수행될 때까지 제2 데이터가 페이지 버퍼 회로(115)에 로드되지 않으면, 불휘발성 메모리 장치(110)는 제2 데이터가 수신될 때까지 프로그램 동작을 중지하고 대기할 수 있다. 예시적으로, 제1 데이터가 소거 상태(E) 및 가장 낮은 프로그램 상태(P1) 사이에 판별점을 가지므로, 가장 낮은 프로그램 상태(P1)에 해당하는 메모리 셀들의 문턱 전압들이 상승한다. 따라서, 가장 낮은 프로그램 상태(P1)에 대응하는 제1 검증 전압(VFY1)을 이용한 검증 읽기가 유효하게 수행될 수 있다.
S450 단계에서, 불휘발성 메모리 장치(110)는 제1 프로그램 루프의 선택 덤프 및 금지 덤프를 수행한다. 도 9를 참조하여 설명된 바와 같이, 선택 덤프 및 금지 덤프를 수행하려면 제2 데이터가 필요하다. 따라서, 불휘발성 메모리 장치(110)는 제2 데이터가 페이지 버퍼 회로(115)에 로드된 후에 첫 번째 프로그램 루프의 선택 덤프 및 금지 덤프를 수행할 수 있다.
S460 단계에서, 불휘발성 메모리 장치(110)는 제1 데이터 및 제2 데이터에 기반하여, 두 번째 프로그램 루프로부터 프로그램 동작이 지속된다.
도 8의 프로그램 동작과 비교하면, 불휘발성 메모리 장치(110)는 제1 데이터에 기반하여 검증 읽기를 더 수행할 수 있다. 제2 데이터가 수신되면, 불휘발성 메모리 장치(110)는 제1 데이터와 제2 데이터를 이용하여 검증 읽기의 결과에 대해 선택 덤프 및 금지 덤프를 수행할 수 있다. 따라서, 제2 데이터를 페이지 버퍼 회로(115)에 로드하는 시간이 검증 읽기를 수행하는 시간에 의해 더 숨겨질(shadowed) 수 있다.
도 21은 도 20에 도시된 프로그램 동작의 첫 번째 프로그램 루프가 수행되는 과정을 보여준다. 도 21에서, 가로 축은 시간(T)을 가리키고, 세로 축은 입출력 라인들(DQ)을 통해 전송되는 데이터 및 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 3 및 도 21을 참조하면, 제1 시간(T1)에 입출력 라인(DQ)을 통해 페이지 버퍼 회로(115)에 제1 데이터(D_P1)가 입력될 수 있다. 제1 데이터(D_P1)의 입력이 완료되면, 페이지 버퍼 회로(115)는 제1 데이터(D_P1)에 따라 비트 라인들(BL)을 셋업할 수 있다. 제2 시간(T2)에, 행 디코더 회로(113)는 선택된 워드 라인에 프로그램 전압(VPGM)을 인가할 수 있다. 제3 시간(T3)에, 페이지 버퍼 회로(115)는 비트 라인들(BL)을 프리차지하고, 행 디코더 회로(113)는 선택된 워드 라인에 제1 검증 전압(VFY1)을 인가할 수 있다. 프로그램 전압(VPGM)이 인가되고, 제1 검증 전압(VFY1)을 인가하는 프로그램 동안에, 입출력 라인들(DQ)을 통해 제2 데이터(D_P2)가 페이지 버퍼 회로(115)에 입력될 수 있다.
제2 데이터(D_P2)가 페이지 버퍼 회로(115)에 로드되고, 제1 검증 전압(VFY1)을 이용한 검증 읽기가 완료되면, 제1 덤프(DMP1)가 수행된다. 제1 덤프(DMP1)는 제1 검증 전압(VFY1)과 연관된 프로그램 상태들로 프로그램되는 메모리 셀들에 대응하는 검증 읽기의 결과들을 선택하는 선택 덤프를 포함할 수 있다. 제1 덤프(DMP1)는 선택 덤프에 의해 선택된 검증 읽기의 결과들을 페이지 버퍼 회로(115)의 데이터 래치들(DL, 도 4 참조)에 반영하는 금지 덤프를 더 포함할 수 있다.
이후에, 제1 데이터(D_P1) 및 제2 데이터(D_P2)에 기반하여, 제4 시간(T4)에 두 번째 프로그램 루프가 수행될 수 있다. 두 번째 프로그램 루프에서, 프로그램 전압(VPGM)을 인가하는 프로그램 및 제1 내지 제3 검증 전압들(VFY1~VFY3)을 인가하는 검증 읽기들이 수행될 수 있다. 제1 검증 전압(VFY1)이 인가된 후에 그리고 제2 검증 전압(VFY2)이 인가되기 전에, 제1 검증 전압(VFY1)과 연관된 검증 읽기의 결과를 선택하는 선택 덤프 및 선택된 검증 읽기의 결과를 반영하는 금지 덤프를 포함하는 제1 덤프(DMP2)가 수행될 수 있다. 제2 검증 전압(VFY2)이 인가된 후에 그리고 제3 검증 전압(VFY3)이 인가되기 전에, 제2 검증 전압(VFY2)과 연관된 검증 읽기의 결과를 선택하는 선택 덤프 및 선택된 검증 읽기의 결과를 반영하는 금지 덤프를 포함하는 제1 덤프(DMP2)가 수행될 수 있다. 제3 검증 전압(VFY3)이 인가된 후에, 검증 읽기의 결과를 반영하는 금지 덤프를 포함하는 제3 덤프(DMP3)가 수행될 수 있다.
예시적으로, 첫 번째 프로그램 루프에서 제2 검증 전압(VFY2)과 연관된 프로그램 상태 및 제3 검증 전압(VFY3)과 연관된 프로그램 상태에서 프로그램 금지가 발생할 확률이 매우 낮으므로, 제2 검증 전압(VFY2)과 제3 검증 전압(VFY3)을 이용한 검증 읽기들은 첫 번째 프로그램 루프에서 생략될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 22에 도시된 바와 같이, 첫 번째 프로그램 루프에서도 제1 내지 제3 검증 전압들(VFY1~VFY3)을 이용한 검증 읽기들이 수행될 수 있다.
도 23은 도 20의 프로그램 동작의 프로그램 루프들이 수행되는 과정을 보여주는 타이밍도이다. 도 23에서, 가로 축은 시간을 가리킨다. 도 1, 도 3, 도 7, 도 20 및 도 23을 참조하면, 제1 시간(T1)에 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제1 데이터 입력 시퀀스(S_P1in)를 불휘발성 메모리 장치(110)로 전송한다. 제1 데이터 입력 시퀀스(S_P1in)는 첫 번째 논리 페이지의 데이터를 포함할 수 있다. 첫 번째 논리 페이지는 소거 상태(E) 및 가장 낮은 프로그램 상태(P1) 사이에 판별점(DP1)을 가질 수 있다.
제2 시간(T2)에, 불휘발성 메모리 장치(110)는 제1 데이터 입력 시퀀스(S_P1in)에 따라 덤핑을 수행한다. 불휘발성 메모리 장치(110)가 덤핑을 수행하는 동안, 내부 레디-비지 신호(iRnB) 및 레디-비지 신호(RnB)는 로우 레벨의 비지 상태로 천이할 수 있다. 덤핑이 완료되면, 제3 시간(T3)에, 불휘발성 메모리장치(110)는 레디-비지 신호(RnB)를 하이 레벨의 레디 상태로 천이한다. 내부 레디-비지 신호(iRnB) 또한 하이 레벨의 레디 상태로 천이할 수 있다.
레디-비지 신호(RnB)가 하이 레벨의 레디 상태로 천이함에 따라, 컨트롤러(120)는 컨펌 시퀀스(S_CFM)를 입출력 라인들(DQ)을 통해 불휘발성 메모리 장치(110)로 전송할 수 있다. 제4 시간(T4)에, 불휘발성 메모리 장치(110)는 프로그램 동작을 시작하며, 내부 레디-비지 신호(iRnB) 및 레디-비지 신호(RnB)는 로우 레벨의 비지 상태로 천이한다. 프로그램 동작이 완료될 때까지 내부 레디-비지 신호(iRnB)는 로우 레벨을 유지하는 반면, 불휘발성 메모리 장치(110)가 데이터를 수신할 수 있는 상태가 된 때에 레디-비지 신호(RnB)는 하이 레벨의 레디 상태로 천이한다.
레디-비지 신호(RnB)가 하이 레벨로 천이함에 따라, 제5 시간(T5)에, 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제2 데이터 입력 시퀀스(S_P2in)를 불휘발성 메모리 장치(110)로 전송한다. 제2 데이터 입력 시퀀스(S_P2in)는 두 번째 논리 페이지의 데이터를 포함할 수 있다. 제2 데이터 입력 시퀀스(S_P2in)가 진행되는 동안, 불휘발성 메모리 장치(110)는 첫 번째 프로그램 루프의 프로그램(PGM_L1) 및 제1 검증 전압(VFY1)을 이용한 검증 읽기(VR_L1)를 각각 제4 시간(T4) 및 제5 시간(T5)에 수행할 수 있다.
제6 시간(T6)에 제2 데이터 입력 시퀀스(S_P2in)가 종료됨에 따라, 레디-비시 신호(RnB)는 로우 레벨의 하이 상태로 천이할 수 있다. 제7 시간(T7)에 제1 프로그램 루프의 검증 읽기(VR_L1)가 종료되면, 첫 번째 프로그램 루프의 나머지 검증(V_L1)이 수행된다. 예를 들어, 도 21에 도시된 바와 같이, 나머지 검증(V_L1)은 제1 덤프(DMP1) 및 패스-페일 체크를 포함할 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 나머지 검증(V_L1)은 제1 덤프(DMP1), 제2 검증 전압(VFY2)을 이용한 검증 읽기, 제2 덤프(DMP2), 제3 검증 전압(VFY3)을 이용한 검증 읽기, 제3 덤프(DMP3), 그리고 패스-페일 체크를 포함할 수 있다.
이후에, 제8 시간(T8)에 두 번째 프로그램 루프(L2)가 수행되고, 프로그램 동작이 지속될 수 있다.
도 24는 데이터 입력 시퀀스의 소요시간이 증가하는 때에, 제1 덤프(DMP1)가 지연되는 예를 보여준다. 도 24에서, 가로 축은 시간(T)을 가리키고, 세로 축은 입출력 라인들(DQ)을 통해 전송되는 데이터 및 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 3 및 도 24를 참조하면, 도 21과 비교하여 제1 데이터(D_P1)가 로드되는 시간 및 제2 데이터(D_P2)가 로드되는 시간이 증가한 것으로 도시되어 있다. 예를 들어, 제2 데이터(D_P2)는 제1 검증 전압(VFY1)을 이용한 검증 읽기가 완료된 후에도 지속될 수 있다. 제2 데이터(D_P2)의 로드가 완료될 때까지, 제1 덤프(DMP1)는 지연될 수 있다. 예를 들어, 제1 덤프(DMP1)는 제1 검증 전압(VFY1)을 이용한 검증 읽기가 완료될 때까지 지연되어 수행될 수 있다.
도 25는 데이터의 로딩 시간이 증가되어 홀드 구간이 발생하는 예를 보여준다. 도 25에서, 가로 축은 시간을 가리킨다. 도 1, 도 3 및 도 25를 참조하면, 도 23과 비교하여 제1 데이터 입력 시퀀스(S_Pin) 및 제2 데이터 입력 시퀀스(S_P2in)의 소요 시간이 증가한 것으로 도시되어 있다. 예를 들어, 제2 데이터 입력 시퀀스(S_P2in)는 첫 번째 프로그램 루프의 프로그램(PGM_L1) 및 제1 검증 전압(VFY1)을 이용한 검증 읽기(VR_L1)가 완료된 후에도 지속될 수 있다. 예를 들어, 제2 데이터 입력 시퀀스(S_P2in)는 제7 시간(T7)까지 지속될 수 있다. 제6 시간(T6) 및 제7 시간(T7)의 사이에서, 불휘발성 메모리 장치(110)는 제2 데이터 입력 시퀀스(S_P2in) 외의 다른 동작을 수행하지 않는 홀드 구간(HI)을 가질 수 있다.
제2 데이터 입력 시퀀스(S_P2in)가 완료되면, 제7 시간(T7)에 첫 번째 프로그램 루프의 나머지 검증(V_L1)이 수행되고, 제8 시간(T8)에 두 번째 프로그램 루프(L2)가 수행될 수 있다.
예시적으로, 도 17을 참조하여 설명된 바와 같이, 데이터 입력 시퀀스의 소요 시간이 증가하지 않더라도, 데이터 입력 시퀀스의 수가 증가하면, 홀드 구간이 발생할 수 있다.
도 26은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법의 응용 예를 보여주는 순서도이다. 도 1, 도 3, 도 7 및 도 26을 참조하면, S510 단계에서, 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 제1 데이터를 수신할 수 있다. 예를 들어, 하나의 페이지의 데이터가 데이터 입출력 회로(117)를 통해 페이지 버퍼 회로(115)에 로드될 수 있다. 제1 데이터는 소거 상태(E) 및 가장 낮은 프로그램 상태(P1) 사이에 판별점(DP1)을 가질 수 있다.
S520 단계에서, 불휘발성 메모리 장치(110)는 제1 데이터에 기반하여 프로그램 루프를 수행하고, 제1 데이터를 백업할 수 있다. 예시적으로, 프로그램 루프는 판별점(DP1)에 대응하는 제1 검증 전압(VFY1)을 이용한 검증 읽기 및 제1 데이터에 기반하여 검증 읽기의 결과를 부분적으로 데이터 래치들(DL, 도 4 참조)에 반영하는 부분 덤프를 포함할 수 있다. 부분 덤프는 검증 읽기의 결과를 데이터 래치들(DL)에 반영하는 금지 덤프를 포함할 수 있다. 예시적으로, 제2 데이터가 로드되지 않은 상태에서 제1 데이터에 기반하여 프로그램 및 검증 읽기가 수행되었으므로, 부분 덤프는 선택 덤프를 포함하지 않을 수 있다.
S530 단계에서, 제2 데이터가 로딩될 때까지, 불휘발성 메모리 장치(110)는 S520 단계의 프로그램 루프를 반복할 수 있다.
제2 데이터의 로딩이 완료되면, S540 단계에서, 불휘발성 메모리 장치(110)는 백업된 제1 데이터에 기반하여 제1 데이터를 복원할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 제1 검증 전압(VFY1)에 의해 프로그램 금지된 메모리 셀들 중에서, 제1 검증 전압(VFY1)에 의한 검증 대상이 아닌 메모리 셀들의 데이터 래치들(DL)의 데이터를 복원할 수 있다.
S550 단계에서, 불휘발성 메모리 장치(110)는 제1 데이터 및 제2 데이터에 기반하여 프로그램 동작을 지속할 수 있다.
도 27은 도 26의 프로그램 동작의 프로그램 루프들이 수행되는 예를 보여준다. 도 27에서, 가로 축은 시간(T)을 가리키고, 세로 축은 입출력 라인들(DQ)을 통해 전송되는 데이터 및 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 3, 도 26 및 도 27을 참조하면, 제1 시간(T1)에 입출력 라인(DQ)을 통해 페이지 버퍼 회로(115)에 제1 데이터(D_P1)가 입력될 수 있다. 제1 데이터(D_P1)의 입력이 완료되면, 첫 번째 프로그램 루프가 수행된다. 예를 들어, 페이지 버퍼 회로(115)는 제1 데이터(D_P1)에 따라 비트 라인들(BL)을 셋업할 수 있다. 제2 시간(T2)에, 행 디코더 회로(113)는 선택된 워드 라인에 프로그램 전압(VPGM)을 인가할 수 있다. 제3 시간(T3)에, 페이지 버퍼 회로(115)는 비트 라인들(BL)을 프리차지하고, 행 디코더 회로(113)는 선택된 워드 라인에 제1 검증 전압(VFY1)을 인가할 수 있다. 이후에, 제1 부분 덤프(PDMP1)가 수행된다.
첫 번째 프로그램 루프가 완료될 때까지, 제2 데이터(D_P2)의 로딩이 완료되지 않을 수 있다. 이 때, 불휘발성 메모리 장치(110)는 제2 데이터(D_P2)의 로딩을 기다리지 않고 두 번째 프로그램 루프를 시작할 수 있다. 예를 들어, 제6 시간(T6)에 프로그램 전압(VPGM)이 인가될 수 있다.
예시적으로, 두 번째 프로그램 루프의 프로그램이 수행되는 동안, 제2 데이터(D_P2)의 로딩이 완료될 수 있다. 불휘발성 메모리 장치(110)는 제2 데이터 및 제1 데이터의 백업 데이터를 이용하여 데이터 래치들(DL, 도 4 참조)의 데이터를 복원할 수 있다. 불휘발성 메모리 장치(110)는 제1 데이터 및 제2 데이터에 기반하여, 제1 내지 제3 검증 전압들(VFY1~VFY3)을 이용한 검증 읽기들 및 제1 내지 제3 덤프들(DMP1~DMP3)을 수행할 수 있다.
예시적으로, 도 27에서, 프로그램 루프가 수행되는 도중에 제2 데이터(D_P2)의 로딩이 완료되면, 제2 데이터가 즉시 반영되는 것으로 설명되었다. 그러나, 제2 데이터(D_P2)는 수행중인 프로그램 루프가 완료된 후에 다음 프로그램 루프에서부터 반영될 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 제1 검증 전압(VFY1)을 이용한 검증 읽기 및 제1 부분 덤프(PDMP1)를 수행하고 두 번째 프로그램 루프를 종료할 수 있다. 이후에, 세 번째 프로그램 루프에서부터, 불휘발성 메모리 장치(110)는 제1 데이터 및 제2 데이터를 이용한 프로그램 및 검증을 수행할 수 있다.
도 28은 도 26의 프로그램 동작의 프로그램 루프들이 수행되는 과정을 보여주는 타이밍도이다. 도 28에서, 가로 축은 시간을 가리킨다. 도 1, 도 3, 도 7, 도 26 및 도 28을 참조하면, 제1 시간(T1)에 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제1 데이터 입력 시퀀스(S_P1in)를 불휘발성 메모리 장치(110)로 전송한다. 제1 데이터 입력 시퀀스(S_P1in)는 첫 번째 논리 페이지의 데이터를 포함할 수 있다. 첫 번째 논리 페이지는 소거 상태(E) 및 가장 낮은 프로그램 상태(P1) 사이에 판별점(DP1)을 가질 수 있다.
제2 시간(T2)에, 불휘발성 메모리 장치(110)는 제1 데이터 입력 시퀀스(S_P1in)에 따라 덤핑을 수행한다. 불휘발성 메모리 장치(110)가 덤핑을 수행하는 동안, 내부 레디-비지 신호(iRnB) 및 레디-비지 신호(RnB)는 로우 레벨의 비지 상태로 천이할 수 있다. 덤핑이 완료되면, 제3 시간(T3)에, 불휘발성 메모리장치(110)는 레디-비지 신호(RnB)를 하이 레벨의 레디 상태로 천이한다. 내부 레디-비지 신호(iRnB) 또한 하이 레벨의 레디 상태로 천이할 수 있다.
레디-비지 신호(RnB)가 하이 레벨의 레디 상태로 천이함에 따라, 컨트롤러(120)는 컨펌 시퀀스(S_CFM)를 입출력 라인들(DQ)을 통해 불휘발성 메모리 장치(110)로 전송할 수 있다. 제4 시간(T4)에, 불휘발성 메모리 장치(110)는 프로그램 동작을 시작하며, 내부 레디-비지 신호(iRnB) 및 레디-비지 신호(RnB)는 로우 레벨의 비지 상태로 천이한다. 프로그램 동작이 완료될 때까지 내부 레디-비지 신호(iRnB)는 로우 레벨을 유지하는 반면, 불휘발성 메모리 장치(110)가 데이터를 수신할 수 있는 상태가 된 때에 레디-비지 신호(RnB)는 하이 레벨의 레디 상태로 천이한다.
레디-비지 신호(RnB)가 하이 레벨로 천이함에 따라, 제5 시간(T5)에, 컨트롤러(120)는 입출력 라인들(DQ)을 통해 제2 데이터 입력 시퀀스(S_P2in)를 불휘발성 메모리 장치(110)로 전송한다. 제2 데이터 입력 시퀀스(S_P2in)는 두 번째 논리 페이지의 데이터를 포함할 수 있다. 제2 데이터 입력 시퀀스(S_P2in)가 진행되는 동안, 불휘발성 메모리 장치(110)는 제1 데이터에 기반하여 제1 프로그램 루프(L1) 및 제2 프로그램 루프(L2)를 각각 제4 시간(T4) 및 제5 시간(T5)에 수행할 수 있다.
제6 시간(T6)에 제2 데이터 입력 시퀀스(S_P2in)가 종료됨에 따라, 레디-비시 신호(RnB)는 로우 레벨의 하이 상태로 천이할 수 있다. 또한, 불휘발성 메모리 장치(110)는 제1 데이터 및 제2 데이터에 기반하여 제3 프로그램 루프를 수행할 수 있다.
도 29는 페이지 버퍼 회로(115)의 응용 예(115')를 보여주는 블록도이다. 도 4의 페이지 버퍼 회로(115)와 비교하면, 도 29의 페이지 버퍼 회로(115')에서 각 비트 라인에 포스 래치(FL)가 더 제공될 수 있다. 불휘발성 메모리 장치(110)는 제1 데이터를 포스 래치(FL)에 백업하도록 구성될 수 있다.
도 30 및 도 31은 도 26의 프로그램 동작에 따라 페이지 버퍼 회로(115)의 데이터들이 변화되는 예를 보여준다. 예시적으로, 제1 내지 제4 비트 라인들(BL1~BL4)에 각각 대응하는 회로들(115'_1~115'_4)의 래치들의 값들이 도 30 및 도 31에 도시되어 있다.
도 30의 제1 상태(S1)를 참조하면, 제1 비트 라인(BL1)의 제1 및 제2 데이터 래치들(DL1, DL2)에 각각 '1' 및 '1'이 로드되는 것으로 가정한다. 제2 비트 라인(BL2)의 제1 및 제2 데이터 래치들(DL1, DL2)에 각각 '0' 및 '1'이 로드되는 것으로 가정한다. 제3 비트 라인(BL3)의 제1 및 제2 데이터 래치들(DL1, DL2)에 각각 '0' 및 '0'이 로드되는 것으로 가정한다. 제4 비트 라인(BL4)의 제1 및 제2 데이터 래치들(DL1, DL2)에 각각 '1' 및 '0'이 로드되는 것으로 가정한다.
제1 상태(S1)는 제1 데이터만 로드된 상태일 수 있다. 예를 들어, 제1 데이터는 회로들(115'_1~115'_4)의 제1 데이터 래치들(DL1)에 '1001'로 로드될 수 있다. 제2 데이터는 제2 데이터 래치들(DL2)에 아직 로드되지 않은 상태이다. 따라서, 제2 데이터 래치들(DL2)의 비트들은 점으로 채워진 것으로 도시되며, 참조를 위하여 표시되어 있다.
회로들(115'_1~115'_4)의 포스 래치들(FL)은 제1 데이터를 백업하도록 구성된다. 따라서, 제1 상태(S1)에서, 포스 래치들(FL)의 비트들은 제1 데이터 래치들(DL1)과 동일하게 '1001'일 수 있다.
제1 상태(S1)에서, 제1 데이터 래치들(DL1)의 비트들에 기반하여 프로그램 루프가 반복될 수 있다. 프로그램 루프가 반복됨에 따라, '0'을 저장하는 제1 데이터 래치들(DL1)에 대응하는 메모리 셀들의 문턱 전압들이 상승한다. 예를 들어, 제2 및 제3 비트 라인들(BL2, BL3)에 대응하는 메모리 셀들의 문턱 전압들이 상승할 수 있다. 메모리 셀들의 문턱 전압들이 제1 검증 전압(VFY1)보다 높아지면, 해당 메모리 셀들은 프로그램 금지된다. 예를 들어, 검증 읽기 시에 해당 메모리 셀들의 읽기 결과는 '1'일 수 있다. '1'에 해당하는 검증 읽기의 결과가 부분 덤프에 의해 제1 데이터 래치들(DL1)에 반영될 수 있다. 즉, 제1 및 제2 프로그램 상태들(P1, P2), 즉 둘 이상의 프로그램 상태들로 각각 프로그램되는 메모리 셀들에 대응하는 제2 및 제3 비트 라인들(BL2, BL3)에서, 제1 검증 전압(VFY1), 즉 하나의 검증 전압에 의한 검증 읽기의 결과가 부분 덤프에 의해 함께 반영될 수 있다.
제2 상태(S2)는 제2 및 제3 비트 라인들(BL2, BL3)에 대응하는 검증 읽기의 결과가 프로그램 금지인 예를 보여준다. 예를 들어, 제2 및 제3 비트 라인들(BL2, BL3)에 대응하는 메모리 셀들의 문턱 전압들이 제1 검증 전압(VFY1)보다 높은 때에, 검증 읽기의 결과가 프로그램 금지를 가리킬 수 있다. 부분 덤프에 의해, 검증 읽기의 결과는 제1 데이터 래치들(DL1)에 반영될 수 있다. 예시적으로, 제2 및 제3 비트 라인들(BL2, BL3)과 연관된 제1 데이터 래치들(DL1)은 프로그램 금지를 가리키는 '1'로 갱신될 수 있다.
도 31의 제3 상태(S3)를 참조하면, 제2 데이터가 제2 데이터 래치들(DL2)에 로드될 수 있다. 제3 상태(S3)에서, 제2 데이터 래치들(DL2)의 값들의 점들에 제거된 것으로 도시된다.
이후에, 제4 상태(S4)에서, 제2 데이터 래치들(DL2)에 로드된 비트들 및 포스 래치들(FL)에 백업된 비트들에 기반하여, 제1 데이터 래치들(DL1)이 복원된다.
예시적으로, 제1 데이터에 기반한 프로그램 루프에서, 제1 및 제2 프로그램 상태들(P1, P2)에 대응하는 메모리 셀들의 문턱 전압들이 상승한다. 제1 및 제2 프로그램 상태들(P1, P2)에 대응하는 메모리 셀들이 제1 검증 전압(VFY1)을 이용하여 검증된다. 즉, 제1 및 제2 프로그램 상태들(P1, P2)에 대응하는 메모리 셀들이 제1 데이터에 기반한 프로그램 루프에서 검증되고, 프로그램 금지될 수 있다. 예를 들어, 제1 데이터 래치(DL1)의 비트가 '1'로 갱신될 수 있다.
제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들의 제1 데이터 래치(DL1)의 비트가 제1 검증 전압(VFY1)에 의해 갱신되면, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들이 정상적으로 프로그램되지 않을 수 있다. 예를 들어, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들이 제1 프로그램 상태(P1)로 프로그램된 상태로 프로그램 완료될 수 있다.
본 발명의 실시 예들에 따르면, 제2 데이터 래치들(DL2)에 비트들이 로드된 후에, 제2 데이터 래치들(DL2)의 비트들 및 포스 래치들(FL)의 비트들에 따라 제1 데이터 래치들(DL1)의 비트들이 복원 또는 갱신된다. 예를 들어, 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들 중에서 제1 검증 전압(VFY1)에 의해 프로그램 금지된 메모리 셀과 연관된 제1 데이터 래치(DL1), 제2 데이터 래치(DL2) 및 포스 래치(FL)에 저장된 비트들은 각각 '1', '0', '0'일 수 있다. 페이지 버퍼 회로(115)는 제1 데이터 래치(DL1), 제2 데이터 래치(DL2) 및 포스 래치(FL)에 저장된 비트들이 각각 '1', '0', '0'인 때에, 제1 데이터 래치(DL1)의 비트를 '0'으로 복원, 갱신 또는 반전하도록 구성된다.
즉, 제1 데이터에 기반하여 프로그램되고, 제1 검증 전압(VFY1)을 이용한 검증에 의해 프로그램 금지되고, 그리고 제1 검증 전압(VFY1)에 대응하지 않는 메모리 셀과 연관된 제1 데이터 래치(DL1), 즉 제3 비트 라인(BL3)의 제1 데이터 래치(DL1)의 비트는 원래 비트로 복원 또는 반전될 수 있다. 제1 데이터 래치(DL1)의 비트가 반전되면, 후속하는 프로그램 루프들에서, 제3 비트 라인(BL3)에 대응하는 메모리 셀은 제1 검증 전압(VFY1)에 의해 검증되지 않고 제2 검증 전압(VFY2)에 의해 검증될 수 있다.
상술된 바와 같이, 제1 데이터에 기반하여 프로그램 루프가 반복되면, 제1 데이터에 의해 프로그램되는 메모리 셀들의 문턱 전압들은 제1 프로그램 상태(P1)까지 증가할 수 있다. 제2 데이터가 로드되면, 제1 프로그램 상태(P1)보다 높은 프로그램 상태로 프로그램될 메모리 셀들 중에서 제1 프로그램 상태(P1)에서 프로그램 금지된 메모리 셀들이 더 프로그램되도록 데이터 래치들이 갱신된다. 또한, 제2 데이터가 로드되면, 제1 데이터에 기반하여 프로그램 금지된 메모리 셀들 중에서 프로그램 상태로 프로그램될 메모리 셀들이 프로그램되도록 설정된다. 따라서, 제1 데이터에 기반하여 프로그램 루프를 반복적으로 수행하여도, 제2 데이터가 로드되어 프로그램 루프가 수행되면 메모리 셀들의 문턱 전압들이 목표 상태들로 정상적으로 프로그램될 수 있다. 또한, 제2 데이터가 로드되는 시간이 하나 또는 그 이상의 프로그램 루프들에 의해 숨겨질(shadowed) 수 있으므로, 스토리지 장치(100) 및 불휘발성 메모리 장치(110)의 동작 속도가 향상된다.
도 32는 불휘발성 메모리 장치가 읽기를 통해 제1 데이터의 정보를 포스 래치들(FL)에 저장하는 예를 보여준다. 예시적으로, 불휘발성 메모리 장치(110)는 제1 데이터를 포스 래치들(FL)에 백업하지 않고, 검증 읽기 시에 추가적인 읽기(이하에서, 포스 읽기라 칭함)를 수행함으로써, 제1 데이터의 정보를 포스 래치들(FL)에 저장할 수 있다.
도 3, 도 26, 도 29 및 도 32를 참조하면, S610 단계에서, 불휘발성 메모리 장치(110)는 제1 검증 전압(VFY1)을 이용하여 검증 읽기를 수행할 수 있다. S620 단계에서, 불휘발성 메모리 장치(110)는 검증 읽기의 결과를 금지 덤프를 통해 제1 데이터 래치들(DL1)에 반영할 수 있다. 예시적으로, 제1 데이터 래치들(DL1)에 로드된 비트들에 기반하여 프로그램이 수행되고, 제2 데이터 래치들(DL2)에 비트들이 로드되어 있지 않으므로, 선택 덤프는 수행되지 않을 수 있다.
S630 단계에서, 불휘발성 메모리 장치(110)는 포스 전압(VF)을 이용하여 포스 읽기를 수행할 수 있다. 예를 들어, 포스 전압(VF)은 제1 검증 전압(VFY1)과 유사하며 제1 검증 전압(VFY1)보다 낮은 레벨을 가질 수 있다.
S640 단계에서, 불휘발성 메모리 장치(110)는 포스 읽기의 결과를 포스 덤프를 통해 포스 래치들(FL)에 덤프할 수 있다. 포스 래치들(FL)에 덤프된 포스 읽기의 결과는 도 30 및 도 31을 참조하여 설명된 바와 같이 제1 데이터 래치들(DL)의 비트들을 복원하는 데에 사용될 수 있다.
도 33 및 도 34는 포스 읽기의 결과를 이용하여 제1 데이터 래치들(DL1)의 비트들을 복원하는 예를 보여준다. 도 33에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 3, 도 26, 도 29 및 도 32를 참조하면, 포스 전압(VF)의 레벨은 제1 검증 전압(VFY1)보다 낮을 수 있다. 제1 데이터에 기반한 프로그램 루프가 수행되면, '0'의 비트들을 저장하는 제1 데이터 래치들(DL1)에 대응하는 메모리 셀들의 문턱 전압들은 상승한다. 예를 들어, 제1 및 제2 프로그램 상태들(P1, P2)로 프로그램되는 메모리 셀들(E_P1, E_P2)의 문턱 전압들이 상승할 수 있다.
제1 및 제2 프로그램 상태들(P1, P2)로 프로그램되는 메모리 셀들(E_P1, E_P2) 중에서 포스 전압(VF) 이하의 문턱 전압들을 갖는 메모리 셀들에 대응하는 제1 데이터 래치들(DL1)의 비트들은 '0'을 유지하고, 포스 래치들(FL)에 '0'이 덤프된다.
제1 및 제2 프로그램 상태들(P1, P2)로 프로그램되는 메모리 셀들(E_P1, E_P2) 중에서 포스 전압(VF)보다 높고 제1 검증 전압(VFY1) 이하인 문턱 전압들을 갖는 메모리 셀들에 대응하는 제1 데이터 래치들(DL1)의 비트들은 '0'을 유지하고, 포스 래치들(FL)에 '1'이 덤프된다.
제1 및 제2 프로그램 상태들(P1, P2)로 프로그램되는 메모리 셀들(E_P1, E_P2) 중에서 제1 검증 전압(VFY1)보다 높은 문턱 전압을 갖는 메모리 셀들에 대응하는 제1 데이터 래치들(DL1)의 비트들은 '1'로 갱신되고, 포스 래치들(FL)에 '1'이 덤프된다.
즉, 포스 래치들(FL)에 덤프된 정보는 제1 검증 전압(VFY1)에 의해 프로그램 금지된 메모리 셀들의 정보를 포함한다. '1'의 비트들이 저장된 포스 래치들(FL)에 대응하며, 제2 데이터 래치들(DL2)에 '0'이 로드되는 메모리 셀들의 제1 데이터 래치들(DL1)의 비트들이 '0'으로 갱신 또는 복원되면, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들(E_P2)이 제1 검증 전압(VFY1)에 의해 프로그램 금지된 것이 복원될 수 있다. 또한, '1'의 비트들이 저장된 포스 래치들(FL)에 대응하며, 제2 데이터 래치들(DL2)에 '1'이 로드되는 메모리 셀들의 제1 데이터 래치들(DL1)의 비트들이 유지되면, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들(E_P1) 중에서 제1 검증 전압(VFY1)에 의해 프로그램 금지된 메모리 셀들의 프로그램 금지가 유지된다. 따라서, 제1 데이터에 기반하여 프로그램 루프가 반복적으로 수행되어도, 메모리 셀들의 프로그램 동작은 정상적으로 수행될 수 있다.
도 35는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법의 또 다른 응용 예를 보여주는 순서도이다. 예시적으로, 각 메모리 셀에 3-비트 이상이 프로그램되는 불휘발성 메모리 장치에 도 26의 프로그램 동작이 적용된 예가 도 35에 도시된다. 도 36은 각 메모리 셀에
도 1, 도 3, 도 7 및 도 35를 참조하면, S710 단계에서, 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 제1 데이터를 수신할 수 있다. 예를 들어, 하나의 페이지의 데이터가 데이터 입출력 회로(117)를 통해 페이지 버퍼 회로(115)에 로드될 수 있다. 제1 데이터는 소거 상태(E) 및 가장 낮은 프로그램 상태(P1) 사이에 판별점(DP1)을 가질 수 있다.
S720 단계에서, 불휘발성 메모리 장치(110)는 제1 데이터에 기반하여 프로그램 동작을 시작할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 다음 데이터가 수신될 때까지, 제1 데이터에 기반한 프로그램 루프를 반복적으로 수행할 수 있다.
S730 단계에서, 제k 데이터(k는 2 이상의 양의 정수)가 수신되고, 페이지 버퍼 회로(115)에 로드될 수 있다. S740 단계에서, 불휘발성 메모리 장치(110)는 제1 내지 제k 데이터에 기반하여 프로그램 동작을 지속할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 제1 내지 제k 데이터에 기반하여 프로그램 루프를 반복적으로 수행할 수 있다.
S750 단계에서, 모든 데이터가 수신되었으면, 불휘발성 메모리 장치(110)는 수신된 데이터에 기반하여 프로그램 루프를 반복적으로 수행하고, 프로그램 동작을 완료할 수 있다. 모든 데이터가 수신되지 않았으면, S770 단계 및 S730 단계에서, 불휘발성 메모리 장치는 다음 데이터를 수신하고, 프로그램 동작을 지속할 수 있다.
상술된 바와 같이, 제1 데이터가 수신되면, 불휘발성 메모리 장치(110)는 프로그램 동작을 시작할 수 있다. 추가 데이터가 수신되면, 불휘발성 메모리 장치(110)는 프로그램 금지된 메모리 셀들과 연관된 제1 데이터 중 일부를 복원하고, 프로그램 동작을 지속할 수 있다. 따라서, 불휘발성 메모리 장치(110)에 데이터가 로드되는 시간이 프로그램 동작에 의해 숨겨질(shadowed) 수 있으며, 불휘발성 메모리 장치(110) 및 스토리지 장치(100)의 동작 속도가 향상된다.
도 36은 각 메모리 셀에 3-비트가 프로그램되는 경우, 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)에 비트들이 할당되는 예를 보여준다. 도 36에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 3 및 도 36을 참조하면, 페이지 버퍼 회로(115)에 가장 먼저 로드되는 제1 데이터(D_P1)는 소거 상태(E) 및 가장 낮은 제1 프로그램 상태(P1) 사이에 제1 판별점(DP1)을 가질 수 있다. 따라서, 제1 데이터(D_P1)는 제1 검증 전압(VFY1)에 의해 메모리 셀들의 프로그램을 제어, 예를 들어 검증 및 프로그램 금지를 제어하는 기능을 제공할 수 있다.
페이지 버퍼 회로(115)에 두 번째로 로드되는 제2 데이터(D_P2)는 가장 낮은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 사이에 제2 판별점을 가질 수 있다. 따라서, 제2 데이터(D_P2)는 제1 검증 전압(VFY1)에 의한 검증 읽기의 결과에서, 제1 검증 전압(VFY1)에 의해 검증되고 프로그램 금지되어야 하는 메모리 셀들과 제1 검증 전압(VFY1)보다 높은 레벨로 프로그램되어야 하는 메모리 셀들 사이의 선택 덤프를 지원할 수 있다. 또한, 제2 데이터(D_P2)는 제2 검증 전압(VFY2)에 의해 메모리 셀들의 프로그램을 제어, 예를 들어 검증 및 프로그램 금지를 제어하는 기능을 제공할 수 있다.
상술된 바와 같이, 페이지 버퍼 회로에 k-번째(k는 2 이상의 양의 정수)로 로드되는 데이터는 제k-1 프로그램 상태 및 제k 프로그램 상태 사이에 판별점을 갖도록 설정될 수 있다. 따라서, 도 12 내지 도 14를 참조하여 설명된 바와 같이, 프로그램 루프가 반복될수록 프로그램 전압이 증가되고, 불휘발성 메모리 장치(110) 및 스토리지 장치(100)의 동작 속도가 향상될 수 있다.
예시적으로, 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '111'이 소거 상태(E)에 할당될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '011'이 제1 프로그램 상태(P1)에 할당될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '001'이 제2 프로그램 상태(P2)에 할당될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '000'이 제3 프로그램 상태(P3)에 할당될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '010'이 제4 프로그램 상태(P4)에 할당될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '110'이 제5 프로그램 상태(P5)에 할당될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '100'이 제6 프로그램 상태(P6)에 할당될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)에서 각각 '101'이 제7 프로그램 상태(P7)에 할당될 수 있다.
도 37은 데이터를 로딩하며 프로그램 루프들이 수행되는 예를 보여준다. 도 37에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 3, 도 36 및 도 37을 참조하면, 제1 데이터(D_P1)가 로드된 후에 프로그램 동작이 시작된다. 제1 프로그램 루프(L1) 및 제2 프로그램 루프(L2)는 제1 데이터(D_P1)에 기반하여 수행될 수 있다. 제1 및 제2 프로그램 루프들(L1, L2)의 검증 시에, 제1 검증 전압(VFY1)을 이용하여 검증 읽기가 수행될 수 있다. 제1 및 제2 프로그램 루프들(L1, L2)이 수행되는 동안, 페이지 버퍼 회로(115)에 제2 데이터(D_P2)가 로드될 수 있다.
제3 프로그램 루프(L3) 및 제4 프로그램 루프(L4)는 제1 데이터(D_P1) 및 제2 데이터(D_P2)에 기반하여 수행될 수 있다. 제3 및 제4 프로그램 루프들(L3, L4)의 검증 시에, 제1 검증 전압(VFY1) 및 제2 검증 전압(VFY2)을 이용하여 검증 읽기가 수행될 수 있다. 제3 및 제4 프로그램 루프들(L3, L4)이 수행되는 동안, 페이지 버퍼 회로(115)에 제3 데이터(D_P3)가 로드될 수 있다.
제5 프로그램 루프(L5) 및 제6 프로그램 루프(L6)는 제1 데이터(D_P1), 제2 데이터(D_P2) 및 제3 데이터(D_P3)에 기반하여 수행될 수 있다. 제1 내지 제3 데이터(D_P1~D_P3)가 모두 로드되었으므로, 제5 및 제6 프로그램 루프들(L5, L6)의 검증 시에 제1 내지 제7 검증 전압들(VFY1~VFY7)을 이용하여 검증 읽기가 수행될 수 있다.
도 38 내지 도 44는 프로그램 루프가 반복적으로 수행되는 동안, 메모리 셀들의 문턱 전압들 및 래치들에 저장된 비트들이 변화하는 예를 보여준다. 도 38, 도 4l 및 도 43에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 3, 도 36 및 도 38을 참조하면, 프로그램 동작이 수행되기 전에, 소거 상태(E)를 유지하는 메모리 셀들(E_E) 및 제1 내지 제7 프로그램 상태들(P1~P7)로 각각 프로그램될 메모리 셀들(E_P1~E_P7)은 모두 소거 상태를 가질 수 있다.
도 3, 도 36, 도 39 및 도 40을 참조하면, 제1 데이터(D_P1)가 페이지 버퍼 회로(115)에 로드될 수 있다. 예를 들어, 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)에 각각 대응하는 '1', '0', '0', '0', '0', '1', '1', '1'이 페이지 버퍼 회로(115)의 제1 데이터 래치들(DL1)에 로드될 수 있다.
'0'이 저장된 제1 데이터 래치들(DL1)에 대응하는 메모리 셀들은 프로그램되고, '1'이 저장된 제1 데이터 래치들(DL1)에 대응하는 메모리 셀들은 프로그램 금지된다. 따라서, 소거 상태(E) 및 제5 내지 제7 프로그램 상태들(P5~P7)에 대응하는 메모리 셀들(E_E, E_P5~E_P7)은 시작부터 프로그램 금지된다. 제1 내지 제4 프로그램 상태들(P1~P4)에 대응하는 메모리 셀들(E_P1~E_P4)은 프로그램된다. 프로그램되는 메모리 셀들은 제1 검증 전압(VFY1)에 의해 검증되고, 프로그램 금지될 수 있다. 제1 내지 제4 프로그램 상태들(P1~P4)로 프로그램되는 메모리 셀들이 제1 검증 전압(VFY1) 이상인 것으로 검증되면, 데이터 래치의 비트가 '0'으로부터 '1'로 갱신된다.
도 3, 도 36 및 도 41을 참조하면, 제2 데이터(D_P2)가 페이지 버퍼 회로(115)에 로드된다. 예를 들어, 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)에 각각 대응하는 '1', '1', '0', '0', '1', '1', '0', '0'이 페이지 버퍼 회로의 제2 데이터 래치들(DL2)에 로드될 수 있다. 제2 데이터(D_P2)가 제2 데이터 래치들(DL2)에 로드됨에 따라 복원이 수행된다. 예를 들어, 제1 검증 전압(VFY1)을 이용한 검증에 의해 프로그램 금지된 메모리 셀들이 포스 래치들(FL, 도 29 참조)을 이용하여 검출될 수 있다. 검출되는 메모리 셀들은 도 41에서 점으로 채워진 것으로 도시되어 있다.
검출된 메모리 셀들 중에서, 제2 프로그램 상태(P2) 이상으로 프로그램되는 메모리 셀들이 식별된다. 예시적으로, 제2 데이터 래치들(DL2)에 '0'이 저장된 메모리 셀들이 식별될 수 있다. 식별된 메모리 셀들의 제1 데이터 래치들(DL1)이 '0'으로 복원 또는 갱신될 수 있다.
예시적으로, 제1 및 제2 데이터(D_P1, D_P2)가 로드된 때에, 제1 프로그램 상태(P1) 및 제4 프로그램 상태(P4)에 대응하는 비트들은 '01'로 동일하다. 따라서, 제1 프로그램 상태(P1)뿐 아니라 제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들의 제1 데이터 래치들(DL1)도 복원되지 않는다.
도 3, 도 36, 도 42 및 도 43을 참조하면, 제1 데이터 래치들(DL1)이 복원된 후에 프로그램 루프가 지속된다. 제1 및 제2 데이터 래치들(DL1, DL2)에 '11'이 저장되며 소거 상태(E) 및 제5 프로그램 상태(P5)로 프로그램되는 메모리 셀들(E_E, E_P5)은 시작부터 프로그램 금지된 상태이다. 제1 및 제2 데이터 래치들(DL1, DL2)에 '01'이 저장되며 제1 프로그램 상태(P1) 및 제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들(E_P1, E_P4)은 제1 검증 전압(VFY1)에 의해 검증되며, 제1 프로그램 상태(P1)에서 프로그램 금지된다. 제1 및 제2 데이터 래치들(DL1, Dl2)에 '00'이 저장되며 제2 및 제3 프로그램 상태들(P2, P3)로 프로그램되는 메모리 셀들(E_P2, E_P3)은 제2 검증 전압(VFY2)에 의해 검증되며, 제2 프로그램 상태(P2)에서 프로그램 금지된다. 제1 및 제2 데이터 래치들(DL1, DL2)에 '10'이 저장되며 제6 및 제7 프로그램 상태들(P6, P7)로 프로그램되는 메모리 셀들(E_P6, E_P7)은 제2 데이터(D_P2)가 로드된 때에 검증되지 않으며, 프로그램 금지되지 않는다. 해당 메모리 셀들은 제2 검증 전압(VFY2)보다 높은 레벨로 프로그램된다.
도 3, 도 36 및 도 44를 참조하면, 제3 데이터(D_P3)가 페이지 버퍼 회로(115)에 로드된다. 예를 들어, 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)에 각각 대응하는 '1', '1', '1', '0', '0', '0', '0', '1'이 페이지 버퍼 회로의 제3 데이터 래치들(DL3)에 로드될 수 있다. 제3 데이터(D_P3)가 제3 데이터 래치들(DL3)에 로드됨에 따라 복원이 수행된다. 예를 들어, 제1 검증 전압(VFY1) 또는 제2 검증 전압(VFY2)을 이용한 검증에 의해 프로그램 금지된 메모리 셀들이 포스 래치들(FL, 도 29 참조)을 이용하여 검출될 수 있다. 검출되는 메모리 셀들은 도 41에서 점으로 채워진 것으로 도시되어 있다.
검출된 메모리 셀들 중에서, 제2 프로그램 상태(P2) 이상으로 프로그램되는 메모리 셀들이 식별된다. 예시적으로, 제3 데이터 래치들(DL3)에 '0'이 저장된 메모리 셀들이 식별될 수 있다. 식별된 메모리 셀들 중에서, 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들의 제1 및 제2 데이터 래치들(DL1, DL2)은 '00'으로 복원 또는 갱신될 수 있다. 또한, 식별된 메모리 셀들 중에서, 제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들의 제1 및 제2 데이터 래치들(DL1, DL2)은 '01'로 복원될 수 있다. 예시적으로, 제3 및 제4 프로그램 상태들(P3, P4)로 프로그램되는 메모리 셀들은 포스 래치들(FL)에 제2 데이터 래치들(Dl2)의 비트들을 백업함으로써, 또는 제2 검증 전압(VFY2)과 유사하며, 제2 검증 전압(VFY2)보다 낮은 레벨을 갖는 포스 전압을 이용하여 포스 읽기를 수행함으로써 구별될 수 있다.
도 43 및 도 44를 참조하면, 제3 데이터(D_P3)가 로드되고 복원이 수행될 때까지, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들(E_P1)은 제1 검증 전압(VFY1)을 이용하여 검증되었으며, 이후로도 제1 검증 전압(VFY1)을 이용하여 검증된다. 따라서, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들(E_P1)는 정상적으로 프로그램된다.
제2 데이터(D_P2)가 로드되고 복원이 수행될 때까지, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들(E_P2)은 제1 검증 전압(VFY1)을 이용하여 검증되었다. 제3 데이터(D_P3)가 로드되고 복원이 수행될 때까지, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들(E_P2)은 제2 검증 전압(VFY2)을 이용하여 검증되었으며, 이후로도 제2 검증 전압(VFY2)을 이용하여 검증된다. 따라서, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들(E_P2)은 정상적으로 프로그램된다.
제2 데이터(D_P2)가 로드되고 복원이 수행될 때까지, 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들(E_P3)은 제1 검증 전압(VFY1)을 이용하여 검증되었다. 제3 데이터(D_P3)가 로드되고 복원이 수행될 때까지, 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들(E_P3)은 제2 검증 전압(VFY2)을 이용하여 검증되었으며, 이후에 제3 검증 전압(VFY3)을 이용하여 검증된다. 따라서, 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들(E_P3)은 정상적으로 프로그램된다.
제3 데이터(D_P3)가 로드되고 복원이 수행될 때까지, 제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들(E_P4)은 제1 검증 전압(VFY1)을 이용하여 검증되었으며, 이후에 제4 검증 전압(VFY4)을 이용하여 검증된다. 따라서, 제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들(E_P4)은 정상적으로 프로그램된다.
제3 데이터(D_P3)가 로드되고 복원이 수행될 때까지, 제5 프로그램 상태(P5)로 프로그램되는 메모리 셀들(E_P5)은 소거 상태(E)를 유지하였으며, 이후에 제5 검증 전압(VFY5)을 이용하여 검증된다. 따라서, 제5 프로그램 상태(P5)로 프로그램되는 메모리 셀들(E_P5)은 정상적으로 프로그램된다.
제2 데이터(D_P2)가 로드되고 복원이 수행될 때까지, 제6 프로그램 상태(P6)로 프로그램되는 메모리 셀들(E_P6)은 소거 상태(E)를 유지하였다. 제3 데이터(D_P3)가 로드되고 복원이 수행될 때까지, 제6 프로그램 상태(P6)로 프로그램되는 메모리 셀들(E_P6)은 검증되지 않았으며, 이후에 제6 검증 전압(VFY6)을 이용하여 검증된다. 제3 데이터(D_P3)가 로드될 때까지 소요되는 시간은 메모리 셀들(E_P6)의 문턱 전압이 제6 검증 전압(VFY6)에 도달하는데 소요되는 시간보다 짧다. 따라서, 제6 프로그램 상태(P6)로 프로그램되는 메모리 셀들(E_P3)은 정상적으로 프로그램된다.
제2 데이터(D_P2)가 로드되고 복원이 수행될 때까지, 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들(E_P7)은 소거 상태(E)를 유지하였다. 제3 데이터(D_P3)가 로드되고 복원이 수행될 때까지, 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들(E_P7)은 검증되지 않았으며, 이후에 제7 검증 전압(VFY7)을 이용하여 검증된다. 제3 데이터(D_P3)가 로드될 때까지 소요되는 시간은 메모리 셀들(E_P7)의 문턱 전압이 제7 검증 전압(VFY7)에 도달하는데 소요되는 시간보다 짧다. 따라서, 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들(E_P7)은 정상적으로 프로그램된다.
도 45는 메모리 셀들이 둘 이상의 프로그램 동작을 통해 프로그램되는 예를 보여준다. 도 45에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 3 및 도 45를 참조하면, 메모리 셀들은 3번의 프로그램 동작들(PO1~PO3)을 통해 프로그램 완료될 수 있다. 도 45에서, 각 메모리 셀에 3-비트가 프로그램되는 것으로 가정한다.
제1 프로그램 동작(PO1) 시에, 메모리 셀들은 소거 상태(E)로부터 소거 상태(E) 및 제1 내지 제4 중간 프로그램 상태들(I1~I4)로 프로그램된다. 제1 프로그램 동작 시에, 적어도 두 개의 페이지의 데이터들이 요구된다. 도 1 내지 도 19를 참조하여 설명된 바와 같이, 적어도 두 개의 페이지의 데이터 중 하나의 페이지 데이터가 페이지 버퍼(115)에 로드된 후에 프로그램 동작이 시작될 수 있다. 프로그램 동작의 첫 번째 프로그램 루프의 프로그램이 수행되는 동안, 나머지 페이지의 데이터가 페이지 버퍼(115)에 로드될 수 있다.
예시적으로, 프로그램 동작이 시작된 후에, 두 번째 페이지의 데이터가 로드될 수 있다. 이후에, 첫 번째 프로그램 루프의 검증이 수행될 수 있다. 예시적으로, 첫 번째 프로그램 루프의 검증이 수행되고 프로그램 동작이 지속되는 동안, 세 번째 페이지의 데이터가 로드될 수 있다. 세 번째 페이지의 데이터는 제1 프로그램 동작(PO1)에서 사용되지 않으므로, 프로그램 동작과 병렬적으로 페이지 버퍼 회로(115)에 로드될 수 있다.
제1 프로그램 동작(PO1)은 거칠게(coarsely) 수행될 수 있다. 예를 들어, 제1 프로그램 동작(PO1)이 수행된 메모리 셀들은 읽기 동작의 대상이 아니며, 따라서 읽기 에러를 고려하지 않고 거칠게 수행될 수 있다.
페이지 버퍼 회로(115)에 로드된 적어도 두 개의 페이지의 데이터는 백업 영역에 별도로 프로그램될 수 있다. 예를 들어, 백업 영역의 각 메모리 셀에 하나의 비트가 프로그램될 수 있다.
제2 프로그램 동작(PO2) 시에, 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)로 프로그램된다. 예시적으로, 제1 프로그램 동작(PO1) 시에 세 번째 페이지의 데이터가 로드되지 않은 경우, 제2 프로그램 동작(PO2)이 시작될 때에 세 번째 페이지의 데이터가 로드될 수 있다. 제2 프로그램 동작(PO2)은 백업 영역에 프로그램된 데이터 또는 백업 영역에 프로그램된 데이터와 컨트롤러(120, 도 1 참조)로부터 페이지 버퍼 회로(115)에 로드된 세 번째 페이지의 데이터에 기반하여 수행될 수 있다.
제2 프로그램 동작(PO1)은 거칠게(coarsely) 수행될 수 있다. 예를 들어, 제2 프로그램 동작(PO2)이 수행된 메모리 셀들은 읽기 동작의 대상이 아니며, 따라서 읽기 에러를 고려하지 않고 거칠게 수행될 수 있다.
제3 프로그램 동작(PO3) 시에, 메모리 셀들의 문턱 전압 산포가 정밀하게(finely) 프로그램될 수 있다. 제3 프로그램 동작(PO3)은 백업 영역에 프로그램된 데이터에 기반하여 수행될 수 있다. 제3 프로그램 동작(PO3)이 수행되면, 메모리 셀들의 프로그램은 완료된다.
도 46은 메모리 셀들이 둘 이상의 프로그램 동작을 통해 프로그램되는 다른 예를 보여준다. 도 46에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 3 및 도 46을 참조하면, 메모리 셀들은 2번의 프로그램 동작들(PO1, PO2)을 통해 프로그램 완료될 수 있다. 도 46에서, 각 메모리 셀에 3-비트가 프로그램되는 것으로 가정한다.
제1 프로그램 동작(PO1) 시에, 메모리 셀들은 소거 상태(E)로부터 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 갖도록 프로그램된다. 예시적으로, 제1 프로그램 동작(PO1)은 도 45의 제2 프로그램 동작(PO2)에 대응할 수 있다.
페이지 버퍼 회로(115)에 첫 번째 페이지의 데이터가 로드된 후에 프로그램 동작이 시작될 수 있다. 첫 번째 프로그램 루프의 프로그램이 수행되는 동안, 나머지 페이지들의 데이터가 페이지 버퍼 회로(115)에 로드될 수 있다.
제1 프로그램 동작(PO1)이 수행된 후에 제2 프로그램 동작(PO2)이 수행될 수 있다. 제2 프로그램 동작(PO2)은 도 45의 제3 프로그램 동작(PO3)에 대응할 수 있다. 제2 프로그램 동작(PO2)이 수행되면, 메모리 셀들은 프로그램 완료된다.
도 47은 각 메모리 셀에 4-비트가 프로그램될 때에, 메모리 셀들이 갖는 문턱 전압들의 예를 보여준다. 도 47에서, 가로 축은 메모리 셀들의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 3 및 도 47을 참조하면, 메모리 셀들은 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P1~P15)을 가질 수 있다. 메모리 셀들을 프로그램하기 위하여, 네 개의 페이지들에 해당하는 데이터가 페이지 버퍼 회로(115)에 로드될 수 있다. 하나의 비트 라인(BL)에 네 개의 데이터 래치들(DL, 도 4 또는 도 29참조)이 연결될 수 있다. 네 개의 데이터 래치들(DL)에 네 개의 페이지들에 각각 대응하는 4-비트가 로드될 수 있다.
첫 번째 페이지의 데이터가 페이지 버퍼 회로(115)에 로드된 후에, 프로그램 동작이 시작될 수 있다. 첫 번째 프로그램 루프의 프로그램이 수행되는 동안, 나머지 페이지들의 데이터 또는 나머지 페이지들 중 일부 페이지들의 데이터가 페이지 버퍼 회로(115)에 로드될 수 있다.
도 48은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 48을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 48에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 48에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
다시 도 1을 참조하면, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 레디-비지 신호(RnB)에 더하여, 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 프로그램 동작, 읽기 동작 또는 소거 동작을 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 입출력 라인들(DQ)을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디-비지 신호(RnB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 입출력 라인들(DQ), 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디-비지 신호(RnB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 49 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 49는 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 1 및 도 49를 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
메모리 인터페이스(127)는 본 발명의 실시 예에 따른 프로그램 제어부(PCU2)를 포함할 수 있다. 프로그램 제어부(PCU)는 프로그램 동작 시에 커맨드, 어드레스 또는 데이터를 불휘발성 메모리 장치(110)로 전송하는 타이밍을 제어할 수 있다. 예를 들어, 프로그램 제어부(PCU)는 도 5 및 도 6 또는 도 17에 도시된 바와 같이 시퀀스들을 불휘발성 메모리 장치(110)로 전송하도록 구성될 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 50은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 50을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 110; 불휘발성 메모리 장치
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 PCU1; 프로그램 제어부
120; 컨트롤러 121; 버스
122; 프로세서 123; 랜덤 액세스 메모리
124; 에러 정정 블록 125; 호스트 인터페이스
126; 버퍼 제어 회로 127; 메모리 인터페이스
PCU2; 프로그램 제어부 130; 랜덤 액세스 메모리(RAM)
1000; 컴퓨팅 장치 1100; 프로세서
1200; 랜덤 액세스 메모리 1300; 스토리지 장치
1400; 모뎀 1500; 사용자 인터페이스

Claims (10)

  1. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치로 제1 데이터, 어드레스 및 프로그램 시작 커맨드를 전송하고, 그리고 상기 프로그램 시작 커맨드를 전송한 후에 상기 불휘발성 메모리 장치로 제2 데이터를 전송하도록 구성되는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는 상기 프로그램 시작 커맨드에 응답하여 상기 제1 데이터에 기반한 프로그램 동작을 시작하고, 상기 제2 데이터가 전송됨에 따라 상기 제1 데이터 및 상기 제2 데이터에 기반하여 상기 프로그램 동작을 지속하도록 구성되고,
    상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 각 프로그램 루프는 프로그램 및 검증을 포함하고, 각 검증은 서로 다른 검증 전압들을 이용하여 반복되는 검증 읽기 및 상기 검증 읽기의 결과를 각 메모리 셀의 프로그램 데이터에 반영하는 덤프를 포함하고,
    상기 불휘발성 메모리 장치는 상기 제1 데이터에 기반하여 첫 번째 프로그램 루프의 프로그램 및 하나의 검증 전압을 이용한 검증 읽기를 수행하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 검증 읽기 시에 턴-오프 된 메모리 셀에 대응하며, 상기 제1 데이터 및 상기 제2 데이터에 기반하여 각 메모리 셀에 프로그램되는 프로그램 데이터 중에서 상기 검증 읽기 시에 사용된 검증 전압에 대응하는 프로그램 데이터는 프로그램 금지로 갱신되는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 제1 데이터에 기반하여 상기 첫 번째 프로그램 루프의 덤프를 수행하도록 구성되는 스토리지 장치.
  4. 제3 항에 있어서,
    상기 검증 읽기 시에 턴-오프 된 메모리 셀에 대응하며, 상기 제1 데이터에 기반하여 각 메모리 셀에 프로그램되는 프로그램 데이터 중에서 상기 검증 읽기 시에 사용된 검증 전압에 대응하는 프로그램 데이터는 프로그램 금지로 갱신되는 스토리지 장치.
  5. 제1 항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치로 제3 데이터를 전송하도록 구성되고,
    상기 불휘발성 메모리 장치는 상기 제3 데이터가 전송됨에 따라 상기 제1 데이터, 상기 제2 데이터 및 상기 제3 데이터에 기반하여 상기 프로그램 동작을 지속하도록 구성되는 스토리지 장치.
  6. 제5 항에 있어서,
    상기 제1 데이터가 전송된 때에, 상기 불휘발성 메모리 장치는 상기 제1 데이터에 기반하여 상기 첫 번째 프로그램 루프를 포함하는 적어도 하나의 제1 프로그램 루프를 수행하도록 구성되고,
    상기 제2 데이터가 전송된 때에, 상기 불휘발성 메모리 장치는 상기 제1 데이터 및 상기 제2 데이터에 기반하여 적어도 하나의 제2 프로그램 루프를 수행하도록 구성되고, 그리고
    상기 제3 데이터가 전송된 때에, 상기 불휘발성 메모리 장치는 상기 제1 데이터, 상기 제2 데이터 및 상기 제3 데이터에 기반하여 적어도 하나의 제3 프로그램 루프를 수행하도록 구성되는 스토리지 장치.
  7. 제6 항에 있어서,
    상기 제2 데이터가 전송된 때에 상기 불휘발성 메모리 장치는, 상기 제2 데이터에 기반하여, 상기 제1 프로그램 루프에서 프로그램 금지로 설정된 프로그램 데이터 중 일부를 복원하도록 구성되고,
    상기 제3 데이터가 전송된 때에 상기 불휘발성 메모리 장치는, 상기 제3 데이터에 기반하여, 상기 제2 프로그램 루프에서 프로그램 금지로 설정된 프로그램 데이터 중 일부를 복원하도록 구성되는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 하나의 검증 전압은 상기 불휘발성 메모리 장치에서 사용되는 검증 전압들 중 가장 낮은 레벨을 갖는 스토리지 장치.
  9. 제1 항에 있어서,
    상기 제1 데이터, 제2 데이터 및 상기 제3 데이터는 동일한 메모리 셀들에 프로그램되고,
    상기 동일한 메모리 셀들에 프로그램될 모든 데이터가 수신되면, 상기 불휘발성 메모리 장치는 상기 프로그램 동작을 지속한 후에 상기 프로그램 동작을 완료하도록 구성되는 스토리지 장치.
  10. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들과 비트 라인들을 통해 연결되며, 외부 장치로부터 수신되는 제1 데이터를 로드하도록 구성되는 페이지 버퍼 회로; 그리고
    상기 복수의 메모리 셀들과 워드 라인들을 통해 연결되며, 상기 페이지 버퍼 회로에 상기 제1 데이터가 로드됨에 따라 상기 페이지 버퍼 회로와 함께 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대해 상기 제1 데이터에 기반하여 프로그램 동작을 시작하도록 구성되는 행 디코더 회로를 포함하고,
    상기 페이지 버퍼 회로는 상기 프로그램 동작이 시작된 후에 상기 외부 장치로부터 수신되는 제2 데이터를 더 로드하도록 구성되고,
    상기 페이지 버퍼 회로 및 상기 행 디코더 회로는 상기 제2 데이터가 로드됨에 따라 상기 제1 데이터 및 상기 제2 데이터에 기반하여 상기 프로그램 동작을 지속하도록 구성되고,
    상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 각 프로그램 루프는 프로그램 및 검증을 포함하고, 각 검증은 서로 다른 검증 전압들을 이용하여 반복되는 검증 읽기 및 상기 검증 읽기의 결과를 각 메모리 셀의 프로그램 데이터에 반영하는 덤프를 포함하고,
    상기 페이지 버퍼 회로 및 상기 행 디코더 회로는 상기 제1 데이터에 기반하여 첫 번째 프로그램 루프의 프로그램 및 하나의 검증 전압을 이용한 검증 읽기를 수행하도록 구성되는 불휘발성 메모리 장치.
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