KR20170005915A - 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

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KR20170005915A
KR20170005915A KR1020150095750A KR20150095750A KR20170005915A KR 20170005915 A KR20170005915 A KR 20170005915A KR 1020150095750 A KR1020150095750 A KR 1020150095750A KR 20150095750 A KR20150095750 A KR 20150095750A KR 20170005915 A KR20170005915 A KR 20170005915A
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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 메모리 블록들을 포함하는 불휘발성 메모리 장치, 그리고 메모리 블록들 중 선택된 메모리 블록에 대해 쓰기, 읽기 및 소거를 수행하도록 구성되는 컨트롤러를 포함한다. 선택된 메모리 블록에 대한 읽기 시에 에러 비트들의 수가 임계값 이상이면, 컨트롤러는 선택된 메모리 블록에 저장된 유효 데이터를 적어도 하나의 마이그레이션 동작을 통해 다른 메모리 블록으로 마이그레이션하는 읽기 리클레임을 수행하도록 구성된다. 읽기 리클레임 시에, 컨트롤러는 한 번의 마이그레이션 동작 시에 마이그레이션 되는 데이터의 양을 조절하도록 구성된다.

Description

불휘발성 메모리 장치를 포함하는 스토리지 장치{STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치를 포함하는 스토리지 장치
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 읽기 리클레임이 수행됨에 따라 발생하는 레이턴시(latency)를 동적으로 제어함으로써, 향상된 동작 속도를 갖는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고 상기 메모리 블록들 중 선택된 메모리 블록에 대해 쓰기, 읽기 및 소거를 수행하도록 구성되는 컨트롤러를 포함하고, 상기 선택된 메모리 블록에 대한 읽기 시에 에러 비트들의 수가 임계값 이상이면, 상기 컨트롤러는 상기 선택된 메모리 블록에 저장된 유효 데이터를 적어도 하나의 마이그레이션 동작을 통해 다른 메모리 블록으로 마이그레이션(migration)하는 읽기 리클레임을 수행하도록 구성되고, 상기 읽기 리클레임 시에, 상기 컨트롤러는 한 번의 마이그레이션 동작 시에 마이그레이션 되는 데이터의 양을 조절하도록 구성된다.
본 발명의 다른 실시 예에 따른 스토리지 장치는, 랜덤 액세스 메모리; 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고 상기 메모리 블록들 중 선택된 메모리 블록에 대해 쓰기, 읽기 및 소거를 수행하도록 구성되는 컨트롤러를 포함하고, 상기 선택된 메모리 블록에 대한 읽기 시에 에러 비트들의 수가 임계값 이상이면, 상기 컨트롤러는 상기 선택된 메모리 블록에 저장된 유효 데이터를 읽고, 상기 읽힌 데이터를 상기 랜덤 액세스 메모리에 저장하고, 상기 랜덤 액세스 메모리에 저장된 데이터를 적어도 하나의 마이그레이션 동작을 통해 상기 불휘발성 메모리 장치의 다른 메모리 블록에 기입하는 읽기 리클레임을 수행하도록 구성되고, 상기 읽기 리클레임 시에, 상기 컨트롤러는 한 번의 마이그레이션 동작 시에 상기 선택된 메모리 블록으로부터 상기 다른 메모리 블록으로 마이그레이션(migration)될 데이터의 양을 조절하도록 구성된다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치의 신뢰성 및 읽기 리클레임의 대상인 유효 데이터의 양에 따라 한 번의 마이그레이션 동작 시에 마이그레이션될 데이터의 양이 동적으로 조절된다. 따라서, 읽기 리클레임의 대상인 데이터의 신뢰성을 유지하면서, 읽기 리클레임으로 인해 발생하는 레이턴시가 감소한다. 즉, 향상된 동작 속도를 갖는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 카피 데이터의 양을 계산하고, 카피 데이터의 양에 기반하여 읽기 리클레임을 수행하는 제1 예를 보여주는 순서도이다.
도 4 내지 도 7은 도 3에 도시된 방법에 따라 읽기 리클레임이 수행되는 과정을 보여주는 도면들이다.
도 8은 컨트롤러가 카피 데이터의 양을 다시 계산하는 제1 예를 보여주는 순서도이다.
도 9는 카피 데이터의 양을 계산하고, 카피 데이터의 양에 기반하여 읽기 리클레임을 수행하는 제2 예를 보여주는 순서도이다.
도 10은 컨트롤러가 카피 데이터의 양을 계산하는 다른 예를 보여주는 순서도이다.
도 11은 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 복수의 메모리 블록들(BLK1~BLK4)을 포함한다. 복수의 메모리 블록들(BLK1~BLK4) 각각은 소거 동작의 단위일 수 있다. 예를 들어, 하나의 메모리 블록에 기입된 데이터는 동시에 소거될 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLK4)은 블록 어드레스에 의해 식별되는 물리적 저장 공간들일 수 있다. 예시적으로, 불휘발성 메모리 장치(110)는 4개의 메모리 블록들(BLK1~BLK4)을 포함하는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(110)의 메모리 블록들의 수는 한정되지 않는다.
메모리 블록들(BLK1~BLK4) 각각은 페이지들(P1~P8)을 포함한다. 예를 들어, 페이지들(P1~P8)은 논리 페이지들 또는 물리 페이지들일 수 있다. 예를 들어, 물리 페이지들 각각은 블록 어드레스 및 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여, 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다. 이하에서, 페이지는 논리 페이지 또는 물리 페이지를 가리킬 수 있으며, 논리 페이지 또는 물리 페이지 중 어느 하나로 한정되지 않는다. 도 1에서, 각 메모리 블록은 8개의 페이지들(P1~P8)을 포함하는 것으로 도시되어 있다. 그러나, 각 메모리 블록에 제공되는 페이지들의 수는 한정되지 않는다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 컨트롤러(120)는 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 또는 내부 스케줄에 따라 불휘발성 메모리 장치(110)에 대한 쓰기, 읽기 및 소거를 제어하도록 구성된다. 컨트롤러(120)는 불휘발성 메모리 장치(110)에 대한 읽기 리클레임을 더 제어할 수 있다. 예를 들어, 읽기 리클레임은 특정한 메모리 블록, 예를 들어 제1 메모리 블록(BLK1)에 기입된 데이터의 신뢰도가 낮아지면, 제1 메모리 블록(BLK1)에 기입된 유효 데이터를 다른 메모리 블록, 예를 들어 제2 메모리 블록(BLK2)으로 마이그레이션(migration)하는 동작일 수 있다. 예를 들어, 마이그레이션은 제1 메모리 블록(BLK1)에 기입된 소스 데이터를 읽어 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 제2 메모리 블록(BLK2)에 기입하고, 그리고 제1 메모리 블록(BLK1)의 소스 데이터를 무효화하는 것을 포함할 수 있다. 예를 들어, 제2 메모리 블록(BLK2)은 데이터가 기입되지 않은 소거 상태의 메모리 블록일 수 있다.
제1 메모리 블록(BLK1)에 기입된 유효 데이터를 제2 메모리 블록(BLK2)으로 마이그레이션하는 동안, 읽기 리클레임이 수행되는 메모리 블록들(BLK1, BLK2)은 비지 상태가 된다. 즉, 읽기 리클레임이 수행되면, 읽기 리클레임이 수행되는 메모리 블록들(BLK1, BLK2)이 액세스 불능이 되는 레이턴시(latency)가 발생한다.
읽기 리클레임에 의해 발생하는 레이턴시를 감소시키기 위하여, 컨트롤러(120)는 적어도 하나의 마이그레이션 동작을 통해 읽기 리클레임을 분할하여 수행할 수 있다. 예를 들어, 읽기 리클레임 시에, 컨트롤러(120)는 제1 마이그레이션 동작을 통해 제1 메모리 블록(BLK1)의 제1 유효 데이터를 제2 메모리 블록(BLK2)으로 마이그레이션할 수 있다. 이후에, 컨트롤러(120)는 제2 마이그레이션 동작을 통해 제1 메모리 블록(BLK1)의 제2 유효 데이터를 제2 메모리 블록(BLK2)으로 마이그레이션할 수 있다. 제1 및 제2 마이그레이션 동작들의 사이에, 제1 및 제2 메모리 블록들(BLK1, BLK2)은 액세스 가능하다. 예를 들어, 각 마이그레이션 동작은 제1 메모리 블록(BLK1)으로부터 소스 데이터를 읽어 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 제2 메모리 블록(BLK2)에 기입하고, 그리고 제1 메모리 블록(BLK1)의 소스 데이터를 무효화하는 동작들을 포함할 수 있다.
컨트롤러(120)는 리클레임 계산기(RC)를 포함한다. 컨트롤러(120)는 리클레임 계산기(RC)를 이용하여 한 번의 마이그레이션 동작 시에 마이그레이션될 데이터의 양(이하에서, 카피 데이터의 양)을 계산하도록 구성된다. 예를 들어, 컨트롤러(120)는 읽기 리클레임의 소스 메모리 블록, 예를 들어 제1 메모리 블록(BLK1)에 기입된 유효 데이터의 신뢰성 및 양에 따라 카피 데이터의 양을 계산할 수 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 컨트롤러(120)는 선택된 메모리 블록(BLK)으로부터 데이터를 읽는다. 예를 들어, 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 또는 내부 스케줄에 따라 선택된 메모리 블록으로부터 데이터를 읽을 수 있다.
S120 단계에서, 컨트롤러(120)는 선택된 메모리 블록으로부터 읽힌 데이터의 에러 비트들의 수(NOEB, Number of Error Bits)가 임계값(VCR) 이상인지 판별한다. 예를 들어, 에러 비트들의 수는 에러 정정 코드(ECC, Error Correction Code)에 기반하여 판별될 수 있다. 에러 비트들의 수(NOEB)가 임계값 이상이면, 컨트롤러(120)는 선택된 메모리 블록에 대한 읽기 리클레임을 시작(또는 트리거)할 수 있다.
S130 단계에서, 컨트롤러(120)는 읽기 리클레임 시에 한 번의 마이그레이션 동작을 통해 마이그레이션될 카피 데이터의 양(CD)을 계산예어 컨트롤러(120)는 리클레임 계산기(RC)를 이용하여, 선택된 메모리 블록의 유효 데이터의 신뢰성 및 양에 따라 카피 데이터의 양(CD)을 계산할 수 있다. 예를 들어, 컨트롤러(120)는 선택된 메모리 블록을 포함하는 읽기 리클레임의 대상 메모리 블록들에 대응하는 카피 데이터의 양(CD)을 계산할 수 있다.
S140 단계에서, 컨트롤러(120)는 카피 데이터의 양(CD)에 기반하여 읽기 리클레임을 수행할 수 있다. 예를 들어, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들에 대한 한 번의 마이그레이션 동작 시에, 카피 데이터의 양(CD)에 해당하는 유효 데이터를 마이그레이션할 수 있다.
도 3은 카피 데이터의 양(CD)을 계산하고(S130 단계), 카피 데이터의 양(CD)에 기반하여 읽기 리클레임을 수행하는(S140 단계) 제1 예를 보여주는 순서도이다. 도 1 및 도 3을 참조하면, S210 단계에서, 컨트롤러(120)는 트리거된 읽기 리클레임이 새로운 읽기 리클레임인지 판별한다.
예시적으로, 본 발명의 실시 예에 따른 읽기 리클레임은 둘 이상의 마이그레이션 동작들로 분할되어 수행될 수 있다. 제1 마이그레이션 동작과 제2 마이그레이션 동작의 사이에, 읽기 리클레임의 대상 메모리 블록들은 액세스 가능하다. 제1 마이그레이션 동작과 제2 마이그레이션 동작의 사이에 읽기 리클레임의 대상 메모리 블록들에 대한 읽기가 수행되면, 읽기 리클레임이 새롭게 트리거될 수 있다. 새롭게 읽기 리클레임이 트리거된 메모리 블록은 이미 읽기 리클레임의 대상 메모리 블록으로 등록되어 있다. 따라서, 새로운 읽기 리클레임의 트리거는 무시될 수 있으며, 카피 데이터의 양(CD)에 대한 계산도 생략될 수 있다.
예시적으로, S210 단계는 생략될 수 있다. 즉, 새로운 읽기 리클레임의 트리거는 무시되되, 카피 데이터의 양(CD)에 대한 계산은 수행될 수 있다. 따라서, 카피 데이터의 양(CD)의 계산의 수행 빈도가 증가하며, 읽기 리클레임에 의해 발생하는 레이턴시가 더 감소될 수 있다.
S220 단계에서, 컨트롤러(120)는 수행중인 읽기 리클레임 및 새로운 읽기 리클레임의 카피 데이터의 양(CD)을 계산한다. 예를 들어, 컨트롤러(120)는 수학식 1에 기반하여 카피 데이터의 양(CD)을 계산할 수 있다.
Figure pat00001
수학식 1에서, 블록 카운트(BC)는 읽기 리클레임의 대상 메모리 블록들의 수를 가리킨다. 유효 카운트(VCDi)는 제i 대상 메모리 블록의 유효 데이터의 양, 예를 들어 유효 페이지들의 수를 가리킨다. 신뢰성 마진(RMi)은 제i 대상 메모리 블록의 데이터가 소실되지 않고 제i 대상 메모리 블록에서 수행될 수 있는 읽기 회수를 가리킨다.
예를 들어, 신뢰성 마진(RMi)은 고정된 값 또는 알고리즘에 따라 계산되는 값일 수 있다. 예를 들어, 신뢰성 마진(RMi)은 제i 대상 메모리 블록의 소거 횟수, 제i 대상 메모리 블록에 유효 데이터가 기입된 후 경과한 시간, 그리고 제i 대상 메모리 블록에 유효 데이터가 기입된 때의 온도 또는 현재 온도에 따라 변화할 수 있다. 예를 들어, 제i 대상 메모리 블록의 소거 횟수가 증가할수록, 신뢰성 마진(RMi)은 감소할 수 있다. 제i 대상 메모리 블록에 유효 데이터가 기입된 후 경과한 시간이 증가할수록, 신뢰성 마진(RMi)은 감소할 수 있다. 제i 대상 메모리 블록에 유효 데이터가 기입된 때의 제1 온도와 카피 데이터의 양(CD)이 계산되는 때의 제2 온도 사이의 차이가 증가할수록, 신뢰성 마진(RMi)은 감소할 수 있다.
신뢰성 마진(RMi)이 감소할수록, 즉 제i 대상 메모리 블록의 신뢰성이 감소할수록, 카피 데이터의 양(CD)은 증가할 수 있다. 신뢰성 마진(RMi)이 클수록, 즉 제i 대상 메모리 블록의 신뢰성이 높을수록, 카피 데이터의 양(CD)은 작을 수 있다.
카피 데이터의 양(CD)이 계산된 후에, 외부 호스트로부터 또는 컨트롤러(120)의 내부 스케줄에 따라 읽기 요청이 발생할 수 있다. S230 단계에서, 읽기 요청에 따라 컨트롤러(120)는 불휘발성 메모리 장치(110)에 대한 읽기를 수행할 수 있다.
S240 단게에서, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록에서 읽기가 수행되었는지 판별한다. 읽기 리클레임의 대상 메모리 블록에서 읽기가 수행되었으면, S250 단계에서, 카피 데이터의 양(CD)에 기반하여 읽기 리클레임의 대상 메모리 블록의 유효 데이터가 마이그레이션 동작에 의해 마이그레이션 된다.
즉, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들의 유효 카운트들(VCDi) 및 신뢰성 마진들(RMi)에 기반하여 카피 데이터의 양(CD)을 동적으로 계산하도록 구성된다. 읽기 리클레임의 대상 메모리 블록들 중 하나에서 읽기가 수행되면, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들에서 하나의 마이그레이션 동작을 수행할 수 있다.
예시적으로, 읽기 리클레임의 대상 메모리 블록들은 선입선출에 기반하여 마이그레이션될 수 있다. 예를 들어, 제1 및 제2 메모리 블록들(BLK1, BLK2)이 순차적으로 읽기 리클레임의 대상 메모리 블록들로 등록될 수 있다. 제1 메모리 블록(BLK1)의 유효 데이터의 마이그레이션이 완료된 후에, 즉 제1 메모리 블록(BLK1)의 읽기 리클레임이 완료된 후에, 제2 메모리 블록(BLK2)의 마이그레이션이 시작될 수 있다.
도 4 내지 도 7은 도 3에 도시된 방법에 따라 읽기 리클레임이 수행되는 과정을 보여주는 도면들이다. 도 1 및 도 4를 참조하면, 제1 내지 제4 메모리 블록들(BLK1~BLK4)이 도시된다. 제1 메모리 블록(BLK1)의 제1 내지 제4 페이지들(P1~P4) 및 제6 내지 제8 페이지들(P6~P8)은 유효 데이터를 저장할 수 있다. 제3 메모리 블록(BLK3)의 제1 내지 제4 페이지들(P1~P4) 및 제7 및 제8 페이지들(P7, P8)은 유효 데이터를 저장할 수 있다.
제1 메모리 블록(BLK1)은 이전에 읽기 리클레임의 대상 메모리 블록들(RT)로 등록된 것으로 가정된다. 또한, 대상 메모리 블록들(RT)과 연관된 카피 데이터의 양(CD)은 3개의 페이지들인 것으로 가정된다.
제1 단계(①)에서, 외부의 호스트 장치 또는 컨트롤러(120)의 내부의 스케줄에 따라, 제1 메모리 블록(BLK1)의 제1 페이지(P1)에 대한 읽기가 요청될 수 있다. 컨트롤러(120)는 제1 메모리 블록(BLK1)의 제1 페이지(P1)에 기입될 데이터를 읽고, 외부의 호스트 장치로 출력하거나 또는 내부의 스케줄에 따라 사용할 수 있다.
읽기 리클레임의 대상 메모리 블록들(RT)에 대한 읽기가 수행되었으므로, 제2 단계(②)에서, 읽기 리클레임의 대상 메모리 블록들(RT)에 대해 한 번의 마이그레이션 동작(MIG)이 수행된다. 카피 데이터의 양(CD)에 해당하는 제1 내지 제3 페이지들(P1~P3)에 저장된 유효 데이터가 제2 메모리 블록(BLK2)으로 마이그레이션된다.
도 1 및 도 5를 참조하면, 제1 메모리 블록(BLK1)의 제1 내지 제3 페이지들(P1~P3)에 저장된 유효 데이터는 제2 메모리 블록(BLK2)의 제1 내지 제3 페이지들(P1~P3)로 마이그레이션될 수 있다.
제3 단계(③)에서, 제3 메모리 블록(BLK3)의 제2 페이지(P2)에 대한 읽기가 수행될 수 있다. 제3 메모리 블록(BLK3)은 읽기 리클레임의 대상 메모리 블록들(RT)에 속하지 않으므로, 제3 단계(③)의 읽기가 수행되어도 마이그레이션 동작은 수행되지 않는다.
예시적으로, 제3 단계(③)의 읽기가 수행되면, 도 1 및 도 6에 도시된 바와 같이, 제3 메모리 블록(BLK3)이 읽기 리클레임의 대상 메모리 블록들(RT)로 등록될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제3 단계(③)의 읽기 시에, 에러 비트들의 수(NOEB)가 임계값(VCR) 이상일 수 있다. 제3 메모리 블록(BLK3)이 읽기 리클레임의 대상 메모리 블록들(RT)로 추가됨에 따라, 카피 데이터의 양(CD)이 다시 계산될 수 있다. 예시적으로, 카피 데이터의 양(CD)은 4개의 페이지들로 계산될 수 있다.
제4 단계(④)에서, 제3 메모리 블록(BLK3)의 제7 페이지(P7)에 대해 읽기가 수행될 수 있다. 제3 메모리 블록(BLK3)은 읽기 리클레임의 대상 메모리 블록들(RT)에 속하므로, 읽기 리클레임의 대상 메모리 블록들(RT)에 대해 한 번의 마이그레이션 동작이 수행될 수 있다. 예시적으로, 제1 메모리 블록(BLK1)이 제3 메모리 블록(BLK3)보다 먼저 읽기 리클레임의 대상 메모리 블록들(RT)로 등록되었으므로, 제5 단계(⑤)에서, 제1 메모리 블록(BLK1)에 대해 한 번의 마이그레이션 동작(MIG)이 수행될 수 있다. 예를 들어, 카피 데이터의 양(CD)에 해당하는 제4 및 제6 내지 제8 페이지들(P4, P6~P8)에 저장된 유효 데이터가 제2 메모리 블록들(BLK2)로 마이그레이션될 수 있다.
도 1 및 도 7을 참조하면, 제1 메모리 블록(BLK1)의 제4 및 제6 내지 제8 페이지들(P4, P6~P8)은 제2 메모리 블록(BLK2)의 제4 내지 제7 페이지들(P4~P7)로 마이그레이션될 수 있다.
제5 단계(⑤)의 마이그레이션 동작(MIG)이 수행되면, 제1 메모리 블록(BLK1)에 유효 데이터는 존재하지 않는다. 즉, 제1 메모리 블록(BLK1)의 유효 데이터가 완료되며, 제1 메모리 블록(BLK1)의 읽기 리클레임이 완료된다. 따라서, 컨트롤러(120)는 제1 메모리 블록(BLK1)을 읽기 리클레임의 대상 메모리 블록들(RT)로부터 해제(release)할 수 있다.
예시적으로, 제1 메모리 블록(BLK1)이 읽기 리클레임의 대상 메모리 블록들(RT)로부터 해제됨에 따라, 컨트롤러(120)는 카피 데이터의 양(CD)을 다시 계산할 수 있다.
도 8은 컨트롤러(120)가 카피 데이터의 양(CD)을 다시 계산하는 제1 예를 보여주는 순서도이다. 도 1 및 도 8을 참조하면, S310 단계에서, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들(RT) 중 하나의 메모리 블록의 읽기 리클레임이 완료되었는지 판별한다. 읽기 리클레임이 완료되었으면, S320 단계에서, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들(RT)이 존재하는지 판별된다. 읽기 리클레임의 대상 메모리 블록들(RT)이 존재하면, S330 단계에서, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들(RT)의 카피 데이터의 양(CD)을 수학식 1에 따라 계산할 수 있다.
도 9는 카피 데이터의 양(CD)을 계산하고, 카피 데이터의 양(CD)에 기반하여 읽기 리클레임을 수행하는 제2 예를 보여주는 순서도이다. 도 1 및 도 9를 참조하면, S410 단계에서, 컨트롤러(120)는 트리거된 읽기 리클레임이 새로운 읽기 리클레임인지 판별한다.
S420 단계에서, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들(RT)의 카피 데이터의 양(CD)을 계산한다. 컨트롤러(120)는 수학식 2에 따라 카피 데이터의 양(CD)을 계산할 수 있다.
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수학식 2에서, 블록 카운트(BC)는 읽기 리클레임의 대상 메모리 블록들의 수를 가리킨다. 유효 카운트(VCDi)는 제i 대상 메모리 블록의 유효 데이터의 양, 예를 들어 유효 페이지들의 수를 가리킨다. 신뢰성 마진(RMi)은 제i 대상 메모리 블록의 데이터가 소실되지 않고 제i 대상 메모리 블록에서 수행될 수 있는 읽기 회수를 가리킨다. 읽기 교란(RD)은 외부의 호스트로부터 수신되는 읽기 요청에 따라 불휘발성 메모리 장치(110)의 메모리 블록에서 발생하는 읽기 교란을 수치화한 값일 수 있다.
예시적으로, 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 데이터를 읽을 때에, 페이지(P)의 단위로 읽을 수 있다. 외부의 호스트 장치는 호스트 액세스 단위에 기반하여 컨트롤러(120)에 읽기 요청을 전송할 수 있다. 예를 들어, 외부의 호스트 장치는 한 번의 읽기 요청을 통해 호스트 액세스 단위의 데이터를 읽을 것을 컨트롤러(120)에 요청할 수 있다. 호스트 액세스 단위의 사이즈는 둘 이상의 페이지들의 사이즈에 대응할 수 있다. 즉, 외부의 호스트 장치가 컨트롤러(120)에 하나의 읽기 요청을 전달하면, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 대해 둘 이상의 읽기들을 수행할 수 있다.
읽기 교란(RD)은 하나의 읽기 요청에 따라 발생하는 불휘발성 메모리 장치(110)에 대한 둘 이상의 읽기들이 읽기 리클레임의 대상 메모리 블록들(RT)에 속한 하나의 메모리 블록에 집중될 때에 발생하는 읽기 교란을 가리킬 수 있다.
S430 단계에서, 컨트롤러(120)는 외부의 호스트 장치로부터 읽기 요청이 수신되는지 판별한다. 외부의 호스트 장치로부터 읽기 요청이 수신되면, S440 단계에서, 컨트롤러(120)는 카피 데이터의 양(CD)에 기반하여 읽기 리클레임의 대상 메모리 블록의 유효 데이터를 마이그레이션 동작에 의해 마이그레이션한다.
도 9를 참조하여 설명된 방법에 따르면, 컨트롤러(120)는 외부의 호스트 장치로부터 수신되는 읽기 요청이 읽기 리클레임의 대상 메모리 블록들(RT)에 대한 읽기를 유발하는지를 참조하지 않는다. 컨트롤러(120)는 외부의 호스트 장치에 의해 요청된 읽기들이 읽기 리클레임의 대상 메모리 블록들(RT)에 속한 하나의 메모리 블록에 집중되는 워스트(worst) 케이스에 기반하여 카피 데이터의 양(CD)을 결정할 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 읽기 리클레임의 대상 메모리 블록들(RT)에 속한 하나의 메모리 블록의 읽기 리클레임이 완료될 때, 수학식 2에 따라 카피 데이터의 양(CD)이 다시 계산될 수 있다.
도 10은 컨트롤러(120)가 카피 데이터의 양(CD)을 계산하는 다른 예를 보여주는 순서도이다. 도 1 및 도 10을 참조하면, S510 단계에서, 컨트롤러(120)는 트리거된 읽기 리클레임이 새로운 읽기 리클레임인지 판별한다.
트리거된 읽기 리클레임이 새로운 읽기 리클레임이면, S520 단계에서, 컨트롤러(120)는 새로운 읽기 리클레임에 대응하는 메모리 블록의 로컬 카피 데이터의 양(LCD)을 계산한다. 로컬 카피 데이터의 양(CD)은 읽기 리클레임의 대상 메모리 블록들(RT) 전체가 아닌, 새롭게 읽기 리클레임이 트리거된 메모리 블록에 대해 계산되는 값일 수 있다. 예를 들어, 로컬 카피 데이터의 양(LCD)은 수학식 1 또는 수학식 2에서 블록 카운트(BC)를 '1'로 설정함으로써 계산될 수 있다.
S530 단계에서, 컨트롤러(120)는 글로벌 카피 데이터의 양(GCD)을 갱신할 수 있다. 예를 들어, 글로벌 카피 데이터의 양(GCD)은 읽기 리클레임의 대상 메모리 블록들(RT) 전체에 대해 계산되는 값일 수 있다. 예를 들어, 컨트롤러(120)는 글로벌 카피 데이터의 양(GCD)에 새로 계산된 로컬 카피 데이터의 양(LCD)을 합함으로써, 글로벌 카피 데이터의 양(GCD)을 갱신할 수 있다.
S540 단계에서, 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들(RT) 중 하나의 메모리 블록의 읽기 리클레임이 완료되었는지 판별한다. 하나의 메모리 블록의 읽기 리클레임이 완료되었으면, S550 단계에서, 컨트롤러(120)는 글로벌 카피 데이터의 양(GCD)을 갱신한다. 예를 들어, 컨트롤러(120)는 글로벌 카피 데이터의 양(GCD)으로부터 읽기 리클레임이 완료된 메모리 블록의 로컬 카피 데이터의 양(LCD)을 감함으로써, 글로벌 카피 데이터의 양(GCD)을 갱신할 수 있다.
도 10에 도시된 방법에 따라 글로컬 카피 데이터의 양(GCD)을 관리하며, 컨트롤러(120)는 읽기 리클레임을 수행할 수 있다. 예를 들어, 수학식 1에 따라 로컬 카피 데이터의 양(LCD)이 계산될 수 있다. 컨트롤러(120)는 읽기 리클레임의 대상 메모리 블록들(RT)에 대한 읽기가 수행될 때, 글로벌 카피 데이터의 양(GCD)에 기반하여 한 번의 마이그레이션 동작을 수행할 수 있다. 다른 예로서, 수학식 2에 따라 로컬 카피 데이터의 양(LCD)이 계산될 수 있다. 컨트롤러(120)는 외부의 호스트 장치로부터 읽기 요청이 수신될 때, 글로벌 카피 데이터의 양(GCD)에 기반하여 한 번의 마이그레이션 동작을 수행할 수 있다.
다시 도 1을 참조하면, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 11 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 1 및 도 11을 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
프로세서(122)는 리클레임 계산기(RC)를 포함한다. 예를 들어, 리클레임 계산기(RC)는 하드웨어로 구현되어 프로세서(122) 내에 포함될 수 있다. 리클레임 계산기(RC)는 소프트웨어로 구현되어 프로세서(122)에 의해 실행될 수 있다. 리클레임 계산기(RC)는 하드웨어 및 소프트웨어가 조합된 형태로 구현될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1 및 도 12를 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 13을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 메모리 블록(BLKa)은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 워드 라인들(WL1~WL6) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 비트 라인들(BL1, BL2) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 서로 다른 행의 스트링 선택 라인들(SSL1a 및 SSL2a, 또는 SSL1b 및 SSL2b) 각각은 또는 서로 다른 행의 접지 선택 라인들(GSL1 및 GSL2)은 플레인 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
도 13에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 13에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
예를 들어, 하나의 물리 페이지는 블록 어드레스, 행 어드레스, 열 어드레스 및 플레인 어드레스에 의해 식별되는 물리적 저장 공간을 포함한다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 14를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치(100)를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 110; 불휘발성 메모리 장치
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 120; 컨트롤러
RC: 리클레임 계산기 130; 랜덤 액세스 메모리(RAM)
121; 버스 122; 프로세서
123; 랜덤 액세스 메모리 124; 에러 정정 블록
125; 호스트 인터페이스 126; 버퍼 제어 회로
127; 메모리 인터페이스 1000; 컴퓨팅 장치
1100; 프로세서 1200; 랜덤 액세스 메모리
1300; 스토리지 장치 1400; 모뎀
1500; 사용자 인터페이스

Claims (10)

  1. 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 메모리 블록들 중 선택된 메모리 블록에 대해 쓰기, 읽기 및 소거를 수행하도록 구성되는 컨트롤러를 포함하고,
    상기 선택된 메모리 블록에 대한 읽기 시에 에러 비트들의 수가 임계값 이상이면, 상기 컨트롤러는 상기 선택된 메모리 블록에 저장된 유효 데이터를 적어도 하나의 마이그레이션 동작을 통해 다른 메모리 블록으로 마이그레이션(migration)하는 읽기 리클레임을 수행하도록 구성되고,
    상기 읽기 리클레임 시에, 상기 컨트롤러는 한 번의 마이그레이션 동작 시에 마이그레이션 되는 데이터의 양을 조절하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 선택된 메모리 블록에 대한 상기 읽기 리클레임이 시작될 때에 이미 수행 중인 읽기 리클레임이 존재하면, 상기 컨트롤러는 상기 마이그레이션될 데이터의 양을 증가시키도록 구성되는 스토리지 장치.
  3. 제2 항에 있어서,
    상기 수행 중인 읽기 리클레임이 종료되면, 상기 컨트롤러는 상기 마이그레이션될 데이터의 양을 감소시키도록 구성되는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 선택된 메모리 블록의 신뢰성이 증가할수록, 상기 컨트롤러는 상기 마이그레이션될 데이터의 양을 감소시키도록 구성되는 스토리지 장치.
  5. 제1 항에 있어서,
    상기 선택된 메모리 블록의 신뢰성이 감소할수록, 상기 컨트롤러는 상기 마이그레이션될 데이터의 양을 증가시키도록 구성되는 스토리지 장치.
  6. 제1 항에 있어서,
    상기 컨트롤러는 상기 읽기 리클레임의 대상인 대상 메모리 블록들 중 하나의 대상 메모리 블록에서 읽기가 수행될 때에, 상기 대상 메모리 블록들에 대해 상기 한 번의 마이그레이션 동작을 수행하도록 구성되는 스토리지 장치.
  7. 제1 항에 있어서,
    상기 컨트롤러는 외부의 호스트 장치로부터 읽기 요청이 수신될 때에, 상기 읽기 리클레임의 대상인 대상 메모리 블록들에 대해 상기 한 번의 마이그레이션 동작을 수행하도록 구성되는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 선택된 메모리 블록의 읽기 리클레임이 시작될 때에 이미 수행 중인 읽기 리클레임이 존재하면, 상기 컨트롤러는 상기 수행 중인 읽기 리클레임이 완료된 후에 상기 선택된 메모리 블록의 상기 유효 데이터에 대해 상기 읽기 리클레임을 수행하도록 구성되는 스토리지 장치.
  9. 제1 항에 있어서,
    상기 메모리 블록들 각각은 기판 위에 배열되는 셀 스트링들을 포함하고,
    상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 선택 트랜지스터 및 메모리 셀들을 포함하는 스토리지 장치.
  10. 랜덤 액세스 메모리;
    메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 메모리 블록들 중 선택된 메모리 블록에 대해 쓰기, 읽기 및 소거를 수행하도록 구성되는 컨트롤러를 포함하고,
    상기 선택된 메모리 블록에 대한 읽기 시에 에러 비트들의 수가 임계값 이상이면, 상기 컨트롤러는 상기 선택된 메모리 블록에 저장된 유효 데이터를 읽고, 상기 읽힌 데이터를 상기 랜덤 액세스 메모리에 저장하고, 상기 랜덤 액세스 메모리에 저장된 데이터를 적어도 하나의 마이그레이션 동작을 통해 상기 불휘발성 메모리 장치의 다른 메모리 블록에 기입하는 읽기 리클레임을 수행하도록 구성되고,
    상기 읽기 리클레임 시에, 상기 컨트롤러는 한 번의 마이그레이션 동작 시에 상기 선택된 메모리 블록으로부터 상기 다른 메모리 블록으로 마이그레이션(migration)될 데이터의 양을 조절하도록 구성되는 스토리지 장치.
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