KR20170005232A - 스토리지 장치 - Google Patents

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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 스토리지 클러스터들, 그리고 외부의 호스트 장치로부터 커맨드 및 어드레스를 수신하고, 수신된 어드레스에 따라 스토리지 클러스터들 중 하나의 스토리지 클러스터를 선택하고, 그리고 수신된 커맨드 및 어드레스를 선택된 스토리지 클러스터로 전송하도록 구성되는 컨트롤러를 포함한다. 컨트롤러는 스토리지 클러스터들 각각이 속한 구역의 온도에 따라 스토리지 클러스터들을 정상 스토리지 클러스터들 및 느린 스토리지 클러스터들로 제어하도록 구성된다.

Description

스토리지 장치{STORAGE DEVICE}
본 발명은 스토리지 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치들을 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 속도를 갖는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 스토리지 클러스터들; 그리고 외부의 호스트 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 어드레스에 따라 상기 스토리지 클러스터들 중 하나의 스토리지 클러스터를 선택하고, 그리고 상기 수신된 커맨드 및 어드레스를 상기 선택된 스토리지 클러스터로 전송하도록 구성되는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 스토리지 클러스터들 각각이 속한 구역(zone)의 온도에 따라 상기 스토리지 클러스터들을 정상 스토리지 클러스터들 및 느린 스토리지 클러스터들로 제어하도록 구성된다.
본 발명의 다른 실시 예에 따른 스토리지 장치는, 스토리지 클러스터들; 그리고 외부의 호스트 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 어드레스에 따라 상기 스토리지 클러스터들 중 하나의 스토리지 클러스터를 선택하고, 그리고 상기 수신된 커맨드 및 어드레스를 상기 선택된 스토리지 클러스터로 전송하도록 구성되는 컨트롤러를 포함하고, 상기 스토리지 클러스터들 각각은, 불휘발성 메모리 장치들; 그리고 상기 컨트롤러로부터 수신되는 상기 어드레스를 상기 불휘발성 메모리 장치들의 물리 어드레스로 변환하고, 상기 컨트롤러로부터 수신되는 상기 커맨드에 응답하여 상기 물리 어드레스가 가리키는 불휘발성 메모리 장치를 액세스하도록 구성되는 클러스터 컨트롤러를 포함하고, 상기 컨트롤러는 상기 스토리지 컨트롤러들을 구역들로 분할하고, 각 구역의 온도가 임계 온도 이상일 때 각 구역에 속한 적어도 하나의 스토리지 클러스터를 느린 스토리지 클러스터로 제어하고, 그리고 각 구역의 온도가 상기 임계 온도보다 낮을 때 각 구역에 속한 적어도 하나의 스토리지 클러스터를 정상 스토리지 클러스터로 제어하도록 구성된다.
컨트롤러 및 스토리지 클러스터들을 포함하고, 각 스토리지 클러스터는 불휘발성 메모리 장치들 및 클러스터 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 스토리지 클러스터들의 온도들을 수집하는 단계; 그리고 상기 수집된 온도들에 따라, 상기 스토리지 클러스터들을 정상 스토리지 클러스터들 및 느린 스토리지 클러스터들로 제어하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 스토리지 클러스터들의 구역의 단위로 열 관리가 수행된다. 스토리지 클러스터들 중 과열된 스토리지 클러스터만 저속 모드로 제어되고 나머지 스토리지 클러스터들은 정상 모드로 유지되므로, 향상된 속도를 갖는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따라 클러스터 구역들이 분할된 스토리지 장치를 보여주는 블록도이다.
도 4는 컨트롤러가 느린 스토리지 클러스터를 제어하는 느린 스킴들의 예를 보여주는 테이블이다.
도 5 내지 도 7은 도 4의 제3 스킴이 수행되는 과정을 보여준다.
도 8은 컨트롤러가 제3 스킴에 따라 정상 클러스터 구역들의 스토리지 클러스터들 중에서 논리 어드레스들이 재매핑될 스토리지 클러스터를 선택하는 방법을 보여주는 순서도이다.
도 9는 컨트롤러가 핫 데이터를 관리하는 방법을 보여주는 순서도이다.
도 10은 본 발명의 실시 예에 따라 클러스터 구역들을 조절하는 방법을 보여주는 순서도이다.
도 11은 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 스토리지 클러스터를 보여주는 블록도이다.
도 13은 불휘발성 메모리 장치의 불휘발성 메모리 칩들이 형성된 예를 보여준다.
도 14는 클러스터 컨트롤러가 수직 구역들에 대해 열 관리를 수행하는 방법을 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따른 클러스터 컨트롤러를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치가 실장되는 서버 장치의 예를 보여준다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 스토리지 클러스터들(111~117), 컨트롤러(120), RAM (130), 인쇄회로기판(140), 그리고 커넥터(150)를 포함한다. 스토리지 클러스터들(111~117), 컨트롤러(120), RAM (130), 그리고 커넥터(150)는 인쇄회로기판(140) 상에 제공될 수 있다.
스토리지 클러스터들(111~117)은 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 스토리지 클러스터들(111~117) 각각은 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 스토리지 클러스터들(111~117) 각각은 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
스토리지 클러스터들(111~117) 각각은 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 스토리지 클러스터들(111~117) 각각은 컨트롤러(120)에 의해 액세스 대상으로 선택되었는지를 가리키는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 스토리지 클러스터들(111~117) 각각은 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 스토리지 클러스터들(111~117) 각각에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
스토리지 클러스터들(111~117) 각각은 제1 에러 정정 블록(ECC1) 및 제1 매핑 테이블(MT1)을 포함한다. 스토리지 클러스터들(111~117) 각각은 제1 에러 정정 블록(ECC1)을 이용하여 쓰기 데이터를 인코딩할 수 있다. 스토리지 클러스터들(111~117) 각각은 제1 에러 정정 블록(ECC1)을 이용하여 읽기 데이터를 디코딩할 수 있다. 제1 에러 정정 블록(ECC1)은 BCH (Bose-Chaudhuri-Hocquenghem) 코드, 리드-솔로몬(Reed-Solomon) 코드, 해밍 코드, 터보 코드, 폴라 코드, LDPC (Low Density Parity Check) 코드 등과 같은 다양한 에러 관리 알고리즘들 중 적어도 하나를 이용하여 인코딩 및 디코딩을 수행할 수 있다.
스토리지 클러스터들(111~117) 각각은 제1 매핑 테이블(MT1)을 이용하여 어드레스 매핑을 수행할 수 있다. 예를 들어, 스토리지 클러스터들(111~117) 각각은 컨트롤러(120)로부터 수신되는 어드레스, 예를 들어 논리 어드레스(LBA)를 제1 매핑 테이블(MT1)을 이용하여 물리 어드레스(PBA)로 변환할 수 있다. 물리 어드레스(PBA)는 스토리지 클러스터들(111~117) 각각의 내부의 물리적 저장 공간에 할당된 어드레스일 수 있다. 컨트롤러(120)의 요청에 따라, 스토리지 클러스터들(111~117) 각각은 물리 어드레스(PBA)가 가리키는 저장 공간을 액세스할 수 있다.
예시적으로, 도 1에서 7개의 스토리지 클러스터들(111~117)이 도시되어 있다. 그러나, 스토리지 장치(100)에 제공되는 스토리지 클러스터들의 수는 한정되지 않는다.
컨트롤러(120)는 스토리지 클러스터들(111~117)을 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 스토리지 클러스터들(111~117)이 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 스토리지 클러스터들(111~117)울 제어할 수 있다.
컨트롤러(120)는 커넥터(150)를 통해 외부의 호스트 장치(미도시)와 연결된다. 컨트롤러(120)는 외부의 호스트 장치의 제어에 따라 스토리지 클러스터들(111~117)을 제어할 수 있다. 예를 들어, 컨트롤러(120)는 스토리지 클러스터들(111~117)과 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 스토리지 클러스터들(111~117)과 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 스토리지 클러스터들(111~117)을 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 스토리지 클러스터들(111~117)을 관리하기 위해 필요한 데이터 또는 코드를 스토리지 클러스터들(111~117)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
예를 들어, 컨트롤러(120)는 제2 매핑 테이블(MT2)을 RAM (130)에 로드할 수 있다. 컨트롤러(120)는 외부의 호스트 장치로부터 수신되는 어드레스, 예를 들어 논리 어드레스(LBA) 및 제2 매핑 테이블(MT2)에 기반하여 스토리지 클러스터들(111~117) 중 하나의 스토리지 클러스터를 선택할 수 있다. 예를 들어, 외부의 호스트 장치에 의해 스토리지 장치(100)에 논리 어드레스의 범위가 할당될 수 있다. 컨트롤러(120)는 할당된 논리 어드레스의 범위를 분할하여 스토리지 클러스터들(111~117)에 할당할 수 있다. 논리 어드레스들의 분할 및 할당 정보는 제2 매핑 테이블(MT2)에 포함될 수 있다. 외부의 호스트 장치로부터 논리 어드레스(LBA) 및 액세스 요청이 수신되면, 컨트롤러(120)는 제2 매핑 테이블(MT2)을 이용하여 스토리지 클러스터들(111~117) 중 액세스 대상을 선택할 수 있다.
컨트롤러(120)는 온도 관리자(TM) 및 제2 에러 정정 블록(ECC2)을 포함한다. 컨트롤러(120)는 제2 에러 정정 블록(ECC2)을 이용하여 스토리지 클러스터들(111~117)로 전송될 쓰기 데이터를 인코딩할 수 있다. 컨트롤러(120)는 제2 에러 정정 블록(ECC1)을 이용하여 스토리지 클러스터들(111~117)로부터 수신되는 읽기 데이터를 디코딩할 수 있다. 제2 에러 정정 블록(ECC2)은 BCH (Bose-Chaudhuri-Hocquenghem) 코드, 리드-솔로몬(Reed-Solomon) 코드, 해밍 코드, 터보 코드, 폴라 코드, LDPC (Low Density Parity Check) 코드 등과 같은 다양한 에러 관리 알고리즘들 중 적어도 하나를 이용하여 인코딩 및 디코딩을 수행할 수 있다.
컨트롤러(120)는 온도 관리자(TM)를 이용하여 스토리지 클러스터들(111~117)의 열 관리(Thermal Leveling)을 수행할 수 있다. 예를 들어, 컨트롤러(120)는 온도 관리자(TM)를 이용하여 스토리지 클러스터들(111~117) 중 과열된 스토리지 클러스터들을 저속 모드로 동작하는 느린 스토리지 클러스터들로 설정할 수 있다. 컨트롤러(120)는 온도 관리자(TM)를 이용하여 스토리지 클러스터들(111~117) 중 과열되지 않은 스토리지 클러스터들을 정상 모드로 동작하는 정상 스토리지 클러스터들로 설정할 수 있다. 스토리지 클러스터들(111~117) 중에서 과열된 스토리지 클러스터들만이 느린 스토리지 클러스터들로 제어되므로, 과열을 방지하면서 스토리지 장치(100)의 속도가 확보된다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
예시적으로, 컨트롤러(120) 및 스토리지 클러스터들(111~117)은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 스토리지 클러스터들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 스토리지 클러스터들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 스토리지 클러스터들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 스토리지 클러스터들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 스토리지 클러스터들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 스토리지 클러스터들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 스토리지 클러스터들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 스토리지 클러스터들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 스토리지 클러스터들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 스토리지 클러스터들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 스토리지 모듈(Storage Module), 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 컨트롤러(120)는 클러스터 구역들(zones)의 온도들을 모니터한다. 예를 들어, 각 클러스터 구역은 적어도 하나 또는 그 이상의 스토리지 클러스터들을 포함할 수 있다.
S120 단계에서, 컨트롤러(120)는 클러스터 구역들 중에서 과열된(hot) 클러스터 구역을 검출한다. 예를 들어, 온도가 제1 임계값 이상인 클러스터 구역이 과열된 클러스터 구역으로 검출될 수 있다.
S130 단계에서, 컨트롤러(120)는 과열된 클러스터 구역을 느린(slow) 클러스터 구역으로 설정한다. 예를 들어, 컨트롤러(120)는 느린 클러스터 구역의 온도를 감소시키기 위하여, 느린 클러스터 구역에 속한 스토리지 클러스터들의 동작을 제한할 수 있다.
S140 단계에서, 컨트롤러(120)는 느린 클러스터 구역들 중에서 냉각된 클러스터 구역을 검출할 수 있다. 예를 들어, 느린 클러스터 구역의 온도가 제2 임계값 이하이면, 컨트롤러(120)는 느린 클러스터 구역이 냉각된 것으로 판별할 수 있다. 예를 들어, 제2 임계값은 제1 임계값과 같은 값 또는 제1 임계값보다 낮은 값일 수 있다.
S150 단계에서, 컨트롤러(120)는 냉각된 클러스터 구역을 정상 클러스터 구역으로 설정할 수 있다. 예를 들어, 냉각된 클러스터 구역에 속한 스토리지 클러스터들의 동작의 제한이 해제될 수 있다.
예시적으로, 도 2에 도시된 동작은 주기적으로 또는 클러스터 구역들 중 적어도 하나의 온도가 임계값 이상 변화할 때에 수행될 수 있다.
도 3은 본 발명의 실시 예에 따라 클러스터 구역들이 분할된 스토리지 장치(100a)를 보여주는 블록도이다. 도 3을 참조하면, 스토리지 장치(100a)는 스토리지 장치(100)는 스토리지 클러스터들(111a~117a), 컨트롤러(120a), RAM (130a), 인쇄회로기판(140a), 그리고 커넥터(150a)를 포함한다. 스토리지 클러스터들(111a~117a) 각각은 온도 센서(TS), 제1 에러 정정 블록(ECC1), 그리고 제1 매핑 테이블(MT1)을 포함한다. 컨트롤러(120a)는 온도 관리자(TM) 및 제2 에러 정정 블록(ECC2)을 포함한다. RAM (130a)에 제2 매핑 테이블(MT2)이 로드될 수 있다. 도 1의 스토리지 장치(100)와 비교하면, 스토리지 장치(100a)의 스토리지 클러스터들(111a~117a) 각각에 온도 센서(TS)가 제공될 수 있다.
스토리지 클러스터들(111a~117a)은 제1 내지 제3 클러스터 구역들(Z1~Z3)로 분할될 수 있다. 예시적으로, 제1 내지 제3 클러스터 구역들(Z1~Z3)은 인쇄회로기판(140a) 상의 물리적인 위치에 따라 결정될 수 있다. 예를 들어, 인쇄회로기판(140a) 상에서 컨트롤러(120a)로부터의 거리에 따라 제1 내지 제3 클러스터 구역들(Z1~Z3)이 결정될 수 있다. 컨트롤러(120)와 가장 가까운 제1 및 제2 스토리지 클러스터들(111a, 112a)은 제1 클러스터 구역(Z1)을 형성할 수 있다. 제3 및 제4 스토리지 클러스터들(113a, 114a)은 제2 클러스터 구역(Z2)을 형성할 수 있다. 제5 내지 제7 스토리지 클러스터들(115a~117a)은 제3 클러스터 구역(Z3)을 형성할 수 있다.
예시적으로, 스토리지 클러스터들(111a~117a) 각각은 쓰기, 읽기 또는 소거 동작을 수행할 때에 전력을 소비한다. 즉, 스토리지 클러스터들(111a~117a) 각각은 쓰기, 읽기 또는 소거 동작을 수행할 때에 열원(heat source)으로 기능한다. 스토리지 클러스터들(111a~117a) 각각은 쓰기, 읽기 또는 소거 동작을 수행하지 않을 때에 냉각될 수 있다.
반면, 컨트롤러(120a)는 스토리지 클러스터들(111a~117a) 중 어느 하나를 액세스할 때에, RAM (130a)을 액세스할 때에, 외부의 호스트 장치와 통신할 때에, 그리고 내부적으로 연산 동작을 수행할 때에 전력을 소비한다. 즉, 컨트롤러(120a)가 열원으로 기능하는 구간은 스토리지 클러스터들(111a~117a) 각각이 열원으로 기능하는 구간보다 길다. 따라서, 컨트롤러(120a)가 스토리지 장치(100a)의 주 열원일 수 있다.
제1 클러스터 구역(Z1)에 속한 제1 및 제2 스토리지 클러스터들(111a, 112a) 각각과 컨트롤러(120a) 사이의 거리는 유사하다. 따라서, 제1 및 제2 스토리지 클러스터들(111a, 112a)은 컨트롤러(120a)로부터 유사한 제1 양의 열을 수신할 수 있다.
제2 클러스터 구역(Z2)에 속한 제3 및 제4 스토리지 클러스터들(113a, 114a) 각각과 컨트롤러(120a) 사이의 거리는 유사하다. 따라서, 제3 및 제4 스토리지 클러스터들(113a, 114a)은 컨트롤러(120a)로부터 유사한 제2 양의 열을 수신할 수 있다. 컨트롤러(120a)와 제2 클러스터 구역(Z2) 사이의 거리는 컨트롤러(120a)와 제1 클러스터 구역(Z1) 사이의 거리보다 길다. 따라서, 제2 양은 제1 양보다 적다.
제3 클러스터 구역(Z3)에 속한 제5 내지 제7 스토리지 클러스터들(115a~117a) 각각과 컨트롤러(120a) 사이의 거리는 유사하다. 따라서, 제5 내지 제7 스토리지 클러스터들(115a~117a)은 컨트롤러(120a)로부터 유사한 제3 양의 열을 수신할 수 있다. 컨트롤러(120a)와 제3 클러스터 구역(Z3) 사이의 거리는 컨트롤러(120a)와 제2 클러스터 구역(Z2) 사이의 거리보다 길다. 따라서, 제3 양은 제2 양보다 적다.
상술된 바와 같이, 스토리지 장치(100a) 내의 또는 스토리지 장치(100a)가 속한 환경에 의해 스토리지 클러스터들(111a~117a)에 전달되는 열의 양에 기반하여, 유사한 열 특성을 갖는 스토리지 클러스터들이 하나의 클러스터 구역으로 관리될 수 있다. 열 특성의 예로서 컨트롤러(120a)와의 거리가 언급되었으나, 이는 본 발명의 기술적 사상을 설명하기 위한 예시에 불과하며, 본 발명의 기술적 사상을 한정하지 않는다.
컨트롤러(120a)는 스토리지 클러스터들(111a~117a) 각각의 온도 센서(TS)로부터 온도 정보를 획득할 수 있다. 예를 들어, 컨트롤러(120a)는 온도 정보를 요청하는 커맨드를 스토리지 클러스터들(111a~117a) 각각으로 전송할 수 있다. 전송된 커맨드에 응답하여, 스토리지 클러스터들(111a~117a) 각각은 온도 정보를 컨트롤러(120a)로 전송할 수 있다. 다른 예로서, 컨트롤러(120a)는 스토리지 클러스터들(111a~117a)의 정상 채널이 아닌 측대역(Sideband) 채널을 통해 온도 센서들(TS)와 통신할 수 있다. 예를 들어, 컨트롤러(120a)는 I2C (Inter-Integrated Circuit)와 같은 측대역 채널을 통해 온도 센서들(TS)과 통신할 수 있다.
예시적으로, 컨트롤러(120a)는 하나의 클러스터 구역에 속한 스토리지 클러스터들로부터 검출되는 온도 정보들로부터 해당 클러스터 구역의 온도를 계산할 수 있다. 예를 들어, 컨트롤러(120a)는 검출된 온도 정보들의 평균, 가중 평균, 산술 평균, 기하 평균 등을 해당 클러스터 구역의 온도로 결정할 수 있다. 다른 예로서, 컨트롤러(120a)는 하나의 클러스터 구역에 속한 스토리지 클러스터들로부터 검출되는 온도 정보들 중 하나를 해당 클러스터 구역의 온도로 결정할 수 있다. 예를 들어, 컨트롤러(120a)는 온도 정보들 중 최저 온도, 최고 온도, 중간 온도 등을 해당 클러스터 구역의 온도로 결정할 수 있다.
도 3에서, 스토리지 클러스터들(111a~117a) 각각에 온도 센서(TS)가 제공되는 것으로 도시되어 있다. 그러나, 온도 센서(TS)의 위치는 한정되지 않는다. 예를 들어, 온도 센서(TS)은 스토리지 클러스터들(111a~117a)에 제공되지 않고, 인쇄회로기판(140a) 상에 제공될 수 있다.
도 4는 컨트롤러(120a)가 느린 스토리지 클러스터를 제어하는 느린 스킴들의 예를 보여주는 테이블이다. 도 3 및 도 4를 참조하면, 컨트롤러(120a)는 느린 스토리지 클러스터에 대해 제1 내지 제3 스킴들(S1~S3) 중 적어도 하나를 적용할 수 있다.
제1 스킴(S1)에 따라, 컨트롤러(120a)는 느린 클러스터 구역에 속한 스토리지 클러스터들의 주파수를 감소시킬 수 있다. 예를 들어, 컨트롤러(120a)는 느린 클러스터 구역에 속한 스토리지 클러스터들의 지연(delay), 요청을 전달하는 시간 간격 등을 감소시킴으로써, 느린 클러스터 구역에 속한 스토리지 클러스터들의 동작 주파수를 감소시킬 수 있다. 따라서, 느린 클러스터 구역의 온도가 감소될 수 있다.
제2 스킴(S2)에 따라, 컨트롤러(120a)는 느린 클러스터 구역의 스토리지 클러스터들에 저장된 핫 데이터를 정상 클러스터 구역의 스토리지 클러스터들로 마이그레이션(migration)할 수 있다. 예를 들어, 특정한 논리 어드레스(LBA)에 대한 액세스 회수(읽기 및 갱신)가 임계값 이상일 때, 해당 논리 어드레스(LBA)에 저장된 데이터는 핫 데이터로 판별될 수 있다. 핫 데이터는 스토리지 클러스터에 대한 액세스 빈도를 증가시키며, 스토리지 클러스터의 온도를 증가시키는 원인이 될 수 있다. 따라서, 느린 클러스터 구역의 스토리지 클러스터에 저장된 핫 데이터를 정상 클러스터 구역의 스토리지 클러스터로 마이그레이션함으로써, 느린 클러스터 구역의 온도가 감소될 수 있다. 예를 들어, 컨트롤러(120a)는 마이그레이션이 수행된 소스 스토리지 클러스터의 논리 어드레스들(LBA)과 목표 스토리지 클러스터의 논리 어드레스들(LBA)을 재매핑(또는 치환)(remap or replace)할 수 있다.
제3 스킴(S3)에 따라, 컨트롤러(120a)는 느린 클러스터 구역에 대응하는 쓰기 요청의 논리 어드레스(LBA)를 정상 클러스터 구역으로 재매핑(또는 치환)(remap or replace)할 수 있다. 즉, 느린 클러스터 구역에 대한 쓰기 요청이 정상 클러스터 구역에 대한 쓰기 요청으로 재매핑(또는 치환)된다. 제3 스킴(S3)은 도 5 내지 도 7을 참조하여 더 상세하게 설명된다.
예시적으로, 느린 클러스터 구역의 스토리지 클러스터들에 대해 제1 내지 제3 스킴들(S1~S3) 중 하나 또는 둘 이상의 조합이 적용될 수 있다.
예시적으로, 느린 클러스터 구역의 온도에 따라 제1 내지 제3 스킴들(S1~S3)이 단계적으로 적용될 수 있다. 예를 들어, 느린 클러스터 구역의 온도가 제1 임계값 이상이고 제2 임계값보다 작은 경우, 제1 내지 제3 스킴들(S1~S3) 중 하나의 스킴이 적용될 수 있다. 느린 클러스터 구역의 온도가 제2 임계값 이상이고 제3 임계값보다 작은 경우, 제1 내지 제3 스킴들(S1~S3) 중 이전에 적용된 스킴 대신에 다른 하나의 스킴이 적용되거나 또는 이전에 적용된 스킴에 더하여 다른 하나의 스킴이 추가적으로 적용될 수 있다.
제1 내지 제3 스킴들(S1~S3)은 다양하게 적용 및 응용될 수 있으며, 상술된 설명에 의해 한정되지 않는다.
또한, 느린 클러스터 구역에 적용되는 스킴들의 종류는 다양하게 변경 및 응용될 수 있으며 도 4에 도시된 제1 내지 제3 스킴들(S1~S3)로 한정되지 않는다.
도 5 내지 도 7은 도 4의 제3 스킴(S3)이 수행되는 과정을 보여준다. 도 3 및 도 5를 참조하면, 컨트롤러(120a)가 관리하는 제2 매핑 테이블(MT2) 및 스토리지 클러스터들(111a~117a)이 관리하는 제1 매핑 테이블들(MT1) 중에서 제2 및 제7 스토리지 클러스터들(112a, 117a)의 제1 매핑 테이블들(MT1)이 도시되어 있다.
제2 매핑 테이블(MT2)을 참조하면, 제1 내지 제3 클러스터 구역들(Z1~Z3), 제1 내지 제3 클러스터 구역들(Z1~Z3)에 대응하는 제1 내지 제7 스토리지 클러스터들(111a~117a), 그리고 제1 내지 제7 스토리지 클러스터들(111a~117a)에 대응하는 논리 어드레스(LBA)가 도시되어 있다.
제1 클러스터 구역(Z1)은 제1 및 제2 스토리지 클러스터들(111a, 112a)을 포함한다. 제1 스토리지 클러스터(111a)에 '0' 내지 '999'의 논리 어드레스들(LBA)이 할당된다. 제2 스토리지 클러스터(112a)에 '1000' 내지 '1999'의 논리 어드레스들(LBA)이 할당된다. 외부의 호스트 장치가 '0' 내지 '999' 사이의 논리 어드레스(LBA)에 대한 액세스를 요청하면, 컨트롤러(120a)는 제2 매핑 테이블(MT2)에 따라 해당 요청을 제1 스토리지 클러스터(111a)로 전달할 수 있다. 외부의 호스트 장치가 '1000' 내지 '1999' 사이의 논리 어드레스(LBA)에 대한 액세스를 요청하면, 컨트롤러(120a)는 제2 매핑 테이블(MT2)에 따라 해당 요청을 제2 스토리지 클러스터(112a)로 전달할 수 있다.
제2 클러스터 구역(Z2)은 제3 및 제4 스토리지 클러스터들(113a, 114a)을 포함한다. 제3 스토리지 클러스터(113a)에 '2000' 내지 '2999'의 논리 어드레스들(LBA)이 할당된다. 제4 스토리지 클러스터(114a)에 '3000' 내지 '3999'의 논리 어드레스들(LBA)이 할당된다. 외부의 호스트 장치가 '2000' 내지 '2999' 사이의 논리 어드레스(LBA)에 대한 액세스를 요청하면, 컨트롤러(120a)는 제2 매핑 테이블(MT2)에 따라 해당 요청을 제3 스토리지 클러스터(113a)로 전달할 수 있다. 외부의 호스트 장치가 '3000' 내지 '3999' 사이의 논리 어드레스(LBA)에 대한 액세스를 요청하면, 컨트롤러(120a)는 제2 매핑 테이블(MT2)에 따라 해당 요청을 제4 스토리지 클러스터(114a)로 전달할 수 있다.
제3 클러스터 구역(Z3)은 제5 내지 제7 스토리지 클러스터들(115a~117a)을 포함한다. 제5 스토리지 클러스터(115a)에 '4000' 내지 '4999'의 논리 어드레스들(LBA)이 할당된다. 제6 스토리지 클러스터(116a)에 '5000' 내지 '5999'의 논리 어드레스들(LBA)이 할당된다. 제7 스토리지 클러스터(117a)에 '6000' 내지 '6999'의 논리 어드레스들(LBA)이 할당된다. 외부의 호스트 장치가 '4000' 내지 '4999' 사이의 논리 어드레스(LBA)에 대한 액세스를 요청하면, 컨트롤러(120a)는 제2 매핑 테이블(MT2)에 따라 해당 요청을 제5 스토리지 클러스터(115a)로 전달할 수 있다. 외부의 호스트 장치가 '5000' 내지 '5999' 사이의 논리 어드레스(LBA)에 대한 액세스를 요청하면, 컨트롤러(120a)는 제2 매핑 테이블(MT2)에 따라 해당 요청을 제6 스토리지 클러스터(116a)로 전달할 수 있다. 외부의 호스트 장치가 '6000' 내지 '6999' 사이의 논리 어드레스(LBA)에 대한 액세스를 요청하면, 컨트롤러(120a)는 제2 매핑 테이블(MT2)에 따라 해당 요청을 제7 스토리지 클러스터(117a)로 전달할 수 있다.
제2 스토리지 클러스터(112a)의 제1 매핑 테이블(MT1)을 참조하면, 제2 스토리지 클러스터(112a)에 할당된 논리 어드레스들(LBA) 및 제2 스토리지 클러스터(112a)의 저장 공간의 물리 어드레스들(PBA) 사이의 매핑 관계가 도시되어 있다. '1000' 내지 '1199'의 논리 어드레스들(LBA)은 '0' 내지 '199'의 물리 어드레스들(PBA)에 매핑된다. '1200' 내지 '1399'의 논리 어드레스들(LBA)은 '200' 내지 '399'의 물리 어드레스들(PBA)에 매핑된다. '1400' 내지 '1599'의 논리 어드레스들(LBA)은 '400' 내지 '599'의 물리 어드레스들(PBA)에 매핑된다. '1600' 내지 '1799'의 논리 어드레스들(LBA)은 '460' 내지 '799'의 물리 어드레스들(PBA)에 매핑된다. '1800' 내지 '1999'의 논리 어드레스들(LBA)은 '800' 내지 '999'의 물리 어드레스들(PBA)에 매핑된다.
유효 마크(Valid Mark)는 제2 스토리지 클러스터(112a)의 물리 어드레스(PBA)의 저장 공간에 유효한 데이터가 저장되어 있는지를 가리킨다. 예시적으로, '0' 내지 '599'의 물리 어드레스들(PBA)이 가리키는 저장 공간에 유효한 데이터가 저장되어 있으며, 유효 마크(V)가 표시될 수 있다. '600' 내지 '999'의 물리 어드레스들(PBA)에 유효한 데이터가 저장되어 있지 않으며, 무효 마크(I)가 표시될 수 있다.
예시적으로, 논리 어드레스들(LBA)과 물리 어드레스들(PBA) 사이의 매핑 관계는 제2 스토리지 클러스터(112a)의 제어에 따라 변경될 수 있다. 예를 들어, '1200' 내지 '1399'의 논리 어드레스들(LBA)에 기입된 데이터의 갱신이 요청될 수 있다. 예를 들어, '1200' 내지 '1399'의 논리 어드레스들(LBA)에 대한 쓰기가 요청될 수 있다. 이때, 제2 스토리지 클러스터(112a)는 '1200' 내지 '1399'의 논리 어드레스들(LBA)과 '200' 내지 '399'의 물리 어드레스들(PBA) 사이의 매핑 관계를 제거하고, '200' 내지 '399'에 무효 마크(I)를 표시할 수 있다. 제2 스토리지 클러스터(112a)는 데이터가 기입되지 않은 물리 어드레스들, 예를 들어 '600' 내지 '799'의 물리 어드레스들(PBA)을 '1200' 내지 '1399'의 논리 어드레스들(LBA)과 매핑할 수 있다. 그리고, 제2 스토리지 클러스터(112a)는 '1200' 내지 '1399'의 논리 어드레스들(LBA)에 대한 쓰기 요청에 따라, '600' 내지 '799'의 물리 어드레스들(PBA)에 데이터를 기입할 수 있다.
제7 스토리지 클러스터(117a)의 제1 매핑 테이블(MT1)을 참조하면, 제7 스토리지 클러스터(117a)에 할당된 논리 어드레스들(LBA) 및 제7 스토리지 클러스터(117a)의 저장 공간의 물리 어드레스들(PBA) 사이의 매핑 관계가 도시되어 있다. '6000' 내지 '6199'의 논리 어드레스들(LBA)은 '0' 내지 '199'의 물리 어드레스들(PBA)에 매핑된다. '6200' 내지 '6399'의 논리 어드레스들(LBA)은 '200' 내지 '399'의 물리 어드레스들(PBA)에 매핑된다. '6400' 내지 '6599'의 논리 어드레스들(LBA)은 '400' 내지 '599'의 물리 어드레스들(PBA)에 매핑된다. '6600' 내지 '6799'의 논리 어드레스들(LBA)은 '460' 내지 '799'의 물리 어드레스들(PBA)에 매핑된다. '6800' 내지 '6999'의 논리 어드레스들(LBA)은 '800' 내지 '999'의 물리 어드레스들(PBA)에 매핑된다.
'0' 내지 '199'의 물리 어드레스들(PBA)에 유효 마크(V)가 표시되고, '200' 내지 '999'의 물리 어드레스들(PBA)에 무효 마크(I)가 표시될 수 있다.
컨트롤러(120a)는 제1 내지 제3 클러스터 구역들(Z1~Z3)에 대해 열 관리(Thermal Leveling)을 수행할 수 있다. 예를 들어, 제1 클러스터 구역(Z1)은 느린 클러스터 구역일 수 있다. 제2 및 제3 클러스터 구역들(Z2, Z3)은 정상 클러스터 구역들일 수 있다.
외부의 호스트 장치로부터 느린 클러스터 구역에 대응하는 '1600' 내지 '1799'의 논리 어드레스들에 대해 쓰기 요청이 수신될 수 있다. 도 4의 제3 스킴(S3)에 따라, 컨트롤러(120a)는 쓰기 요청된 느린 클러스터 구역의 논리 어드레스들(LBA)을 정상 클러스터 구역의 논리 어드레스들과 재매핑(또는 치환)할 수 있다.
도 3 및 도 6을 참조하면, 쓰기 요청에 대응하는 제2 스토리지 클러스터(112a)의 '1600' 내지 '1799'의 논리 어드레스들(LBA)은 정상 클러스터 구역의 스토리지 클러스터들 중에서 무효 마크(I)가 표시되어 있거나 또는 데이터가 기입되지 않은 논리 어드레스들(LBA)과 재매핑(또는 치환)된다. 예를 들어, 제2 스토리지 클러스터(112a)의 '1600' 내지 '1799'의 논리 어드레스들(LBA)은 제7 스토리지 클러스터(117a)의 '6200' 내지 '6399'의 논리 어드레스들(LBA)과 재매핑(또는 치환)될 수 있다. 따라서, 제2 스토리지 클러스터(112a)는 '1000' 내지 '1599', '1800' 내지 '1999', 그리고 '6200' 내지 '6399'의 논리 어드레스들(LBA)에 대응하도록 재매핑(또는 치환)된다. 제7 스토리지 클러스터(117a)는 '1600' 내지 '1799', '6000' 내지 '6199', 그리고 '6400' 내지 '6999'의 논리 어드레스들(LBA)에 대응하도록 재매핑(또는 치환)된다.
재매핑(또는 치환)의 결과는 재매핑(또는 치환)과 연관된 제2 및 제7 스토리지 클러스터들(112a, 117a)에 전달될 수 있다. 재매핑(또는 치환)의 결과에 따라, 제2 스토리지 클러스터(112a)는 '600' 내지 '799'의 물리 어드레스들(PBA)을 '6200' 내지 '6399'의 논리 어드레스들(LBA)과 매핑할 수 있다. 또한, 제7 스토리지 클러스터(117a)는 '200' 내지 '399'의 물리 어드레스들(PBA)을 '1600' 내지 '1799'의 논리 어드레스들(LBA)과 매핑할 수 있다.
컨트롤러(120a)는 외부의 호스트 장치로부터 수신된 '1600' 내지 '1799'의 논리 어드레스들(LBA)에 대응하는 쓰기 요청을 제2 매핑 테이블(MT2)에 따라 제7 스토리지 클러스터(117a)로 전달할 수 있다. 제7 스토리지 클러스터(117a)는 제1 매핑 테이블(MT1)에 따라, '200' 내지 '399'의 물리 어드레스들(PBA)에 데이터를 기입할 수 있다. 이후에, 제7 스토리지 클러스터(117a)는 '200' 내지 '399'의 물리 어드레스들(PBA)에 유효 마크(V)를 표시할 수 있다.
이후에, '1400' 내지 '1599'의 논리 어드레스들(LBA)에 대응하는 쓰기 요청, 예를 들어 갱신 요청이 외부의 호스트 장치로부터 컨트롤러(120a)로 수신될 수 있다. 쓰기 요청이 느린 클러스터 구역에 대응하므로, 도 4의 제3 스킴(S3)에 따라, 컨트롤러(120a)는 쓰기 요청에 대응하는 '1400' 내지 '1599'의 논리 어드레스들(LBA)을 정상 클러스터 구역의 논리 어드레스들(LBA)과 재매핑(또는 치환)할 수 있다.
도 3 및 도 7을 참조하면, 쓰기 요청에 대응하는 제2 스토리지 클러스터(112a)의 '1400' 내지 '1599'의 논리 어드레스들(LBA)은 정상 클러스터 구역의 스토리지 클러스터들 중에서 무효 마크(I)가 표시되어 있거나 또는 데이터가 기입되지 않은 논리 어드레스들(LBA)과 재매핑(또는 치환)된다. 예를 들어, 제2 스토리지 클러스터(112a)의 '1400' 내지 '1599'의 논리 어드레스들(LBA)은 제7 스토리지 클러스터(117a)의 '6400' 내지 '6599'의 논리 어드레스들(LBA)과 재매핑(또는 치환)될 수 있다. 따라서, 제2 스토리지 클러스터(112a)는 '1000' 내지 '1399', '1800' 내지 '1999', 그리고 '6200' 내지 '6599'의 논리 어드레스들(LBA)에 대응하도록 재매핑(또는 치환)된다. 제7 스토리지 클러스터(117a)는 '1400' 내지 '1799', '6000' 내지 '6199', 그리고 '6600' 내지 '6999'의 논리 어드레스들(LBA)에 대응하도록 재매핑(또는 치환)된다.
재매핑(또는 치환)의 결과는 재매핑(또는 치환)과 연관된 제2 및 제7 스토리지 클러스터들(112a, 117a)에 전달될 수 있다. 재매핑(또는 치환)의 결과에 따라, 제2 스토리지 클러스터(112a)는 '400' 내지 '599'의 물리 어드레스들(PBA)을 '6400' 내지 '6599'의 논리 어드레스들(LBA)과 매핑할 수 있다. 제2 스토리지 클러스터(112a)는 '400' 내지 '599'의 물리 어드레스들(PBA)에 무효 마크(I)를 표시할 수 있다. 또한, 제7 스토리지 클러스터(117a)는 '400' 내지 '599'의 물리 어드레스들(PBA)을 '1400' 내지 '1599'의 논리 어드레스들(LBA)과 매핑할 수 있다.
컨트롤러(120a)는 외부의 호스트 장치로부터 수신된 '1400' 내지 '1599'의 논리 어드레스들(LBA)에 대응하는 쓰기 요청을 제2 매핑 테이블(MT2)에 따라 제7 스토리지 클러스터(117a)로 전달할 수 있다. 제7 스토리지 클러스터(117a)는 제1 매핑 테이블(MT1)에 따라, '400' 내지 '599'의 물리 어드레스들(PBA)에 데이터를 기입할 수 있다. 이후에, 제7 스토리지 클러스터(117a)는 '400' 내지 '599'의 물리 어드레스들(PBA)에 유효 마크(V)를 표시할 수 있다.
예시적으로, 도 6 및 도 7을 참조하여 설명된 과정은 도 4의 제2 스킴(S2)에 적용될 수 있다. 예를 들어, 도 6에서, '1400' 내지 '1599'의 논리 어드레스들(LBA)에 대응하는 데이터가 핫데이터로 판별될 수 있다. 핫 데이터는 도 7을 참조하여 설명된 바와 같이 정상 스토리지 클러스터로 마이그레이션될 수 있다. 마이그레이션의 소스 스토리지 클러스터 및 목표 스토리지 클러스터에서, 핫 데이터에 대응하는 논리 어드레스들(LBA)은 서로 재매핑(또는 치환)될 수 있다.
도 8은 컨트롤러(120a)가 제3 스킴(S3)에 따라 정상 클러스터 구역들의 스토리지 클러스터들 중에서 논리 어드레스들(LBA)이 재매핑(또는 치환)될 스토리지 클러스터를 선택하는 방법을 보여주는 순서도이다. 도 3 및 도 8을 참조하면, S210 단계에서, 컨트롤러(120a)는 정상 클러스터 구역의 스토리지 클러스터들의 소거 회수(NOE) 또는 마모도를 참조하여, 논리 어드레스들(LBA)이 재매핑(또는 치환)될 스토리지 클러스터를 선택할 수 있다. 예를 들어, 가장 낮은 소거 회수(NOE) 또는 마모도를 갖는 스토리지 클러스터가 선택될 수 있다.
S220 단계에서, 컨트롤러(LBA)는 쓰기 요청에 대응하는 느린 클러스터 구역의 스토리지 클러스터의 논리 어드레스들(LBA)과 선택된 스토리지 클러스터의 논리 어드레스들(LBA)을 재매핑(또는 치환)할 수 있다.
상술된 바와 같이, 컨트롤러(120a)는 열 관리(Thermal Leveling)를 수행할 때에 마모도 관리(Wear Leveling)를 참조할 수 있다. 마찬가지로, 컨트롤러(120a)는 마모도 관리(Wear Leveling)을 수행할 때에 열 관리(Wear Leveling)를 참조할 수 있다. 예를 들어, 소거 회수(NOE) 또는 마모도가 높은 스토리지 클러스터의 데이터를 다른 스토리지 클러스터로 마이그레이션(Migration)할 때에, 컨트롤러(NOE)는 느린 클러스터 구역이 아닌 정상 클러스터 구역에 속한 스토리지 클러스터들 중에서 마이그레이션이 수행될 스토리지 클러스터를 선택할 수 있다.
데이터를 마이그레이션할 때에, 컨트롤러(120a)는 논리 어드레스들(LBA)의 재매핑(또는 치환)을 수행할 수 있다. 예를 들어, 컨트롤러(120a)는 데이터가 저장된 소스 스토리지 클러스터의 논리 어드레스들(LBA) 및 데이터가 마이그레이션 될 목표 스토리지 클러스터의 논리 어드레스들(LBA)을 재매핑(또는 치환)할 수 있다.
도 9는 컨트롤러(120a)가 핫 데이터를 관리하는 방법을 보여주는 순서도이다. 도 3 및 도 9를 참조하면, S310 단계에서, 컨트롤러(120a)는 핫 데이터를 검출할 수 있다. 예를 들어, 특정한 논리 어드레스(LBA)에 대한 액세스 회수(읽기 및 갱신)가 임계값 이상일 때, 해당 논리 어드레스(LBA)에 저장된 데이터는 핫 데이터로 판별될 수 있다.
S320 단계에서, 컨트롤러(120a)는 소거 회수(NOE) 또는 마모도와 예측 온도 정보(ETI)에 기반하여 핫 데이터를 마이그레이션할 수 있다. 예를 들어, 컨트롤러(120a)는 소거 회수(NOE) 또는 마모도가 낮은 스토리지 클러스터, 그리고 예측 온도 정보(ETI)가 낮은 클러스터 구역의 스토리지 클러스터로 핫 데이터를 마이그레이션할 수 있다.
예시적으로, 예측 온도 정보(ETI)는 클러스터 구역의 예측 온도에 대한 정보를 포함한다. 예를 들어, 도 3을 참조하여 설명된 바와 같이, 컨트롤러(120a)와의 거리가 감소할수록, 클러스터 구역의 예측 온도 정보(ETI)는 증가할 수 있다. 컨트롤러(120a)와의 거리가 증가할수록, 클러스터 구역의 예측 온도 정부(ETI)는 감소할 수 있다.
핫 데이터를 마이그레이션할 때에, 컨트롤러(120a)는 논리 어드레스들(LBA)의 재매핑(또는 치환)을 수행할 수 있다. 예를 들어, 컨트롤러(120a)는 핫 데이터가 저장된 소스 스토리지 클러스터의 논리 어드레스들(LBA) 및 핫 데이터가 마이그레이션 될 목표 스토리지 클러스터의 논리 어드레스들(LBA)을 재매핑(또는 치환)할 수 있다.
도 10은 본 발명의 실시 예에 따라 클러스터 구역들을 조절하는 방법을 보여주는 순서도이다. 도 3 및 도 10을 참조하면, S410 단계에서, 컨트롤러(120a)는 클러스터 구역들(Z1~Z3)의 스토리지 클러스터들(111a~117a)의 온도들을 모니터할 수 있다.
S420 단계에서, 컨트롤러(120a)는 각 클러스터 구역 내의 스토리지 클러스터들의 온도들의 제1 차이를 계산할 수 있다.
S430 단계에서, 계산된 제1 차이가 제1 문턱값(TTH1) 이상이면, S440 단계에서, 컨트롤러(120a)는 해당 클러스터 구역을 복수의 클러스터 구역들로 분할한다. 예를 들어, 제1 클러스터 구역(Z1)에서, 제1 및 제2 스토리지 클러스터들(111a, 112b)의 온도 차이가 제1 문턱값(TTH1) 이상이면, 제1 및 제2 스토리지 클러스터들(111a, 112b)은 서로 다른 클러스터 구역들로 분할될 수 있다. 예를 들어, 제3 클러스터 구역(Z3)에서, 제5 및 제6 스토리지 클러스터들(115a, 116a)의 온도들과 제7 스토리지 클러스터(117a)의 온도의 차이가 제1 문턱값(TTH1) 이상이면, 제5 및 제6 스토리지 클러스터들(115a, 116a)이 하나의 클러스터 구역을 형성하고, 제7 스토리지 클러스터(117a)가 다른 하나의 클러스터 구역을 형성할 수 있다.
S450 단계에서, 컨트롤러(120a)는 클러스터 구역들의 온도들의 제2 차이를 계산할 수 있다.
S460 단계에서, 컨트롤러(120a)는 계산된 제2 차이가 제2 문턱값(TTH2) 이하이면, S470 단계에서, 컨트롤러(120a)는 해당 클러스터 구역들을 하나의 클러스터 구역으로 병합한다. 예를 들어, 제2 클러스터 구역(Z2)과 제3 클러스터 구역(Z3)의 온도 차이가 제2 문턱값(TTH2) 이하이면, 컨트롤러(120a)는 제2 및 제3 클러스터 구역들(Z2, Z3)을 하나의 클러스터 구역으로 병합할 수 있다.
예시적으로, 스토리지 클러스터들의 초기의 클러스터 구역들은 스토리지 장치(100)의 내부 환경, 예를 들어 컨트롤러(120a)로부터의 거리에 따라 설정될 수 있다. 이후에, 컨트롤러(120a)는 외부 환경을 반영하여 클러스터 구역들을 조절할 수 있다.
예를 들어, 스토리지 장치(100)의 주변에 팬(fan)과 같은 냉각기(cooler)가 배치되는 경우, 냉각기 주변의 온도는 다른 위치의 온도보다 낮아질 수 있다. 스토리지 장치(100)의 주변에 위치한 팬(fan)이 고장나는 경우, 고장난 팬 주변의 온도는 다른 위치의 온도보다 높아질 수 있다.
또한, 외부의 호스트 장치가 스토리지 장치(100)를 액세스하는 패턴에 따라, 스토리지 클러스터들의 온도 특성이 변화할 수 있다. 예를 들어, 외부의 호스트 장치가 특정한 논리 어드레스들(LBA)을 액세스하는 빈도가 다른 논리 어드레스들을 액세스하는 빈도보다 높은 경우, 특정한 논리 어드레스(LBA)에 속한 스토리지 클러스터의 온도가 다른 스토리지 클러스터들의 온도보다 높게 형성될 수 있다.
컨트롤러(120a)는 스토리지 클러스터들(111a~117a)에 내부 환경 및 외부 환경을 반영한 예측 온도 정보들을 각각 할당할 수 있다. 예를 들어, 컨트롤러(120a)와의 거리가 감소할수록 각 스토리지 클러스터의 예측 온도 정보가 증가될 수 있다. 컨트롤러(120a)와의 거리가 증가할수록, 각 스토리지 클러스터의 예측 온도 정보가 감소될 수 있다. 예를 들어, 평균 온도(또는 누적 평균 온도)가 증가할수록, 각 스토리지 클러스터의 예측 온도 정보가 증가될 수 있다. 평균 온도(또는 누적 평균 온도)가 감소할수록, 각 스토리지 클러스터의 예측 온도 정보가 감소될 수 있다. 예를 들어, 소비 전력(또는 누적 평균 소비 전력)이 증가할수록, 각 스토리지 클러스터의 예측 온도 정보가 증가될 수 있다. 소비 전력(또는 누적 평균 소비 전력)이 감소할수록, 각 스토리지 클러스터의 예측 온도 정보가 감소될 수 있다. 예를 들어, 액세스 빈도(또는 누적 평균 액세스 빈도)가 증가할수록, 각 스토리지 클러스터의 예측 온도 정보가 증가될 수 있다. 액세스 빈도(또는 누적 평균 액세스 빈도)가 감소할수록, 각 스토리지 클러스터의 예측 온도 정보가 감소될 수 있다.
컨트롤러(120a)는 예측 온도 정보의 범위를 구간들로 분할하고, 각 스토리지 클러스터의 예측 온도 정보가 어느 구간에 속하는지에 따라 클러스터 구역들을 설정할 수 있다. 예를 들어, 컨트롤러(120a)는 하나의 구간에 속한 스토리지 클러스터들을 하나의 클러스터 구역으로 설정하고, 다른 구간에 속한 스토리지 클러스터들을 다른 클러스터 구역들로 설정할 수 있다. 다른 예로서, 컨트롤러(120a)는 예측 온도 정보들 사이의 차이에 따라 클러스터 구역들을 설정할 수 있다. 예를 들어, 임계값 이내의 차이를 갖는 예측 온도 정보를 갖는 스토리지 클러스터들이 하나의 클러스터 구역에 포함될 수 있다. 임계값보다 큰 차이를 갖는 예측 온도 정보를 갖는 스토리지 클러스터들이 서로 다른 클러스터 구역들에 포함될 수 있다.
컨트롤러(120a)가 클러스터 구역들을 조절하는 방법은 상술된 실시 예들에 한정되지 않으며, 다양하게 변형 및 변경될 수 있다.
도 11은 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 1 및 도 11을 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 제2 에러 정정 블록(ECC2, 124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 클러스터 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 클러스터 인터페이스(127)를 통해 스토리지 클러스터들(111~117)과 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다. 프로세서(122)는 온도 관리자(TM)를 포함한다. 온도 관리자(TM)는 프로세서(122)에 의해 실행되는 소프트웨어, 프로세서(122) 내부에 구현되는 하드웨어, 또는 하드웨어 및 소프트웨어가 조합된 형태로 구현될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
제2 에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 제2 에러 정정 블록(124)은 클러스터 인터페이스(127)를 통해 스토리지 클러스터들(111~117)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 클러스터 인터페이스(127)를 통해 스토리지 클러스터들(111~117)로 전달될 수 있다. 제2 에러 정정 블록(124)은 스토리지 클러스터들(111~117)로부터 클러스터 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 제2 에러 정정 블록(124)은 클러스터 인터페이스(127)의 구성 요소로서 클러스터 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 커넥터(150)에 연결된다. 호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
클러스터 인터페이스(127)는 프로세서(122)의 제어에 따라, 스토리지 클러스터들(111~117)과 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 클러스터 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 스토리지 클러스터들(111~117)과 통신할 수 있다. 클러스터 인터페이스(127)는 제어 채널을 통해 제어 신호를 스토리지 클러스터들(111~117)과 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 스토리지 클러스터들(111~117)로부터 클러스터 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 클러스터 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 클러스터 인터페이스(127)에 연결될 수 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 클러스터(111)를 보여주는 블록도이다. 예시적으로, 도 1의 스토리지 클러스터들(111~117) 중 제1 스토리지 클러스터(111)가 도 12에 도시된다. 도 1의 스토리지 클러스터들(111~117)은 동일한 구조를 가지며, 동일한 방법으로 동작할 수 있다.
도 1 및 도 12를 참조하면, 불휘발성 메모리 장치(210)는 클러스터 컨트롤러(220)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(210)는 입출력 채널을 통해 클러스터 컨트롤러(220)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(210)는 입출력 채널을 통해 클러스터 컨트롤러(220)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(210)는 제어 채널을 통해 클러스터 컨트롤러(220)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(210)는 불휘발성 메모리 장치(210)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 클러스터 컨트롤러(220)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 클러스터 컨트롤러(220)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 클러스터 컨트롤러(220)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 클러스터 컨트롤러(220)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 클러스터 컨트롤러(220)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 클러스터 컨트롤러(220)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 클러스터 컨트롤러(220)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(210)는 불휘발성 메모리 장치(210)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(210)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 클러스터 컨트롤러(220)로 출력할 수 있다.
불휘발성 메모리 장치(210)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(210)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(210)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(210)는 온도 센서(TS)를 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치(210)의 복수의 불휘발성 메모리 칩들 중 적어도 하나 또는 복수의 불휘발성 메모리 칩들 각각은 온도 센서(TS)를 포함할 수 있다.
클러스터 컨트롤러(220)는 불휘발성 메모리 장치(210)를 제어하도록 구성된다. 예를 들어, 클러스터 컨트롤러(220)는 불휘발성 메모리 장치(210)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(210)를 제어할 수 있다.
클러스터 컨트롤러(220)는 컨트롤러(120)의 제어에 따라 불휘발성 메모리 장치(210)를 제어할 수 있다. 클러스터 컨트롤러(220)는 컨트롤러(120)의 요청에 따라 온도 센서(TS)로부터 온도 정보를 획득할 수 있다. 클러스터 컨트롤러(220)는 획득된 온도 정보(TS)를 입출력 채널을 통해 컨트롤러(120)로 출력할 수 있다.
클러스터 컨트롤러(220)는 RAM (230)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 클러스터 컨트롤러(220)는 불휘발성 메모리 장치(210)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (230)에 저장할 수 있다. 예를 들어, 클러스터 컨트롤러(220)는 불휘발성 메모리 장치(210)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(210)로부터 읽고, RAM (230)에 로딩하여 구동할 수 있다. 예를 들어, 클러스터 컨트롤러(220)는 제1 매핑 테이블(MT1)을 RAM (230)에 로딩하여 사용할 수 있다.
클러스터 컨트롤러(220)는 제1 에러 정정 블록(ECC1)을 포함할 수 있다. 또한, 클러스터 컨트롤러(220)는 제2 온도 관리자(TM2)를 포함할 수 있다. 클러스터 컨트롤러(220)는 제2 온도 관리자(TM2)를 이용하여 불휘발성 메모리 장치(210)의 불휘발성 메모리 칩들의 열 관리(Thermal Leveling)을 수행할 수 있다. 제2 온도 관리자(TM2)가 열 관리를 수행하는 방법은 도 13 및 도 14를 참조하여 더 상세하게 설명된다.
RAM (230)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(210)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 클러스터 컨트롤러(220) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
클러스터 컨트롤러(220)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 클러스터 컨트롤러(220)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 클러스터 컨트롤러(220)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 클러스터 컨트롤러(220)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 스토리지 클러스터들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 스토리지 클러스터들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
도 12에서, 스토리지 클러스터(111)는 클러스터 컨트롤러(220)의 외부에 배치되는 RAM (230)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 클러스터(111)는 클러스터 컨트롤러(220)의 외부에 배치되는 RAM (230)을 구비하지 않을 수 있다. 클러스터 컨트롤러(220)는 내부의 RAM 을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 13은 불휘발성 메모리 장치(210)의 불휘발성 메모리 칩들이 형성된 예를 보여준다. 도 12 및 도 13을 참조하면, 불휘발성 메모리 칩들은 인쇄회로기판(PCB) 상에 적층될 수 있다. 예시적으로, 불휘발성 메모리 칩들은 캐스케이드(cascade) 또는 계단형으로 적층되는 것으로 도시되나, 한정되지 않는다.
불휘발성 메모리 칩들은 배선(WR)을 통해 인쇄회로 기판(PCB)에 연결될 수 있다. 불휘발성 메모리 칩들 각각은 온도 센서(TS)를 포함할 수 있다.
예를 들어, 클러스터 컨트롤러(220)는 온도 센서들(TS)로부터 획득되는 온도 정보들의 평균, 가중 평균, 산술 평균, 기하 평균 등을 스토리지 클러스터(111)의 온도로 결정할 수 있다. 다른 예로서, 클러스터 컨트롤러(220)는 온도 센서들(TS)로부터 검출되는 온도 정보들 중 스토리지 클러스터(111)의 온도로 결정할 수 있다. 예를 들어, 클러스터 컨트롤러(220)는 온도 정보들 중 최저 온도, 최고 온도, 중간 온도 등을 스토리지 클러스터(111)의 온도로 결정할 수 있다.
클러스터 컨트롤러(220)는 불휘발성 메모리 칩들 각각의 인쇄회로기판(PCB)으로부터의 높이에 따라, 불휘발성 메모리 칩들을 수직 구역들(DZ1~DZ4)로 분할할 수 있다. 클러스터 컨트롤러(220)는 수직 구역들(DZ1~DZ4)에 대해 열 관리(Thermal Leveling)를 수행할 수 있다.
도 14는 클러스터 컨트롤러(220)가 수직 구역들(DZ1~DZ4)에 대해 열 관리를 수행하는 방법을 보여주는 순서도이다. 도 13 및 도 14를 참조하면, S510 단계에서, 컨트롤러(120)는 수직 구역들(DZ1~DZ4)의 온도들을 모니터한다. 예를 들어, 각 수직 구역은 적어도 하나 또는 그 이상의 불휘발성 메모리 칩들을 포함할 수 있다. 예를 들어, 클러스터 컨트롤러(220)는 각 수직 구역에 속한 불휘발성 메모리 칩들의 온도 정보들의 평균, 가중 평균, 산술 평균, 기하 평균 등을 각 수직 구역의 온도로 결정할 수 있다. 다른 예로서, 클러스터 컨트롤러(220)는 각 수직 수역에 속한 불휘발성 메모리 칩들의 온도 정보들 중 최저 온도, 최고 온도, 중간 온도 등을 각 수직 구역의 온도로 결정할 수 있다.
S520 단계에서, 클러스터 컨트롤러(220)는 수직 구역들(DZ1~DZ4) 중에서 과열된(hot) 수직 구역을 검출한다. 예를 들어, 온도가 제1 임계값 이상인 수직 구역이 과열된 클러스터 구역으로 검출될 수 있다.
S530 단계에서, 클러스터 컨트롤러(220)는 과열된 수직 구역을 느린(slow) 수직 구역으로 설정한다. 예를 들어, 클러스터 컨트롤러(220)는 느린 수직 구역의 온도를 감소시키기 위하여, 느린 수직 구역에 속한 불휘발성 메모리 칩들들의 동작을 제한할 수 있다. 예를 들어, 도 4를 참조하여 설명된 바와 같이, 클러스터 컨트롤러(220)는 제1 스킴(S1)에 따라 느린 수직구역들의 동작 주파수를 감소시킬 수 있다. 예를 들어, 클러스터 컨트롤러(220)는 제2 스킴(S2)에 따라 느린 수직 구역들의 핫 데이터를 정상 수직구역들로 마이그레이션할 수 있다.
S540 단계에서, 클러스터 컨트롤러(220)는 느린 수직 구역들 중에서 냉각된 수직 구역을 검출할 수 있다. 예를 들어, 느린 수직 구역의 온도가 제2 임계값 이하이면, 클러스터 컨트롤러(220)는 느린 수직 구역이 냉각된 것으로 판별할 수 있다. 예를 들어, 제2 임계값은 제1 임계값과 같은 값 또는 제1 임계값보다 낮은 값일 수 있다.
S550 단계에서, 클러스터 컨트롤러(120)는 냉각된 수직 구역을 정상 수직 구역으로 설정할 수 있다. 예를 들어, 냉각된 수직 구역에 속한 불휘발성 메모리 칩들의 동작의 제한이 해제될 수 있다.
도 15는 본 발명의 실시 예에 따른 클러스터 컨트롤러(220)를 보여주는 블록도이다. 도 1 및 도 15를 참조하면, 클러스터 컨트롤러(220)는 버스(221), 프로세서(222), RAM (223), 제1 에러 정정 블록(ECC2, 224), 컨트롤러 인터페이스(225), 버퍼 컨트롤 회로(226), 그리고 메모리 인터페이스(227)를 포함한다.
버스(221)는 클러스터 컨트롤러(220)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(222)는 클러스터 컨트롤러(220)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(222)는 컨트롤러 인터페이스(225)를 통해 컨트롤러(120)와 통신하고, 메모리 인터페이스(227)를 통해 불휘발성 메모리 장치(210)와 통신하고, 그리고 버퍼 제어 회로(226)를 통해 RAM (230)과 통신할 수 있다. 프로세서(222)는 RAM (223)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 클러스터(111)를 제어할 수 있다. 프로세서(222)는 제2 온도 관리자(TM2)를 포함한다. 제2 온도 관리자(TM2)는 프로세서(222)에 의해 실행되는 소프트웨어, 프로세서(222) 내부에 구현되는 하드웨어, 또는 하드웨어 및 소프트웨어가 조합된 형태로 구현될 수 있다.
RAM (223)은 프로세서(222)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (223)은 프로세서(222)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (223)은 프로세서(222)에 의해 처리되는 데이터를 저장할 수 있다. RAM (223)은 SRAM (Static RAM)을 포함할 수 있다.
제1 에러 정정 블록(224)은 에러 정정을 수행할 수 있다. 제1 에러 정정 블록(224)은 메모리 인터페이스(227)를 통해 불휘발성 메모리 장치(210)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(227)를 통해 불휘발성 메모리 장치(210)로 전달될 수 있다. 제1 에러 정정 블록(224)은 불휘발성 메모리 장치(210)로부터 메모리 인터페이스(227)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 제1 에러 정정 블록(224)은 메모리 인터페이스(227)의 구성 요소로서 메모리 인터페이스(227)에 포함될 수 있다.
컨트롤러 인터페이스(225)는 컨트롤러(120)에 연결된다. 컨트롤러 인터페이스(225)는 프로세서(222)의 제어에 따라, 컨트롤러(120)와 통신하도록 구성된다. 컨트롤러 인터페이스(225)는 상술된 데이터 채널 및 제어 채널을 통해 컨트롤러(120)와 통신할 수 있다. 컨트롤러 인터페이스(225)는 제어 채널을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 통신할 수 있다.
버퍼 제어 회로(226)는 프로세서(222)의 제어에 따라, RAM (230)을 제어하도록 구성된다.
메모리 인터페이스(227)는 프로세서(222)의 제어에 따라, 불휘발성 메모리 장치(210)와 통신하도록 구성된다. 도 12를 참조하여 설명된 바와 같이, 메모리 인터페이스(227)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(210)와 통신할 수 있다. 메모리 인터페이스(227)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(210)와 통신할 수 있다. 메모리 인터페이스(227)는 제어 채널을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 통신할 수 있다.
예시적으로, 스토리지 클러스터(111)에 RAM (230)이 제공되지 않는 경우, 클러스터 컨트롤러(220)에 버퍼 제어 회로(226)가 제공되지 않을 수 있다.
예시적으로, 프로세서(222)는 코드들을 이용하여 클러스터 컨트롤러(220)를 제어할 수 있다. 프로세서(222)는 클러스터 컨트롤러(220)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(222)는 불휘발성 메모리 장치(210)로부터 메모리 인터페이스(227)를 통해 코드들을 로드할 수 있다.
예시적으로, 클러스터 컨트롤러(220)의 버스(221)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 클러스터 컨트롤러(220) 내에서 데이터를 전송하고, 제어 버스는 클러스터 컨트롤러(220) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(225), 버퍼 제어 회로(226), 제1 에러 정정 블록(224) 및 클러스터 인터페이스(227)에 연결될 수 있다. 제어 버스는 컨트롤러 인터페이스(225), 프로세서(222), 버퍼 제어 회로(226), RAM (223) 및 메모리 인터페이스(227)에 연결될 수 있다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(210)를 보여주는 블록도이다. 예시적으로, 불휘발성 메모리 장치(210)의 하나의 불휘발성 메모리 칩이 도 16에 도시된다. 도 1 및 도 16을 참조하면, 불휘발성 메모리 장치(210)는 메모리 셀 어레이(211), 행 디코더 회로(213), 페이지 버퍼 회로(215), 데이터 입출력 회로(217), 그리고 제어 로직 회로(219)를 포함한다.
메모리 셀 어레이(211)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(213)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(215)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(211)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(213)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(211)에 연결된다. 행 디코더 회로(213)는 제어 로직 회로(219)의 제어에 따라 동작한다. 행 디코더 회로(213)는 클러스터 컨트롤러(220)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(213)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(213)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(213)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(215)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(211)에 연결된다. 페이지 버퍼 회로(215)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(217)와 연결된다. 페이지 버퍼 회로(215)는 제어 로직 회로(219)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(215)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(215)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(215)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(215)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(215)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(217)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(215)와 연결된다. 데이터 입출력 회로(217)는 페이지 버퍼 회로(215)에 의해 읽힌 데이터를 입출력 채널을 통해 클러스터 컨트롤러(220)로 출력하고, 클러스터 컨트롤러(220)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(215)로 전달할 수 있다.
제어 로직 회로(219)는 클러스터 컨트롤러(220)로부터 입출력 채널을 통해 커맨를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(219)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(213)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(217)로 라우팅할 수 있다. 제어 로직 회로(219)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(210)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(219)는 클러스터 컨트롤러(220)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 클러스터 컨트롤러(220)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(219)는 클러스터 컨트롤러(220)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 17을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 17에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 17에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 18을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다. 스토리지 장치(1300)는 도 1을 참조하여 설명된 스토리지 장치(100)를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치(100)가 실장되는 서버 장치(2000)의 예를 보여준다. 도 19를 참조하면, 서버 장치(2000)는 둘 이상의 랙들(2010, racks)을 포함할 수 있다. 랙들(2010) 각각에 둘 이상의 스토리지 장치들(100)이 실장될 수 있다. 예시적으로, 랙들(2010) 각각은 본 발명의 실시 예에 따른 스토리지 장치들(100)을 실장할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 111~117; 스토리지 클러스터들
120; 컨트롤러 121; 버스
122; 프로세서 123; 랜덤 액세스 메모리
124; 제2 에러 정정 블록 125; 호스트 인터페이스
126; 버퍼 제어 회로 127; 클러스터 인터페이스
130; 랜덤 액세스 메모리(RAM) 140; 인쇄회로기판
150; 커넥터 210; 불휘발성 메모리 장치
211; 메모리 셀 어레이 213; 행 디코더 회로
215; 페이지 버퍼 회로 217; 데이터 입출력 회로
219; 제어 로직 회로 220; 클러스터 컨트롤러
221; 버스 222; 프로세서
223; 랜덤 액세스 메모리 224; 제1 에러 정정 블록
225; 컨트롤러 인터페이스 226; 버퍼 제어 회로
227; 메모리 인터페이스 230; 랜덤 액세스 메모리(RAM)
1000; 컴퓨팅 장치 1100; 프로세서
1200; 랜덤 액세스 메모리 1300; 스토리지 장치
1400; 모뎀 1500; 사용자 인터페이스

Claims (10)

  1. 스토리지 클러스터들; 그리고
    외부의 호스트 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 어드레스에 따라 상기 스토리지 클러스터들 중 하나의 스토리지 클러스터를 선택하고, 그리고 상기 수신된 커맨드 및 어드레스를 상기 선택된 스토리지 클러스터로 전송하도록 구성되는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 스토리지 클러스터들 각각이 속한 구역(zone)의 온도에 따라 상기 스토리지 클러스터들을 정상 스토리지 클러스터들 및 느린 스토리지 클러스터들로 제어하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    각 구역의 온도가 임계 온도 이상일 때, 상기 컨트롤러는 각 구역에 속한 적어도 하나의 스토리지 클러스터를 느린 스토리지 클러스터로 제어하고,
    각 구역의 온도가 상기 임계 온도보다 낮을 때, 상기 컨트롤러는 각 구역에 속한 적어도 하나의 스토리지 클러스터를 정상 스토리지 클러스터로 제어하도록 구성되는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 컨트롤러는 상기 수신된 커맨드가 쓰기 커맨드이고 상기 수신된 어드레스가 상기 느린 스토리지 클러스터들을 가리킬 때, 상기 수신된 커맨드 및 상기 수신된 어드레스를 상기 정상 스토리지 클러스터들로 전송하도록 구성되는 스토리지 장치.
  4. 제3 항에 있어서,
    상기 컨트롤러는, 상기 느린 스토리지 클러스터들을 가리키는 상기 수신된 어드레스 및 상기 정상 스토리지 클러스터들의 자유 저장 공간에 할당된 어드레스를 서로 치환하도록 구성되는 스토리지 장치.
  5. 제3 항에 있어서,
    상기 컨트롤러는 상기 정상 스토리지 클러스터들의 소거 회수들에 따라 상기 쓰기 커맨드 및 상기 수신된 어드레스를 전송할 스토리지 클러스터를 선택하도록 구성되는 스토리지 장치.
  6. 제1 항에 있어서,
    상기 컨트롤러는 상기 느린 스토리지 클러스터들에 저장된 핫데이터를 상기 정상 스토리지 클러스터들로 마이그레이션(migration)하도록 구성되는 스토리지 장치.
  7. 제1 항에 있어서,
    상기 스토리지 클러스터들 각각은 온도 센서를 포함하고,
    상기 컨트롤러는 상기 스토리지 클러스터들의 온도 센서들로부터 상기 스토리지 클러스터들이 속한 구역들의 온도들을 검출하도록 구성되는 스토리지 장치.
  8. 제1 항에 있어서,
    상기 스토리지 클러스터들 각각은,
    불휘발성 메모리 장치들; 그리고
    상기 컨트롤러로부터 수신되는 상기 어드레스를 상기 불휘발성 메모리 장치들의 물리 어드레스로 변환하고, 상기 컨트롤러로부터 수신되는 상기 커맨드에 응답하여 상기 물리 어드레스가 가리키는 불휘발성 메모리 장치를 액세스하도록 구성되는 클러스터 컨트롤러를 포함하는 스토리지 장치.
  9. 제8 항에 있어서,
    상기 불휘발성 메모리 장치들은 인쇄회로기판 상에 적층된 반도체 칩들을 포함하고,
    상기 클러스터 컨트롤러는 상기 반도체 칩들을 상기 인쇄회로기판으로부터의 높이에 따라 수직 구역들로 분할하고, 상기 수직 구역들의 온도에 따라 상기 반도체 칩들을 정상 반도체 칩들 및 느린 반도체 칩들로 제어하도록 구성되는 스토리지 장치.
  10. 스토리지 클러스터들; 그리고
    외부의 호스트 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 어드레스에 따라 상기 스토리지 클러스터들 중 하나의 스토리지 클러스터를 선택하고, 그리고 상기 수신된 커맨드 및 어드레스를 상기 선택된 스토리지 클러스터로 전송하도록 구성되는 컨트롤러를 포함하고,
    상기 스토리지 클러스터들 각각은,
    불휘발성 메모리 장치들; 그리고
    상기 컨트롤러로부터 수신되는 상기 어드레스를 상기 불휘발성 메모리 장치들의 물리 어드레스로 변환하고, 상기 컨트롤러로부터 수신되는 상기 커맨드에 응답하여 상기 물리 어드레스가 가리키는 불휘발성 메모리 장치를 액세스하도록 구성되는 클러스터 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 스토리지 컨트롤러들을 구역들로 분할하고, 각 구역의 온도가 임계 온도 이상일 때 각 구역에 속한 적어도 하나의 스토리지 클러스터를 느린 스토리지 클러스터로 제어하고, 그리고 각 구역의 온도가 상기 임계 온도보다 낮을 때 각 구역에 속한 적어도 하나의 스토리지 클러스터를 정상 스토리지 클러스터로 제어하도록 구성되는 스토리지 장치.
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