KR101075634B1

KR101075634B1 - Ｎａｎｄ 인터페이스

Info

Publication number: KR101075634B1
Application number: KR1020097022240A
Authority: KR
Inventors: 에브라힘 아베디파르드
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2007-04-25
Filing date: 2008-04-25
Publication date: 2011-10-21
Also published as: WO2008134481A1; TW200910371A; US7916557B2; US8953396B2; KR20090130866A; TWI380317B; US20110173382A1; US20080266924A1

Abstract

NAND의 동작들 및 모든 커맨드 및 어드레스 기능들이 단일 시리얼 커맨드 및 어드레스 핀 상에 연속하여 제공되는, 감소된 핀 카운트 구성을 갖는 NAND 인터페이스가 제공된다.

NAND, 커맨드 및 어드레스 핀, 메모리 디바이스, 시리얼 입력

Description

ＮＡＮＤ 인터페이스{NAND INTERFACE}

본 발명은 일반적으로 메모리에 관한 것이며 특히 본 발명은 NAND 메모리 인터페이스에 관한 것이다.

메모리 디바이스는 통상적으로, 컴퓨터 또는 그외의 전자 디바이스 내에, 내부의 반도체 집적 회로들로서 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory) 및 플래시 메모리를 포함하는 다수의 상이한 타입의 메모리가 있다.

플래시 메모리 디바이스는 광범위의 전자 애플리케이션들을 위한 비휘발성 메모리의 인기있는 소스로 개발되어 왔다. 플래시 메모리 디바이스는 높은 메모리 집적도, 높은 신뢰성, 및 낮은 전력 소모를 가능하게 하는 일-트랜지스터 메모리 셀을 통상적으로 사용한다. 전하 스토리지 또는 트래핑 층들 또는 그외의 물리적 현상의 프로그래밍을 통해, 셀들의 임계 전압의 변동은 각각의 셀의 데이터 값을 결정한다. 플래시 메모리에 대한 일반적인 사용은 개인용 컴퓨터, 개인용 디지탈 보조기기(PDA)들, 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임기, 전기제품, 차량, 무선 디바이스, 셀룰러 전화기, 및 착탈가능한 메모리 모듈들 을 포함하고, 플래시 메모리에 대한 사용은 계속해서 확장되고 있다.

플래시 메모리는 NOR 플래시와 NAND 플래시로 알려진 2개의 기본적인 아키텍쳐들 중 하나를 통상적으로 이용한다. 지정은 디바이스를 판독하기 위해 이용된 로직으로부터 행해진다. NOR 플래시 아키텍쳐에 있어서는, 메모리 셀들의 열(column)은 비트라인에 연결된 각각의 메모리 셀과 병렬로 연결된다. NAND 플래시 아키텍쳐에서는, 메모리 셀들의 열은 비트라인에 연결된 열의 첫번째 메모리 셀과만 직렬로 연결된다.

메모리 디바이스의 집적도가 계속해서 증가함에 따라, 공급 전압이 계속해서 감소함에 따라, 전체적인 시스템 전력 소모는 쟁점이 되어 왔다. 전력 소모는 메모리 설계에서 지속적인 관심사이다.

전술한 이유들로 인해, 또한 본 명세서를 읽고 이해하는 당업자들에게 명백하게 될 이하에 기술하는 그외의 이유들로 인해, 메모리 디바이스들에서 전력 소모를 감소시키기 위한 필요성이 당 기술 분야에 존재한다.

도 1은 일 실시예에 따른 NAND 인터페이스의 블록도이다.

도 2는 다른 실시예에 따른 방법의 흐름도이다.

도 3은 본 발명의 일 실시예에 따른 메모리 어레이 구성을 구비한 적어도 하나의 메모리 디바이스를 갖는 전기 시스템의 기능 블록도이다.

도 4는 본 발명의 실시예에 따른 적어도 하나의 메모리 디바이스를 갖는 메모리 모듈의 기능 블록도이다.

도 5는 표준 핀아웃(pinout) 구성을 갖는 종래 기술의 NAND 인터페이스의 블록도이다.

실시예들에 대한 이하의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부하는 도면을 참조한다. 도면에 있어서, 유사한 번호들은 여러 도면들에 걸쳐 실질적으로 유사한 컴포넌트들을 기술한다. 본 실시예들은 당업자가 본 발명을 구현하게 하기에 충분히 상세하게 기술된다. 그외의 실시예들을 이용할 수 있으며, 본 발명의 범주로부터 벗어나지 않으면서 구조적, 논리적 및 전기적 변경을 행할 수 있다.

따라서, 이하의 상세한 설명은 한정하는 의미를 갖는 것이 아니며, 본 발명의 범위는 오직 첨부하는 특허청구범위와, 이들 특허청구범위가 부여되는 등가물의 전체적인 범위에 의해서만 정의된다.

일 실시예에 따른 고속 NAND 인터페이스(100)가 도 1에 도시된다. NAND 인터페이스(100)는 종래의 NAND 인터페이스에 비해 감소된 핀 카운트를 갖는다. 도 5에 도시된 표준 NAND와 비교하여, 보다 적은 핀들이 전력을 공급받기 때문에, 이것은 전체적인 시스템 전력 소모를 감소시킨다. 일 실시예에 따른 핀아웃 구성은 복수의 I/O 핀 및 그외의 핀들의 추가적인 감소된 세트를 포함한다. I/O 핀들의 갯수는 디바이스의 I/O 요구에 따라 가변적이다. 디바이스로의 데이터 전송 및 디바이스로부터의 데이터 전송은 클럭 신호 입력의 오직 상승에지에 대해서만 클럭킹되는 싱글 데이터 레이트 또는 상승 및 하강 에지 모두에서 클럭킹되는 더블 데이 터 레이트일 수 있다. 다양한 실시예들의 모든 입력 및 출력 I/O 동작들은 DQS 핀과 동기된다. 또한 본 명세서의 NAND 실시예들과 인터페이스하는 제어기 또는 프로세서는 NAND를 구동하기 위해 보다 적은 핀들을 요구하기 때문에, 제어기는 더욱 단순해질 수 있으며, 표준 NAND 디바이스용의 제어기들보다 비용이 더 적게 들 것이다.

NAND 디바이스들은 입력/출력(I/O) 집약적이다. NAND 디바이스의 I/O 핀들의 수는 얼마나 많은 데이터가 디바이스로 들어가고 나올 수 있는지를 정의한다. NAND에 대한 DQ 핀 카운트는 일반적으로 고정되어 있으며, 즉 모든 NAND는 소정 수의 DQ 핀들을 갖는다. DQ 핀들의 갯수는 표준 NAND 에 대해서 및 본 명세서에 개시되는 NAND 실시예들에 대해서 동일할 것이다. 본 실시예들은 보다 적은 논(non)-DQ 핀들을 갖는다. 예를 들면, NAND는 8개의 DQ 핀들, 16개의 DQ 핀들, 또는 메모리로 전송되고 메모리로부터 전송되어질 데이터의 양에 따라 선택된 다른 수의 DQ 핀들을 가질 수 있다.

전형적인 NAND 핀아웃 구성은 소정 수의 DQ 핀들 뿐만 아니라, 소정 수의 그 외의 핀들도 포함한다. 그외의 핀들은 기입 인에이블(WE#), 판독 인에이블(RE#), 판독/비지(R/b#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 클럭(CLK), 전력 공급(VCC 및 VSS), I/O 전력 공급(VCCIO 및 VSSIO), 데이터 스트로브(DQS), 칩 인에이블 입력(CE#), 및 기입 방지(WP#)를 포함하며, 이들은 단지 예시일 뿐 이에 한정되는 것은 아니다. 커맨드들은 커맨드 래치 인에이블, 어드레스 래치 인에이블, 기입 및 판독 인에이블, 및 R/b# 핀들을 통하여 메모리에 전달된 다. 전통적인 NAND 디바이스를 위한 커맨드 세트는 통상적으로 소정 수의 커맨드 라인들을 포함한다.

본 명세서에 개시되는 실시예들은 서로 상이한 핀들에 통상적으로 제공된 다수의 신호들을 단일 핀으로 결합하여, 그 단일 핀 상에 연속하여 입력을 제공한다. 이러한 구성은 일 실시예에 있어서 별도의 기입 인에이블, 판독 인에이블, R/b#, 커맨드 래치 인에이블(CLE), 및 어드레스 래치 인에이블(ALE) 핀들에 대한 필요성을 제거한다. 또한, SCA 상의 커맨드 입력의 시리얼 특성은 다수의 기입 방지 핀 기능들을 수행하기 때문에, 기입 방지(WP#) 핀(116)은 또한 선택적이다.

디바이스(100)에 있어서, 사용되는 핀들은 전용 I/O 공급 VCCIO(102) 및 VSSIO(104), 데이터 스트로브 핀(DQS)(106), 데이터 I/O 핀들(DQ)(108), 전력 공급 VCC(110) 및 VSS(112), 칩 인에이블(114), 기입 방지(116), 클럭(118) 및 시리얼 커맨드 및 어드레스(SCA)(120)를 포함한다. I/O 핀들(108)은 고속 구성을 위해 준비되고 전용 I/O 공급 VCCIO(102) 및 VSSIO(104)가 공급된다. 시스템 데이터 입력 및 출력 버스 동기화를 위해 DQS 핀(106)이 사용된다. 본 실시예에서 기입/판독 동작들을 위한 제어 신호들, 커맨드들, 및 어드레스들이 단일 시리얼 커맨드 및 어드레스(SCA) 입력 핀에 대해 제공된다.

전형적인 NAND 커맨드 구조는 메모리로 및 메모리로부터의 대용량 데이터 스트림들을 제어한다. 커맨드 사이클은 메모리의 수율의 작은 부분이다. 일 실시예에 있어서, 메모리의 모든 제어 핀들은 단일 시리얼 커맨드 어드레스 핀으로 결합된다. 즉, 판독/기입(커맨드들 및 어드레스들)을 정의하는 모든 제어 핀들은 단일 시리얼 핀으로 결합된다. 모든 커맨드들 및 어드레스들은 SCA 핀(120)에 연속하여 입력된다.

인식되어질 시리얼 액세스를 위하여, NAND가 인식하는 커맨드 구조가 사용된다. 일 실시예에서 시작 조건이 사용된다. 예를 들어, 특정 신호의 수신을 통해 시작 조건이 만족되는 경우에는, SCA 핀은 커맨드에 대해 준비가 되어 있다. 필수적인 것은 아니지만, SCA 핀에 대한 통상적인 커맨드들의 세트는 시작 명령어, 커맨드, 어드레스, 및 선택적 엔드 또는 컨펌 명령어를 포함한다. 대안적으로, 다양한 실시예들에 있어서 시작 명령어에 후속하여 디바이스 지정자, 커맨드, 어드레스, 엔드 또는 컨펌 명령어가 따를 수 있다. SCA 핀에의 입력들의 정확한 구조는 디바이스의 기능 및 사용도에 따라 변동이 된다.

실시예들에서의 다양한 핀들의 동작은 다음과 같다. 클럭 입력(CLK) 핀이 시스템 클럭에 접속되어 있으며 언제나 동작한다. 스탠바이 전류를 감소시키기 위하여, SCA 핀에 주어진 커맨드와 함께 내부 클럭이 선택적으로 셧다운된다. 시리얼 커맨드 및 어드레스 입력(SCA)-커맨드 및 어드레스 정보는 이 핀상에 연속하여 입력된다. SCA는 시스템 클럭에 동기화된다. 일 실시예에서 커맨드 및 어드레스 정보는 칩 인에이블 신호의 하강 에지로부터 시작하여 칩 인에이블 신호의 상승 에지에서 종료한다. 커맨드들 및 어드레스들은 CE#이 로우일 때 순차적으로 입력되고, SCA는 시스템 클럭(CLK) 입력과 동기화된다. 오직 성공적인 신호들만이 허가된다. 임의의 편차는 무시된다. 데이터는 DQS 핀으로부터 판독되고 DQS 핀과 동기화된다. 성공적인 커맨드 입력 후에 데이터가 출력되고 후속하여 CE#가 하이로 부터 로우로 전이된다. 전력은 핀들 VCC, VSS, VCCIO, 및 VSSIO를 통해 디바이스 및 I/O 핀들에 공급된다.

동작의 한가지 방법(200)이 도 2에 도시된다. 본 방법(200)은 블록(202)에서 복수의 입력/출력 핀에 데이터를 판독 및 기입하는 것, 블록(204)에서 복수의 전력 공급 핀에 전력을 공급하는 것, 블록(206)에서 단일 핀에 연속하여 커맨드 및 어드레스 입력들을 제공하는 것을 포함한다. 다양한 실시예들의 NAND 구성들은 메모리의 모든 커맨드 및 어드레스 기능들에 대해 시리얼 커맨드 버스를 이용한다.

도 3은 본 발명의 일 실시예의, 프로세서(310)와 연결되어 있는, 플래시 메모리 디바이스 등의 메모리 디바이스(300)의 기능 블록도이다. 메모리 디바이스(300) 및 프로세서(310)는 전자 시스템(320)의 일부를 형성할 수 있다. 메모리 디바이스(300)는 본 발명을 이해하는데 도움이 되는 메모리의 피쳐들(features)에 촛점을 맞추어 간략화되어 있다. 메모리 디바이스는 도 1에 도시되고 위에서 기술된 것과 같은 커맨드 및 어드레스 입력들에 대해서, 수정된 핀아웃 구성을 가지며 단일 SCA 핀(301)을 갖는 메모리 셀들(330)의 어레이를 포함한다. 메모리 어레이(330)는 행(row)들 및 열들의 뱅크들로 구성되어 있다.

프로세서(310)와 같은 많은 프로세서들은, 프로세서들과 메모리 디바이스들 등의 다양한 디바이스들의 사이에 감소된 핀 카운트 인터페이스를 제공하기 위해 시리얼 주변 인터페이스(SPI) 핀을 포함한다. 일 실시예에서 기존의 어드레스들 및 커맨드 기능들은 프로세서 SPI 핀(311) 상의 SCA 핀(301)에 제공된다. 대안적으로, 프로세서(310)는 프로세서 내부 또는 외부의 로직 블록 또는 회로를 이용하 여 메모리(300)의 SCA 핀(301)에의 제공을 위해 커맨드 및 어드레스 정보를 연속하여 결합한다.

SPI 핀(311) 상의 프로세서(310)로부터 커넥션들(321)을 통해 SCA 핀(301)으로 제공된 어드레스 신호들을 래치하기 위하여 어드레스 버퍼 회로(340)가 제공된다. 메모리 어레이(330)에 액세스하기 위해, 어드레스 신호들이 SCA 핀(301)에서 수신되고 행 디코더(344) 및 열 디코더(346)에 의해 디코딩된다. 당업자라면, 본 명세서의 도움으로, 어드레스 입력 커넥션들의 수는 메모리 어레이의 집적도 및 아키텍쳐에 의존한다는 것을 알 것이다. 즉, 어드레스들의 수는 증가된 메모리 셀 카운트와 증가된 뱅크 및 블록 카운트들 모두와 함께 증가한다.

메모리 디바이스는 감지/래치 회로(350)를 이용하여 메모리 어레이 열 내의 전압 또는 전류 변화를 감지함으로써 어레이(330) 내의 데이터를 판독한다. 감지/래치 회로는, 일 실시예에서, 메모리 어레이로부터의 데이터의 행을 판독하고 래치하기 위해 결합되어 있다. 데이터 입력 및 출력 버퍼 회로(360)는 프로세서(310)와의 복수의 데이터(DQ) 커넥션들(362)을 통해 양방향 데이터 통신을 위해 포함되며, 메모리(300) 상에서의 판독 및 기입 동작들을 수행하기 위해 기입 회로(355) 및 판독/래치 회로(350)에 연결되어 있다.

커맨드 제어 회로(370)는 프로세서(310)로부터 커넥션(321)을 따라 SCA 핀(301)을 통해 제공된 신호들을 디코딩한다. 이 신호들은 데이터 판독, 데이터 기입, 및 소거 동작을 포함하여, 메모리 어레이(330) 상에서의 동작들을 제어하는데 사용된다. 플래시 메모리 디바이스는 메모리의 특징들에 대한 기본적인 이해를 용이하게 하기 위해 간략화되었다. 플래시 메모리의 내부 회로 및 기능들의 더 자세한 지식은 당업자들에게 공지되어 있다.

도 4는 예시적인 메모리 모듈(400)의 예시이다. 메모리 모듈(400)은 메모리 카드로서 도시되어 있지만, 메모리 모듈(400)을 참조하여 논의된 개념들은 다른 종류의 착탈가능한 또는 이동가능한 메모리, 예를 들어, USB 플래시 드라이브에 적용가능하고, 본 명세서에서 사용된 바와 같이 "메모리 모듈"의 범주 내에 있도록 의도되었다. 추가로, 도 4에는 하나의 예시적인 폼 팩터가 도시되어 있지만, 이러한 개념들은 그외의 폼 팩터들에도 마찬가지로 적용가능하다.

일부 실시예들에서, 메모리 모듈(400)은 하나 이상이 메모리 디바이스들(410)을 에워싸기 위한 (도시된 바와 같은) 하우징(housing)(405)을 포함할 것이지만, 이러한 하우징은 모든 디바이스들 도는 디바이스 어플리케이션들에 필수적인 것은 아니다. 적어도 하나의 메모리 디바이스(410)는, 본 발명의 다양한 실시예들에 따라 전술한 바와 같은 시리얼 커맨드 및 어드레스(SCA) 핀과 감소된 핀아웃 구성의 메모리를 포함하는 비휘발성 메모리이다. 존재한다면, 하우징(405)은 호스트 디바이스와 통신하기 위한 하나 이상의 접점들(415)을 포함한다. 호스트 디바이스들의 예로는 디지털 카메라, 디지털 녹화 및 재생 디바이스, PDA, 개인용 컴퓨터, 메모리 카드 리더기, 인터페이스 허브 등이 포함된다. 일부 실시예들에서, 접점들(415)은 표준 인터페이스의 형태를 갖는다. 예를 들어, USB 플래시 드라이브를 갖는 경우, 접점들(415)은 USB A형 메일(male) 커넥터일 것이다. 일부 실시예들에서, 접점들(415)은 반독점적인(semiproprietary) 인터페이스의 형태를 갖는다. 그 러나 일반적으로, 접점들(415)은 메모리 모듈(400)과, 접점들(415)에 대해 호환가능한 수용기(receptor)를 갖는 호스트 사이에서 제어, 어드레스 및/또는 데이터 신호들을 통과시키기 위한 인터페이스를 제공한다.

메모리 모듈(400)은, 하나 이상의 집적 회로 및.또는 분산 컴포넌트들일 수 있는 추가 회로(420)를 선택적으로 포함할 수 있다. 일부 실시예들에서, 추가 회로(420)는 다수의 메모리 디바이스들(410)에 걸쳐 액세스를 제어하고 외부 호스트와 메모리 디바이스(410)의 사이에서 변환 계층(translation layer)을 제공하기 위한 메모리 제어기를 포함할 수 있다. 예를 들어, 접점들(415)의 수와 하나 이상의 메모리 디바이스(410)에 대한 I/O 커넥션들의 수의 사이에 일대일 대응이 없을 수 있다. 따라서, 메모리 제어기는 메모리 디바이스(410)의 I/O 커넥션(도 4에는 도시되지 않음)을 선택적으로 연결하여 적절한 시간에 적절한 I/O 커넥션에서 적절한 신호를 수신하거나 또는 적절한 시간에 적절한 접점(415)에서 그 적절한 신호를 제공한다. 마찬가지로, 호스트와 메모리 모듈(400) 사이의 통신 프로토콜은 메모리 디바이스(410)의 액세스에 요구되는 것과 상이할 수 있다. 이후 메모리 제어기는 호스트로부터 수신된 커맨드 시퀀스들을 적절한 커맨드 시퀀스들로 변환하여, 메모리 디바이스(410)에 대해 원하는 액세스를 얻을 수 있다. 이러한 변환은 커맨드 시퀀스들에 추가하여 신호 전압 레벨들의 변화를 더 포함할 수 있다.

추가 회로(420)는 ASIC(application specific integrated circuit)에 의해 수행될 수 있는 논리 기능 등의, 메모리 디바이스(410)의 제어에 관련 없는 기능성을 더 포함할 수 있다. 또한, 추가 회로(420)는 암호 보호, 바이오메트릭 등의, 메모리 모듈(400)에 대한 판독 또는 기입 액세스를 제한하는 회로를 포함할 수 있다. 추가 회로(420) 메모리 모듈(400)의 상태를 나타내는 회로를 포함할 수 있다. 예를 들어, 추가 회로(420)는, 전력이 메모리 모듈(400)에 공급되고 있는지의 여부 및 메모리 모듈(400)이 현재 액세스되고 있는지의 여부를 판정하기 위한 기능성, 및 전력이 공급되는 동안에는 연속 광 그리고 액세스 되는 동안 반짝이는 광 등의, 그것의 상태를 표시하기 위한 기능성을 포함할 수 있다. 추가 회로(420)는, 메모리 모듈(400) 내의 전력 요건을 조절하는데 도움이 되기 위해 디커플링 캐패시터 등의 수동 소자들을 더 포함할 수 있다.

표준 NAND가 사용중(busy)이면, 제한된 수의 커맨드들만이 그 NAND에 액세스하는 것이 가능하다. 반대로, 본 명세서에서 설명된 SCA 핀을 이용하는 NAND의 실시예들은, 커맨드들이 연속하여 입력되고, 내부 동작이 완료될 때까지 실행되지 않기 때문에, NAND가 사용중이더라도 임의의 커맨드의 어설션을 가능하게 한다. 연속하여 커맨드를 입력하는 것은 커맨드들의 파이프라이닝(pipelining)을 가능하게 한다. 커맨드들이 SCA 핀에 연속하여 입력되기 때문에 커맨드들의 제한이 존재하지 않는다.

또한, 다양한 실시예들의 SCA 핀은 커맨드들 및 어드레스들을 수신할 수 있을 뿐만 아니라 외부의 컴포넌트에 전달할 수 있는 양방향 통신 핀이다. 이러한 방식으로, 예를 들어, DQ 핀들이 사용중이면, 수신된 커맨드 또는 동작의 확인(acknowledgement)은 SCA 상에서 이루어진다.

<결론>

모든 커맨드 및 어드레스 정보가 단일 핀인 커맨드 및 어드레스 핀(SCA) 상에 연속하여 제공되는, 감소된 핀 카운트 구성의 메모리 디바이스를 포함하는 NAND 인터페이스와 NAND 디바이스를 동작하는 방법이 개시되었다. SCA 핀 상의 커맨드 및 어드레스 정보의 연속적인 제공은 핀 카운트를 감소시킴으로써 메모리의 전력 소모를 감소시킨다.

본 명세서에서 특정 실시예들이 예시되고 설명되었지만, 당업자라면 동일한 목적을 달성하도록 계산된 임의의 구성이 도시된 특정 실시예를 대체할 수 있다는 것을 이해할 것이다. 본 출원은 본 발명의 임의의 적용 또는 변형을 커버하도록 의도되었다. 따라서, 본 발명은 특허청구범위 및 그 등가물에 의해서만 제한된다는 것이 명백하게 의도되었다.

Claims

메모리 디바이스(300)로서,

행들(rows) 및 열들(columns)로 배열된 메모리 셀들의 어레이(330);

상기 메모리 셀들을 판독, 기입 및 소거하기 위한 제어 회로(370);

어드레스 입력 커넥션들 상에 제공된 어드레스 신호들을 래치하기 위한 어드레스 회로(340); 및

복수의 입력/출력 핀

을 포함하고,

상기 복수의 입력/출력 핀은,

양방향 데이터 통신을 위한 복수의 DQ 핀(108); 및

단일 시리얼 커맨드 및 어드레스 핀(serial command and address pin; SCA)(120)을 포함하는 논(non)-DQ 핀들의 세트 - 상기 SCA는 상기 메모리 디바이스(300)에 대한 모든 커맨드 및 어드레스를 수신하도록 구성되고, 데이터 통신은 상기 SCA 상에 수신된 커맨드들 및 어드레스들에 응답하여 상기 복수의 DQ 핀을 통해 수행됨 -

을 포함하는 메모리 디바이스.
제1항에 있어서,

상기 논-DQ 핀들의 세트는, 복수의 전력 공급 핀들(102, 104, 110, 112)을 더 포함하는 메모리 디바이스.
제2항에 있어서,

상기 복수의 전력 공급 핀들은,

한 쌍의 전용 I/O 전력 공급 핀들(102, 104);

한 쌍의 시스템 전력 공급 핀들(110, 112)

을 포함하는 메모리 디바이스.
제1항에 있어서,

상기 논-DQ 핀들의 세트는,

클럭 입력 핀(118);

데이터 스트로브 핀(106); 및

칩 인에이블 입력 핀(114)

을 더 포함하는 메모리 디바이스.
제1항에 있어서,

상기 논-DQ 핀들의 세트는,

한 쌍의 전용 I/O 전력 공급 핀들(102, 104);

한 쌍의 시스템 전력 공급 핀들(110, 112);

클럭 입력 핀(118);

데이터 스트로브 핀(106); 및

칩 인에이블 입력 핀(114)

을 더 포함하는 메모리 디바이스.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 메모리 디바이스는 NAND 메모리 디바이스인 메모리 디바이스.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 메모리 디바이스는 전자 시스템 내의 프로세서(310)에 선택적으로 접속되는 메모리 디바이스.
NAND 메모리를 동작하는 방법(200)으로서,

복수의 DQ 핀 상에 데이터를 판독 및 기입하는 단계(202);

복수의 공급 핀 상에 전력을 공급하는 단계(204); 및

단일 시리얼 커맨드 및 어드레스(SCA) 핀 상에 모든 커맨드 및 어드레스 입력들을 연속하여 제공하는 단계(206)

를 포함하고,

데이터 통신은 단일 논-DQ 핀 상에 수신된 커맨드들 및 어드레스들에 응답하여 상기 복수의 DQ 핀을 통해 수행되는, NAND 메모리 동작 방법.
제8항에 있어서,

단일 핀 상에 커맨드 및 어드레스 입력들을 연속하여 제공하는 단계는,

상기 SCA 핀 상에 시리얼 입력을 개시하기 위하여 시작 명령어를 제공하는 단계;

상기 SCA 핀 상에 커맨드를 제공하는 단계; 및

상기 SCA 핀 상의 상기 커맨드에 대한 어드레스를 제공하는 단계

를 더 포함하는 NAND 메모리 동작 방법.
제8항에 있어서,

상기 SCA 핀 상에 종료 명령어를 제공하는 단계를 더 포함하는 NAND 메모리 동작 방법.
제9항에 있어서,

상기 시작 명령어는 미리 정의되는 NAND 메모리 동작 방법.
제8항에 있어서,

상기 SCA 핀 상의 커맨드를 이용하여 시스템의 내부 클럭을 셧다운(shut down)함으로써 상기 NAND 메모리의 스탠바이 전류(standby current)를 감소시키는 단계를 더 포함하는 NAND 메모리 동작 방법.
제8항에 있어서,

상기 NAND가 사용중(busy)인 동안, 상기 SCA 핀 상에 다른 커맨드를 발행하 는 단계를 더 포함하는 NAND 메모리 동작 방법.
제8항 내지 제13항 중 어느 한 항에 있어서,

커맨드 및 어드레스 입력들을 제공하는 단계는 상기 SCA 핀 상의 상기 NAND 메모리에 대한 커맨드들을 파이프라이닝(pipelining)하는 것을 더 포함하고, 상기 NAND 메모리가 제1 커맨드에 대해 사용중인 동안 제2 커맨드가 수신되고 확인(acknowledge)되는 NAND 메모리 동작 방법.