TWI380317B - Memory device and method of operating nand memory - Google Patents

Description

1380317 九、發明說明： 【發明所屬之技術領域】 本揭示案一般涉及記憶體，本揭示案尤其涉及反及閘記 憶體介面。 【先前技術】 • 記憶體裝置通常被作為内部半導體積體電路提供在電腦 • &其他電子設備中。有許多不同類型的記憶體，包含隨機 存取記憶體（RAM)、唯讀記憶體（R〇M)、動態隨機存取記 鲁 隐、體（DRAM)、同步動態隨機存取記憶體（SDRAM)和快閃 記憶體。 快閃記憶體裝置已經發展&為用於廣泛的電子應用的非 揮發性s己憶體的主流來源。快閃記憶體裝置通常使用一單 電晶體&記憶體單元’纟考慮到高記憶體密i、高可靠性 和低功耗。該等單元的臨限值電壓中的變化，經由電荷儲 存或俘獲層或其他物理現象的程式化，確定每個單元的資 #值。快閃記憶體的-般使用包含個人電腦、個人數位助 理（pda)、數位相機、數位媒體播放器、數位答錄機、遊 • 自《電、)飞車、無線設備、移動電話和可移動記憶體模 -- 組’並且快閃記憶體的使用繼續擴大。 . 快閃記憶體通常利用被稱為N O R快閃和反及閘快閃的兩 種基本架構的其中之一。該設計來源於用於讀該等設備的 該邏輯。在NOR快閃架構中，一行記憶體單元被與耦合到 一位元線的每個記憶體單元並聯耗合。在反及閘快閃架構 中，一行記憶體單元被只與耦合到一位元線的該行的該第 130844.doc 1380317 一記憶體單元串聯耦合。 隨著記憶體裝置的密度繼續増加，以及隨著供應電壓繼 續下降，總的系統功耗可能成為一個問題。功耗在記憶體 設汁中是一個持續關注的問題。 由於上述的該等原因，以及 由於以下所述的其他原因， 其將使那些熟習此項技術者變 文忖今易閱璜和理解本具體實 施例，在該技術領域中有需要 ’、 【實施方式】 在5己憶體裝置中功耗減少。 參 在㈣例的以下詳細描述中，所附圖式被參考，其形成 其一部分。在該等圖式中 + 同的數子描述在該幾個圖中 的實質上類似的組成部分 * 取丨刀&些實施例被足夠詳細地描述 以使那些熟習此項技術者能夠 、 1賤本毛明。其他實施例可 以被利用並且在不脫離本發 不赞明的靶圍下可做結構的、邏輯 的和電氣的改變。 以下詳細描述因此沒有限制之意，以及本揭示案的範圍 只能由所附請求項以及此等請求項提及之類 圍所界定。 月車巳 根據一實施例的一高Θ U pgw 的同逮反及閘介面100被顯示在圖lt。 反及閉介面·有相比於傳統反及間介面減少的弓i腳數。 相比於圖5中所示的標準反及閉，這減少了總的系統功 耗，因為較少的引腳被供電。根攄一 不孫實施例的—種弓|腳輪 出排列包含複數個"〇引腳和一 卿輸 ^ ^ 組額外的減少的其他引 聊。I仰腳的該數目根據該裝置的1/〇要求是可變的 裝置的資料傳輸進和出可以是單倍或雙倍傳輸速率，其^ 130844.doc 1380317 在升/σ或在忒時脈信號輸入的上升和下降沿都觸發。該

等各種實施例的所有輸入和輸出I/O操作是同步於該DQS 腳此外—相連與這裏實施例的該反及閘的控制器或 t器需要較少的引腳驅動該反及閘，因此該控制器將更 間早並且有比用於標準反及閘裝置的控制器更低的成本。 反及閉裝置是輸入/輸出（I/O)密集型。反及閉裝置的1/0 引腳數目確（夕少資料能被傳輸進和出該裝置。反及閉的

DQ引腳數通常是固定的，就是每—個反及閘有很多DQ引 腳:該DQ⑽數目對於標準反及閘和這裏描述的反及閑 將疋相同的。该等實施例有較少的非-DQ引腳。例如， -反及閘可能有八個DQ引腳、十六個DQ引腳或另一數目 的DQ引腳’根據被傳輸進和出該記憶體的資料數目 擇。 、 一典型的反及問引腳輸出配置包含很多DQ引腳’以及 很多其他引腳。該等其他引腳包含下列只作為例子而不是 限制的方式：冑致能(刪），讀致能卿)，準備 (R制），命令鎖存致能（CLE)，位址鎖存致能（ALE)，時脈 (CLK)，電力（VCC和vss)，1/〇電壓供應（vcci〇和Μ幻）， 資料選通脈衝（DQS)，晶片致能輸人（CE#)和防寫（侧）。 命令經由命令鎖存致能、位址鎖存致能、寫和讀致能和 讀引腳被傳遞到該記憶體。用於傳統反及閘裝置的一命 令組通常含有很多命令行。 這裏描述的該等實施例結合—般提供在不同引腳上的很 多信號到—單—引腳上，提供串列輸人在該單-引腳上。 130844.doc 1380317 這種配置消除了在一實施例中單獨寫致能、讀致能、 R/b#、命令鎖存致能（CLE)和位址鎖存致能（ALE)引腳的需 要。此外，該防寫（WP#)引腳丨16也是可選的，因為在該 SCA上的命令輸入的串列特性執行很多該防寫引腳功能。 在該裝置1〇〇中，使用的引腳包含專用1/0供應VCCI〇 102和VSSIO 104、資料選通引腳（DQS) 1〇6、資料1/〇引腳 (DQs) 108、電力供應vcc 11〇和vss 112 '晶片致能114、

防寫116、時脈11 8以及串列命令和位址（SCA)丨2〇。該I/C) 引腳1 08被組織成高速配置並用專用1/〇供應vccl〇 1〇2和 VSSIO 104供電。該DQS引腳1〇6被用於系統資料登錄和 輸出匯流排同步◊讀/寫操作的控制信號、命令和本實施 例的位址被提供在一單一串列命令和位址（sca)輸入引 腳。 一八型的反及閘命令結構控制大型資料流程進和出該記 隐體該命令週期是該記憶體吞吐量的一小部分。在一實 施例中，一記憶體的所有控制引腳被結合到一單一串列命 令位址引腳上。也就是說’確定讀/寫(命令和位址)的所有 控制引腳被結合到一單一串列引腳上。所有命令和位址被 串列地進入到該SCA引腳12〇上。 為了串列存取能被識別，該反及閘識別的—命令結構被 開始條件被使用在一實施例中。當該開始條件經 由接收—特殊信號而被滿足時，例如，該似弓丨腳為命令 料備。該SCA引腳的一組典型的但不是必需的命令包含 開始才曰令、一命令、一位址和一可選的結束或確認指 130844.doc 1380317 令。另外，開始指令在各種實施例中可能由裝置指示符、 命令、位址和結束或確認指令跟蹤。在該ScA引腳上的該 等輸入的確切結構隨該裝置的功能和操作性而變。 在本實施例t的各種引腳的操作如下。該時脈輪入 (CLK)引腳被連接到一系統時脈並且一直運行。為了減少 待命電流，該内部時脈被用一給定在該SCA引腳上的命令 選擇性地關閉。串列命令和位址輸入（SCA) _命令和位址 資訊被_列輸入在該引腳上β該8(：八同步於該系統時脈。 命令和位址資訊在一實施例中開始於一晶片致能信號的下 降沿並終止於該晶片致能信號的上升沿。當CE#為低且 SCA與系統時脈（CLK)輸入同步時，命令和位址依序進 入。只有正確的信號被接收。任何偏差被忽略。資料由與 該DQS引腳同步的DQ引腳讀出。資料在由CE#從高到低的 轉換跟蹤的成功的命令進入之後被輸出。電力經由引腳 vcc、vss、VCCIC^aVSSI〇被供應給該裝置和該引 腳。 一種操作方法200被顯示在圖2中。方法2〇〇包括在複數 個輸入/輸出引腳上讀和寫資料，在方塊2〇2中，在複數個 電力供應引腳上提供電力，在方塊2〇4中，並在一單一引 腳上串列提供命令和位址輸入，在方塊2〇6中。該等各種 實施例的該反及閘配置為該記憶體的所有命令和位址功能 使用一串列命令匯流排。 圖3是一記憶體裝置300的功能方塊圖，比如本發明的一 實施例的-快閃記憶體裝置’其被耦合到-處理器310。 130844.doc 1380317 該記憶體裝置300和該處理器310可能形成一電子系統320 的一部分。該記憶體裝置300已經被簡化成集中在該記憶 體的特徵上，其有利於理解本發明。該記憶體裝置包含一 記憶體單元陣列330，其具有經修改的引腳輸出配置和具 有一用於命令和位址輸入的單一 SCA引腳301，比如圖1中 所示和上述的那些。該記憶體陣列330被排列成列和行的 記憶庫中。 很多處理器，比如處理器3 10含有一串列週邊介面（SPI) 引腳以提供一減少的引腳數的介面在處理器和各種裝置之 間’比如記憶體裝置^現有的位址和命令功能在一實施例 中被提供給在一處理器SPI引腳311上的該SCA引腳301。 或者’該處理器3 10使用一邏輯方塊或電路，無論是在該 處理器的内部或外部’以串列結合用於供應的命令和位址 資訊到該記憶體300的該SCA引腳301。 一位址緩衝電路340被提供以鎖存位址信號，其從處理 器310在SPI引腳311上沿著連接321被提供到SCA引腳 301。位址k號在SCA引腳301被接收並由一列解碼器344 和一行解碼器346解碼以存取該記憶體陣列33〇。熟習此項 技術者隨著本發明的好處將明白位址輸入連接的數目取決 於該記憶體陣列的密度和架構。也就是說，位址的數目隨 著增加的記憶體單元數和增加的記憶庫和方塊數而增加。 該記憶體裝置經由使用感測/鎖存電路35〇感測該記憶體 陣列行中的電壓或電流變化來讀該陣列33〇中的資料。該 感測/鎖存電路在一實施例中被耦合以從該記憶體陣列讀 130844.doc 1380317 和鎖存一列資料。資料輪入和輸出緩衝電路36〇被包含用 於在複數個資料（DQ)連接362上與該處理器31〇雙向資料通 信，以及被連接到寫電路355和讀/鎖存電路35〇用於在該 記憶體300上執行讀和寫操作。 命令控制電路370解碼從該處理器31〇沿著連接32ι提供 到SCA引腳3(H的信號。這些信號被用於控制在該記憶體 陣列330上的操作’包含資料讀、f料寫和擦除操作。該

快閃記憶體裝置已經被簡化以方便對該記憶體的特點有一 基本理解。快閃記憶體的㈣電路和功能的更^細的理解 對於熟習此項技術者是已知的。 圖4是-示例性記憶體模組彻的說明。記憶體模組· 被作為記憶卡說明’但參考記憶體模組400討論的該等概 念適用於其他類型的可移動或可攜式記憶體，例如，刪 快閃記憶體驅動器’並意為在這裏所用的"記憶體模组"的

範圍内。此外，雖然一個例子形式的方面被描緣在圖4 中，但是這些概念也適用於其他形式的方面。 在-些實施例中，記憶體模組4〇〇將包含 所描繪）以包圍一或多個記憶體裝置-，但這樣的-外1又 不是對所有裝置或裝置應用都必須的。至少一記憶置 410疋非揮發性記憶體，其包含—串列命令和位址⑼八、 述和根據本發明的各種實施例的減少的弓|腳輸 心的=體。當前’該外殼405包含一或多個接_ 、、機裝置通信。主機裝置的例子包含數位相 數位錄音和重播裝置、PDA、個人電腦、記憶卡讀： 130844.doc 1380317 介面集線器等。對於一些實施例，該等接觸415是以標準 介面的形式。例如，對於一 USB快閃記憶體驅動器，該等 接觸415可能是以一 USB a公類型連接器的形式。對於一 些實知例’該等接觸415是以半專用介面的形式。然而， 一般而言，接觸415提供一介面用於在該記憶體模組4〇〇和 一具有對該等接觸415可相容接收器的主機之間傳遞控 制、位址和/或資料信號。 該記憶體模組400可以選擇性地包含額外電路42〇，其可 能是一或多個積體電路和/或分立元件。對於一些實施 例，該額外電路420可能包含一記憶體控制器用於控制存 取多個記憶體裝置410和/或用於在一外部主機和一記憶體 裝置410之間提供一轉譯層。例如，在一些接觸415和一些 I/O連接之間可能沒有一對一對應於該一或多個記憶體裝 置410。因此，一記憶體控制器能選擇性地耦合一記憶體 裝置410的I/O連接（圖4中未顯示）以在該適當的時間在該適 當的I/O連接接收該適當的信號或以在該適當的時間在該 適當的接觸415提供該適當的信號。相似地，在一主機和 該記憶體模蛆400之間的該通信協議可能與一記憶體裝置 410的存取所需要的不同。一記憶體控制器然後把從一主 機接收到的該命令順序轉譯成適當的命令順序以達到對該 記憶體裝置410預期的存取。這樣的轉譯可能進一步除了 包含命令順序外，尚包含在信號電壓位準中的變化。 該附加電路420可能進一步包含與記憶體裝置4ι〇的控制 無關的功能，比如邏輯功能，其可能由Asic(專用積體電 130844.doc 1380317 路）執行。此外，該附加電路420可能包含電路以限制對該 記憶體模組400之讀或寫存取，比如密碼保護、生物識別 或類似者。該附加電路420可能包含電路以顯示該記憶體 模組400的狀態。例如，該附加電路42〇可能包含確定電力 是否被供應到該記憶體模組4〇〇和該記憶體模組400是否正 在被存取的功能’並顯示其狀態的指示，比如供電時之單 一光及被存取時之一閃動光。該附加電路420可能進一步

包含被動器件，比如去耦電容，以幫助調節該記憶體模組 400中的電力要求。 當標準反及閘忙碌時，只有數量有限的命令能夠存取該 反及閘。相對地，這裏描述的該等反及閘實施例使用一 匸八引腳允，使用SCA引腳允許任何命令都能存取，甚 至當該反及閑正忙碌時，因為該等命令被串列輸入，並且 不用直到該内部操作完成才被執行。串列輸人該命令允許 串流命令。沒有命令的限制，因為該等命令被串列輸入到 該SCA引腳。 此外’該等各種實施例的該SCA引腳在另一實施例中是 -雙向通“丨_ ’其能接收命令和位址也能與外部元件 通信。用這種方式’例如，如果該叫引腳忙綠時，該SCA 鑑認接收到之命令或在SCA上執行操作。

一反及閘介面和操作一反及 甲1装置的方法已經被描述’ 其包含一減少的引腳數配置的 1们。己隐體裝置，其中所有的該 命令和位址資訊被宰列提供 隹早一引腳上，一串列命令 130844.doc 13 1380317 和位址引腳（SCA)。在該SCA引腳上命令和位址資訊的串 列提供由於減少該引腳數而減少了該記憶體的功耗。 雖然具體實施例在這裏已經被說明和描述，但是那些熟 習此項技術者將明白預測可達到相同目的之任何排列均可 能取代所示的該等具體實施例。本申請案意指涵蓋本發明 的任何修改和變化。因此，本發明顯然意指只能由該等請 求項及其類似物所限制。 【圖式簡單說明】

圖1是根據一實施例的反及閘介面的方塊圖； 圖2是根據另一實施例的一種方法的流程圖； 圖3是根擄本發明的一實施例的一具有至少一具有一記 憶體陣列配置的記憶體裝置的電子系統的功能方塊圖； 圖4是按照本發明的一實施例的一具有至少一記憶體裝 置的記憶體模組的功能方塊圖；

圖5是一具有標準引腳輸出配置的先前技術的反及閘介 面的方塊圖。 【主要元件符號說明】

100 高速反及閘介面 102 專用I/O供應VCCIO 104 專用I/O供應VSSIO 106 資料選通引腳 108 資料I/O引腳 110 電力供應VCC 112 電力供應VSS 130844.doc 14 1380317 114 116 118 120 200 202 ' 204 206 φ 300 301 310 311 320 321 330 340

344 346 350 355 360 362 370 400 晶片致能 防寫 時脈 串列命令和位址 操作方法 在複數個輸入/輸出引腳上讀和寫資料 在複數個電力供應引腳上提供電力 在一單一引腳上串列提供命令和位址輸入 記憶體裝置 單一 SCA引腳 處理器 處理器SPI引腳 電子系統 連接 記憶體陣列 位址緩衝電路 列解碼器 行解碼器 感測/鎖存電路 寫電路 資料登錄和輸出緩衝電路 資料（DQ)連接 命令控制電路 記憶體模組 130844.doc 15- 1380317

405 外殼 410 一或多個記憶體裝置 415 一或多個接觸 420 附加電路 130844.doc •16·

Claims (1)

1380317 第097115392號專利申請案 中文申請專利範圍替換本(101年7月）

十、申請專利範圍： 1_ 一種記憶體裝置（300)，其包括： 一排列成若干列和若干行之記憶體單元之陣列（330); 用於讀、寫和擦除該等記憶體單元之控制電路（370); 用於鎖存提供在各位址輸入連接上之若干位址信號之 位址電路（340);及 複數個輸入/輸出引腳，其包括： 用於雙向資料通信之複數個DQ引腳（1〇8);和 ♦ 一組非DQ引腳，其包括一單一串列命令和位址引腳 (SCA) (120) ’該SCA經調適以接收在該記憶體裝置（3〇〇) 上之所有命令和位址’其中回應於在該SCA上接收之命 令及位址而於該複數個DQ引腳上執行資料通信。 2. 根據請求項1之記憶體裝置，其中該組非DQ引腳進一步 包括： 複數個電力供應引腳（102，104，11〇，112)。 3. 根據請求項2之記憶體裝置，其中該複數個電力供應引 ' 腳包括： 一對專用I/O供應引腳（102，104); 一對系統供應引腳（110，112)。 4_根據請求項1之記憶體裝置，其中該組非dq引腳進一步 包括： 一時脈輸入引腳（118); 一資料選通引腳（106);及 一晶片致能輸入引腳（114)。 130844-1010723.doc 1380317 5 ·根據請求項1之記憶體裝置，其中該組非DQ引腳是經減 少之一組，其進一步包括：. 一對專用I/O供應引腳（102，104); 一對系統供應引腳（110，112); 一時脈輸入引腳（118); 一資料選通引腳（106); 一晶片致能輸入引腳（114);及 一串列命令和位址引腳（SCA) (120)，該SCA經調適以 接收在該記憶體裝置上之所有命令和位址。 6.根據請求項1-5中任一項之記憶體裝置，其中該記憶體裝 置是一反及閘記憶體裝置》 7·根據請求項1-5中任一項之記憶體裝置，其中該記憶體裝 置被可操作地連接到一電子系統中之一處理器（3 1 〇)。 8. —種操作反及閘記憶體之方法（2〇〇)，其包括： 在複數個DQ引腳（202)上讀和寫資料； 在複數個電力引腳（204)上提供電力；及 在一單一非DQ弓丨腳（206)上串列提供所有命令和位址 輸入，其中回應於在該非DQ引腳上接收之命令及位址而 於該複數個DQ引腳上執行資料通信。 9. 根據§奢求項8之方法，其中在一蕈 皁引腳上串列提供若 干命令和位址輸入進一步包括： 提供一 上； 用於開始串列輸入之開始指令 在該SCA引腳 提供一命令在該SCA引腳上；及 130844-1010723.doc 10. 10. S亥命令之位址在該SCA引腳上 項8之方法，進一步包括： 、結束指令在該SCA引腳上。 11. 12. 13. 14. 〇 提供-> 根據請求 提供~ 根·據請求項9 之方法’其中該開始指令經預先定義 根據請求項8之方法，進一步包括： *經由传田 立 一在該SCA引腳上之命令關閉該系統之一内 時脈’而減少該裝置之待命電流。 根據請求項8之方法，進一步包括： S反及閘忙碌時，發送另—個命令在該SCA引腳 根據請求項8·13中任-項之方法，其巾提供若干命令和 位址輸入進—步包括管線式發送若干命令到該反及閘記 憶體之該心引腳上，其中—第二命令被接收並確認， 雖然該反及閘記憶體正忙碌於一第—命令。 130844-1010723.doc