JP2001093279A - メモリ制御信号処理装置 - Google Patents
メモリ制御信号処理装置Info
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- JP2001093279A JP2001093279A JP26559699A JP26559699A JP2001093279A JP 2001093279 A JP2001093279 A JP 2001093279A JP 26559699 A JP26559699 A JP 26559699A JP 26559699 A JP26559699 A JP 26559699A JP 2001093279 A JP2001093279 A JP 2001093279A
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Abstract
(57)【要約】
【課題】 本発明は、ＳＤＲＡＭ制御にて、クロックラ
インに重畳されるノイズ等により、意図しないタイミン
グでモードレジスタセットを行うという誤動作の発生を
低減する。 【解決手段】 ＮＣＳとＮＲＡＳとの論理和を出力する
第１のＯＲ装置と、ＮＣＳとＮＣＡＳとの論理和を出力
する第２のＯＲ装置と、ＮＣＳとＮＷＥとの論理和を出
力する第３のＯＲ装置とを備え、ＮＣＳ、ＮＲＡＳ、Ｎ
ＣＡＳ、ＮＷＥがすべてＬまたはＬからＨ、ＨからＬの
エッジである状態をできるだけ回避する。
インに重畳されるノイズ等により、意図しないタイミン
グでモードレジスタセットを行うという誤動作の発生を
低減する。 【解決手段】 ＮＣＳとＮＲＡＳとの論理和を出力する
第１のＯＲ装置と、ＮＣＳとＮＣＡＳとの論理和を出力
する第２のＯＲ装置と、ＮＣＳとＮＷＥとの論理和を出
力する第３のＯＲ装置とを備え、ＮＣＳ、ＮＲＡＳ、Ｎ
ＣＡＳ、ＮＷＥがすべてＬまたはＬからＨ、ＨからＬの
エッジである状態をできるだけ回避する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置に
関するものであり、特にノイズ等による誤動作を抑え、
安定に動作させることを目的としたメモリ制御装置に関
するものである。
関するものであり、特にノイズ等による誤動作を抑え、
安定に動作させることを目的としたメモリ制御装置に関
するものである。
【０００２】
【従来の技術】近年、テレビジョンやビデオデッキ等、
メモリを搭載した製品が多数存在しており、メモリを制
御する技術はどの分野においてももはや必須とされてい
る。
メモリを搭載した製品が多数存在しており、メモリを制
御する技術はどの分野においてももはや必須とされてい
る。
【０００３】以下、同期型半導体メモリ（以下、Ｓｙｎ
ｃｈｒｏｎｕｓ ＤＲＡＭ ：ＳＤＲＡＭと称す）制御
の一例について説明を行う。ＳＤＲＡＭは、その制御を
ＮＣＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥの４つのコマンド
ライン、ＢＡＮＫ選択用のＢＡＮＫライン、及びアドレ
ス選択用のアドレスラインで行う。図３は、そのコマン
ドパルスの波形を表している。例えば、書き込み動作を
行う場合、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥをそれぞれＨ、
Ｌ、Ｌに設定し、ＮＣＳをＬにすることによりそのコマ
ンドを有効にする。この状態でクロックが入力される
と、ＢＡＮＫ、アドレスで選択されたアドレスに入力さ
れたデータを格納する。図３の場合、Ｂのクロックの立
ち上がりでＮＣＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥがＬ、
Ｈ、Ｌ、Ｌというコマンドを受け取るので書き込み動作
を実行する。ＮＣＳがＨの状態では他のコマンドライン
にいかなるコマンドが送信されても動作を実行すること
はない。同様に、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥがＬ、
Ｈ、ＨのときＮＣＳがＬでバンクアクティブ動作を行う
（図３のＥのクロック立ち上がり時）。また、書き込
み、読み出しの動作はバースト長、ＣＡＳレイテンシ、
バーストタイプ等によって異なるので、使用する動作モ
ードを予め設定させておかなければならない。この設定
をモードレジスタセットという。モードレジスタセット
は、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥがすべてＬのとき、Ｎ
ＣＳをＬにすることにより動作が実行され、そのときの
アドレスラインに送信されたデータにより設定される。
モードレジスタセットが誤っていれば意図した通りにＳ
ＤＲＡＭは動作しない。
ｃｈｒｏｎｕｓ ＤＲＡＭ ：ＳＤＲＡＭと称す）制御
の一例について説明を行う。ＳＤＲＡＭは、その制御を
ＮＣＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥの４つのコマンド
ライン、ＢＡＮＫ選択用のＢＡＮＫライン、及びアドレ
ス選択用のアドレスラインで行う。図３は、そのコマン
ドパルスの波形を表している。例えば、書き込み動作を
行う場合、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥをそれぞれＨ、
Ｌ、Ｌに設定し、ＮＣＳをＬにすることによりそのコマ
ンドを有効にする。この状態でクロックが入力される
と、ＢＡＮＫ、アドレスで選択されたアドレスに入力さ
れたデータを格納する。図３の場合、Ｂのクロックの立
ち上がりでＮＣＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥがＬ、
Ｈ、Ｌ、Ｌというコマンドを受け取るので書き込み動作
を実行する。ＮＣＳがＨの状態では他のコマンドライン
にいかなるコマンドが送信されても動作を実行すること
はない。同様に、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥがＬ、
Ｈ、ＨのときＮＣＳがＬでバンクアクティブ動作を行う
（図３のＥのクロック立ち上がり時）。また、書き込
み、読み出しの動作はバースト長、ＣＡＳレイテンシ、
バーストタイプ等によって異なるので、使用する動作モ
ードを予め設定させておかなければならない。この設定
をモードレジスタセットという。モードレジスタセット
は、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥがすべてＬのとき、Ｎ
ＣＳをＬにすることにより動作が実行され、そのときの
アドレスラインに送信されたデータにより設定される。
モードレジスタセットが誤っていれば意図した通りにＳ
ＤＲＡＭは動作しない。
【０００４】
【発明が解決しようとする課題】通常、ＮＣＳ、ＮＲＡ
Ｓ、ＮＣＡＳ、ＮＷＥラインはすべてＬにならなければ
モードレジスタセットを行うことはない。しかしながら
現実的にはクロックラインのノイズ、各コマンドライン
の位相ずれ等によりそれ以外の意図しないタイミングで
モードレジスタセットを行う可能性があり、また実際に
そのような誤動作が発生している。図４は図３のＢにあ
たる部分を拡大したものである。ここで、ＶＴＬはＬレ
ベルのスレッショルドレベルであり、このレベル以下の
信号はＬであると判断される。ＮＣＳが時間方向に若干
進み、ＮＲＡＳが若干遅れているような場合は図３のよ
うな位相関係になる。このとき、図４のB'のタイミング
でクロックラインにクロックと判別される様なノイズが
混入されると、ＮＣＳ、ＮＲＡＳはＬとなり、他のＮＣ
ＡＳ、ＮＷＥも同様にＬと判別されてしまうとＮＣＳ、
ＮＲＡＳ、ＮＣＡＳ、ＮＷＥはすべてＬとなり、このと
き送信されているアドレスデータに基づいてモードレジ
ストセット動作を行ってしまう。
Ｓ、ＮＣＡＳ、ＮＷＥラインはすべてＬにならなければ
モードレジスタセットを行うことはない。しかしながら
現実的にはクロックラインのノイズ、各コマンドライン
の位相ずれ等によりそれ以外の意図しないタイミングで
モードレジスタセットを行う可能性があり、また実際に
そのような誤動作が発生している。図４は図３のＢにあ
たる部分を拡大したものである。ここで、ＶＴＬはＬレ
ベルのスレッショルドレベルであり、このレベル以下の
信号はＬであると判断される。ＮＣＳが時間方向に若干
進み、ＮＲＡＳが若干遅れているような場合は図３のよ
うな位相関係になる。このとき、図４のB'のタイミング
でクロックラインにクロックと判別される様なノイズが
混入されると、ＮＣＳ、ＮＲＡＳはＬとなり、他のＮＣ
ＡＳ、ＮＷＥも同様にＬと判別されてしまうとＮＣＳ、
ＮＲＡＳ、ＮＣＡＳ、ＮＷＥはすべてＬとなり、このと
き送信されているアドレスデータに基づいてモードレジ
ストセット動作を行ってしまう。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のメモリ制御装置は、ＮＣＳ、ＮＲＡＳ、Ｎ
ＣＡＳ、ＮＷＥの各パルスを出力する制御パルス発生装
置の出力を入力とし、、前記ＮＣＳと前記ＮＲＡＳとの
論理和を出力する第１のＯＲ装置と、前記ＮＣＳと前記
ＮＣＡＳとの論理和を出力する第２のＯＲ装置と、前記
ＮＣＳと前記ＮＷＥとの論理和を出力する第３のＯＲ装
置という構成を備えたものである。
めに本発明のメモリ制御装置は、ＮＣＳ、ＮＲＡＳ、Ｎ
ＣＡＳ、ＮＷＥの各パルスを出力する制御パルス発生装
置の出力を入力とし、、前記ＮＣＳと前記ＮＲＡＳとの
論理和を出力する第１のＯＲ装置と、前記ＮＣＳと前記
ＮＣＡＳとの論理和を出力する第２のＯＲ装置と、前記
ＮＣＳと前記ＮＷＥとの論理和を出力する第３のＯＲ装
置という構成を備えたものである。
【０００６】
【発明の実施の形態】本発明の請求項１に記載の発明
は、クロックラインに重畳されるノイズ等により、意図
しないタイミングでモードレジスタセットを行うという
誤動作の発生を低減することを特徴としたメモリ制御信
号処理装置であり、メモリに対してノイズマージンを持
った安定した制御パルスを提供するという作用を有す
る。本発明の請求項２に記載の発明は、少なくともＮＣ
Ｓ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥの４つのコマンド入力
端子を持つ同期型半導体メモリの制御装置において、Ｎ
ＣＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥの各パルスを出力す
る制御パルス発生装置の出力を入力とし、、前記ＮＣＳ
と前記ＮＲＡＳとの論理和を出力する第１のＯＲ装置
と、前記ＮＣＳと前記ＮＣＡＳとの論理和を出力する第
２のＯＲ装置と、前記ＮＣＳと前記ＮＷＥとの論理和を
出力する第３のＯＲ装置とを備え、クロックラインに重
畳されるノイズ等により、意図しないタイミングでモー
ドレジスタセットを行うという誤動作の発生を低減する
ことを特徴としたメモリ制御信号処理装置であり、メモ
リに対してノイズマージンを持った安定した制御パルス
を提供するという作用を有する。
は、クロックラインに重畳されるノイズ等により、意図
しないタイミングでモードレジスタセットを行うという
誤動作の発生を低減することを特徴としたメモリ制御信
号処理装置であり、メモリに対してノイズマージンを持
った安定した制御パルスを提供するという作用を有す
る。本発明の請求項２に記載の発明は、少なくともＮＣ
Ｓ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥの４つのコマンド入力
端子を持つ同期型半導体メモリの制御装置において、Ｎ
ＣＳ、ＮＲＡＳ、ＮＣＡＳ、ＮＷＥの各パルスを出力す
る制御パルス発生装置の出力を入力とし、、前記ＮＣＳ
と前記ＮＲＡＳとの論理和を出力する第１のＯＲ装置
と、前記ＮＣＳと前記ＮＣＡＳとの論理和を出力する第
２のＯＲ装置と、前記ＮＣＳと前記ＮＷＥとの論理和を
出力する第３のＯＲ装置とを備え、クロックラインに重
畳されるノイズ等により、意図しないタイミングでモー
ドレジスタセットを行うという誤動作の発生を低減する
ことを特徴としたメモリ制御信号処理装置であり、メモ
リに対してノイズマージンを持った安定した制御パルス
を提供するという作用を有する。
【０００７】（実施の形態１）図１は本発明の第１の実
施例におけるメモリ制御装置のブロック構成図を示すも
のである。図１において、１０１はメモリ制御パルス発
生装置であり、メモリの制御のみを考慮したパルスを発
生する。１０２は第１のＯＲ装置、１０３は第２のＯＲ
装置、１０４は第３のＯＲ装置である。
施例におけるメモリ制御装置のブロック構成図を示すも
のである。図１において、１０１はメモリ制御パルス発
生装置であり、メモリの制御のみを考慮したパルスを発
生する。１０２は第１のＯＲ装置、１０３は第２のＯＲ
装置、１０４は第３のＯＲ装置である。
【０００８】以上のように構成されたメモリ制御装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。まず図３は図１の動作波形を示すものであって、メ
モリ制御パルス発生装置からＮＣＳとして１０Ａ、ＮＲ
ＡＳとして１０Ｂ、ＮＣＡＳとして１０Ｃ、ＮＷＥとし
て１０Ｄが実線で表された様なパルスで出力される。発
生したＮＲＡＳ、ＮＣＡＳ、ＮＷＥパルスとＮＣＳとを
１０２、１０３、１０４でそれぞれ論理和をとり、その
結果出力１０Ｅ、１０Ｆ、１０Ｇを得る。これらのパル
スをラッチ装置１０５でそれぞれラッチし、メモリに対
する制御出力パルス１０Ｈ、１０Ｉ、１０Ｊ、１０Ｋを
得る。これは図２点線で表された波形で示してあり、コ
マンドを受け付けない状態であるＮＣＳがＨの状態にお
いてはすべての波形がＨであることになる。また、モー
ドレジスタセットコマンド以外のコマンドはＮＲＡＳ、
ＮＣＡＳ、ＮＷＥのいずれかがＨで表されるので、その
波形はもともとどのような波形であっても図２点線で表
されたように、コマンドとしてＬが必要なとき以外はＨ
を保持するような波形となる。よって図３の点線部分で
表されたような全波形がエッジまたはＬという状態を回
避できる。ただし、２クロック連続してコマンドを送信
する場合は、ＮＣＳがＬという状態が２クロック長続く
ので、その間にＮＲＡＳ、ＮＣＡＳ、ＮＷＥがエッジま
たはＬという状態があればモードレジスタセット動作を
行う可能性がある。完全にこのモードを回避したい場合
は制御パルス発生装置にて２クロック連続したコマンド
送信を発生させないようにすることが必要である。
ついて、以下図１及び図２を用いてその動作を説明す
る。まず図３は図１の動作波形を示すものであって、メ
モリ制御パルス発生装置からＮＣＳとして１０Ａ、ＮＲ
ＡＳとして１０Ｂ、ＮＣＡＳとして１０Ｃ、ＮＷＥとし
て１０Ｄが実線で表された様なパルスで出力される。発
生したＮＲＡＳ、ＮＣＡＳ、ＮＷＥパルスとＮＣＳとを
１０２、１０３、１０４でそれぞれ論理和をとり、その
結果出力１０Ｅ、１０Ｆ、１０Ｇを得る。これらのパル
スをラッチ装置１０５でそれぞれラッチし、メモリに対
する制御出力パルス１０Ｈ、１０Ｉ、１０Ｊ、１０Ｋを
得る。これは図２点線で表された波形で示してあり、コ
マンドを受け付けない状態であるＮＣＳがＨの状態にお
いてはすべての波形がＨであることになる。また、モー
ドレジスタセットコマンド以外のコマンドはＮＲＡＳ、
ＮＣＡＳ、ＮＷＥのいずれかがＨで表されるので、その
波形はもともとどのような波形であっても図２点線で表
されたように、コマンドとしてＬが必要なとき以外はＨ
を保持するような波形となる。よって図３の点線部分で
表されたような全波形がエッジまたはＬという状態を回
避できる。ただし、２クロック連続してコマンドを送信
する場合は、ＮＣＳがＬという状態が２クロック長続く
ので、その間にＮＲＡＳ、ＮＣＡＳ、ＮＷＥがエッジま
たはＬという状態があればモードレジスタセット動作を
行う可能性がある。完全にこのモードを回避したい場合
は制御パルス発生装置にて２クロック連続したコマンド
送信を発生させないようにすることが必要である。
【０００９】以上のように本実施例によれば、ＮＣＳと
それ以外のコマンドパルスとの論理和をとりそのパルス
をラッチし出力する装置を設けることにより、クロック
ラインに重畳されるノイズ等により意図しないタイミン
グでモードレジスタセットを行うという誤動作の発生を
低減することができる。
それ以外のコマンドパルスとの論理和をとりそのパルス
をラッチし出力する装置を設けることにより、クロック
ラインに重畳されるノイズ等により意図しないタイミン
グでモードレジスタセットを行うという誤動作の発生を
低減することができる。
【００１０】
【発明の効果】以上のように本発明は、後述する誤動作
を考慮することなしに設計されたメモリ制御パルス発生
装置に対し、ＮＣＳとそれ以外のコマンドパルスとの論
理和をとりそのパルスをラッチし出力する装置を設ける
ことにより、クロックラインに重畳されるノイズ等によ
り意図しないタイミングでモードレジスタセットを行う
という誤動作の発生を低減することができる。
を考慮することなしに設計されたメモリ制御パルス発生
装置に対し、ＮＣＳとそれ以外のコマンドパルスとの論
理和をとりそのパルスをラッチし出力する装置を設ける
ことにより、クロックラインに重畳されるノイズ等によ
り意図しないタイミングでモードレジスタセットを行う
という誤動作の発生を低減することができる。
【図１】本発明の第１の実施例におけるメモリ制御装置
のブロック構成図
のブロック構成図
【図２】本発明の第１の実施例におけるメモリ制御装置
の動作説明図
の動作説明図
【図３】従来のメモリ制御装置の動作説明図
【図４】従来のメモリ制御装置の動作説明図
１０１ 制御パルス発生装置 １０２、１０３、１０４ ＯＲ装置 １０５ ラッチ
フロントページの続き (72)発明者 毛利部 宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森田 久雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 安藤 仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 竹島 正弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA03 BA21 CA07 CA11 5B079 BA20 BB04 BC03 CC12 DD20
Claims (2)
- 【請求項１】 クロックラインに重畳されるノイズ等に
より、意図しないタイミングでモードレジスタセットを
行うという誤動作の発生を低減することを特徴としたメ
モリ制御信号処理装置。 - 【請求項２】 少なくともＮＣＳ、ＮＲＡＳ、ＮＣＡ
Ｓ、ＮＷＥの４つのコマンド入力端子を持つ同期型半導
体メモリの制御装置において、ＮＣＳ、ＮＲＡＳ、ＮＣ
ＡＳ、ＮＷＥの各パルスを出力する制御パルス発生装置
の出力を入力とし、、前記ＮＣＳと前記ＮＲＡＳとの論
理和を出力する第１のＯＲ装置と、前記ＮＣＳと前記Ｎ
ＣＡＳとの論理和を出力する第２のＯＲ装置と、前記Ｎ
ＣＳと前記ＮＷＥとの論理和を出力する第３のＯＲ装置
とを備え、クロックラインに重畳されるノイズ等によ
り、意図しないタイミングでモードレジスタセットを行
うという誤動作の発生を低減することを特徴としたメモ
リ制御信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26559699A JP2001093279A (ja) | 1999-09-20 | 1999-09-20 | メモリ制御信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26559699A JP2001093279A (ja) | 1999-09-20 | 1999-09-20 | メモリ制御信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093279A true JP2001093279A (ja) | 2001-04-06 |
Family
ID=17419330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26559699A Pending JP2001093279A (ja) | 1999-09-20 | 1999-09-20 | メモリ制御信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001093279A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674684B1 (en) * | 2003-06-11 | 2004-01-06 | Infineon Technologies North America Corp. | Multi-bank chip compatible with a controller designed for a lesser number of banks and method of operating |
| JP2004153792A (ja) * | 2002-10-30 | 2004-05-27 | Hynix Semiconductor Inc | 加速化モードを備えたレジスタ制御遅延固定ループ |
-
1999
- 1999-09-20 JP JP26559699A patent/JP2001093279A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153792A (ja) * | 2002-10-30 | 2004-05-27 | Hynix Semiconductor Inc | 加速化モードを備えたレジスタ制御遅延固定ループ |
| US6674684B1 (en) * | 2003-06-11 | 2004-01-06 | Infineon Technologies North America Corp. | Multi-bank chip compatible with a controller designed for a lesser number of banks and method of operating |
| CN100424782C (zh) * | 2003-06-11 | 2008-10-08 | 因芬尼昂技术股份公司 | 与用于少储存库的控制器兼容的多储存库芯片及操作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050405 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |