JP2806913B2 - 出力信号切替回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は出力信号切替回路、
さらに詳しくはクロック信号出力回路等でその出力を現
用装置のクロック信号から同じクロック信号を出力する
予備装置のクロック信号へ切り替える場合に使用される
出力信号切替回路に関する。

【０００２】

【従来の技術】クロック信号を出力する現用装置の他に
同じクロック信号を出力する予備装置を備え、現用装置
に不都合が生じた場合、予備装置の出力へ自動的に切り
替え、切り替えた出力クロック信号でそのまま動作を継
続させる装置は各種存在するが、この切り替えを行う出
力信号切替回路には、従来では一般的にＲＳ．ＦＦ(Res
et Set Flip-Flop) が用いられている。

【０００３】図４は従来のＲＳ．ＦＦを用いたこの種の
出力信号切替回路を説明するための図であり、図におい
て、４０は出力信号切替回路を示し、１および２はＮＡ
ＮＤ回路、ｃは現用切替信号、ｄは予備切替信号、ｅは
現用出力制御信号、ｆは予備出力制御信号である。現用
から予備に切り替える切替信号ｃが、ＨレベルからＬレ
ベルに変化すると、ＮＡＮＤ１の出力であるｅがＬレベ
ルからＨレベルに変化し、このｅの変化により、現用ク
ロック信号の出力をＯＮ／ＯＦＦする出力制御回路（図
４では図示せず）が現用クロック信号の出力をＯＦＦさ
せると共に、ＮＡＮＤ２の出力であるｆがＬレベルとな
り、このｆの変化により予備クロック信号の出力をＯＮ
／ＯＦＦする出力制御回路（図４では図示せず）が予備
クロック信号の出力をＯＮする構成となっている。

【０００４】

【発明が解決しようとする課題】上記のような従来の出
力信号切替回路では、現用切替信号ｃが変化して現用側
のクロックが停止した後に予備側のクロックの出力が開
始されるが、回路を構成する素子の動作遅延により予備
側のクロック出力開始までに一定の時間がかかり、出力
クロック信号に乱れが発生する。図５は従来の出力信号
切替回路で動作させた場合の問題点を示す波形図であ
り、図４と同一符号は同一信号を示し、ａは現用クロッ
ク信号、ｂは予備クロック信号、ｇは出力クロック信号
を示すが、図５に示すようなタイミングの場合、出力ク
ロックｇにはに示すように瞬断が生じ、また出力クロ
ックをプルアップしている場合には出力クロックｇに
のようにパルス状のノイズが発生するという問題点があ
った。

【０００５】本発明はかかる問題点を解決するためにな
されたものであり、簡単な構成で切替時の瞬断を除去し
ノイズの発生を防止できる出力信号切替回路を提供する
ことを目的としている。

【０００６】

【課題を解決するための手段】本発明の出力信号切替回
路は、出力クロック(g) を現在使用している現用クロッ
ク信号(a) からこの現用クロック信号(a) と同一クロッ
クの予備クロック信号(b) に切り替え、または予備クロ
ック信号(b) から現用クロック信号(a) に戻す場合、現
用クロック信号(a) の出力のＯＮ／ＯＦＦを制御する第
１の出力制御回路(8) と予備クロック信号(b) の出力の
ＯＮ／ＯＦＦを制御する第２の出力制御回路(9) とに、
それぞれ切替信号(c) ，(d) の論理レベルを変更してそ
れぞれ制御信号(e) ，(f) を送出して行う出力信号切替
回路において、前記切替信号(C) が一方の入力端子に入
力される第１のＮＡＮＤ回路(1) 、前記第１のＮＡＮＤ
回路(1) の出力(f’)がその一方の入力端子に入力さ
れ、他方の入力端子には前記切替信号(d) が入力され、
その出力(e’)が前記第１のＮＡＮＤ回路(1) の他方の
入力端子に入力される第２のＮＡＮＤ回路(2) 、前記出
力(e’)に接続され、前記切替信号(c) がＬレベルの時
にこの出力(e’)を遅延させ、Ｈレベルの時は遅延させ
ずに前記制御信号（ｅ）とする第１の遅延回路(3) 、前
記出力(f’)に接続され、前記切替信号(d) がＬレベル
の時にこの出力(f’)を遅延させ、Ｈレベルの時は遅延
させずに前記制御信号(f) とする第２の遅延回路(4) を
備え、回路素子の動作遅延により生じる一方のクロック
信号のＯＦＦから他方のクロック信号のＯＮまでの時間
以上の時間(T) を前記第１の遅延回路(3) および前記第
２の遅延回路(4) の遅延時間としたことを特徴とする。

【０００７】また、前記現用クロック信号(a) を発生さ
せる第１のクロック信号発生回路(5) と前記第１の出力
制御回路(8) と、前記予備クロック信号(b) を発生させ
る第２のクロック信号発生回路(6) とクロック同期回路
(7) と前記第２の出力制御回路(9) とを更に備えて、ク
ロック信号出力回路が構成される出力信号切替回路であ
ることを特徴とする。

【０００８】本発明の出力信号切替回路は上述のような
構成とすることにより、現用側の切替信号を予備側に伝
え、予備側の出力をクロックさせ、これにより発生する
予備側の切替信号を現用側に伝え、現用側の出力クロッ
ク制御信号とする。この出力クロック制御信号は、さら
に現用側の切替信号がアクティブのあいだ遅延回路を経
由して遅延制御され、遅延後の出力クロック制御信号に
より現用側の出力クロックが停止する。これにより確実
に予備側のクロックが出力された後に、現用側のクロッ
クを停止することができ、切替時に出力クロックにヒゲ
等のノイズが乗ることを防止できる。

【０００９】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は本発明の出力信号切替回路の一
実施形態を示すブロック図、図２はこの出力信号切替回
路を用いたクロック信号出力回路を示すブロック図、図
３は図１，図２に示す回路の各信号波形を示す図であ
る。図において、１０は出力信号切替回路を示し、１は
第１のＮＡＮＤ回路、２は第２のＮＡＮＤ回路、３は第
１の遅延回路、４は第２の遅延回路である。また図２の
クロック信号出力回路において、５は現用装置としての
第１のクロック信号発生回路、６は予備装置としての第
２のクロック信号発生回路、７は第１のクロック信号発
生回路５から出力されるクロック信号と第２のクロック
信号発生回路６から出力されるクロック信号の同期を取
るクロック同期回路、８は現用クロック信号の出力をＯ
Ｎ／ＯＦＦする第１の出力制御回路、９は予備クロック
信号の出力をＯＮ／ＯＦＦする第２の出力制御回路、ａ
は現用クロック信号、ｂは予備クロック信号、ｃは現用
切替信号、ｄは予備切替信号、ｅは現用出力制御信号、
ｆは予備出力制御信号、ｇは出力クロックである。

【００１０】次に動作について説明する。平常時には出
力クロックｇには、現用装置であるクロック信号発生回
路５からの現用クロック信号ａが出力されている。ここ
で現用から予備に切り替える切替信号ｃが、Ｈレベルか
らＬレベルに変化した場合、ＮＡＮＤ回路１の出力ｆ’
がＨレベルとなる。このＮＡＮＤ回路１の出力ｆ’は、
ＮＡＮＤ回路２の一方の入力と第２の遅延回路４への入
力となる。

【００１１】この第２の遅延回路４は予備切替信号ｄに
よって制御されており、予備切替信号ｄがＬレベルの時
にアクティブとなり、入力信号ｆ’と出力信号ｆとの間
に所定の遅延時間（Ｔ）が生じるように構成されている
が（この遅延時間Ｔは回路素子の動作により生じる遅延
時間以上の時間を設定しておく）、現用から予備に切り
替える場合には、予備切替信号はＨレベルを保持したま
まなので遅延回路４は入力信号ｆ’を遅延させることな
く、そのまま出力信号ｆとして出力する。

【００１２】またこのとき、信号ｆ’が入力されたＮＡ
ＮＤ回路２の出力ｅ’はＨレベルからＬレベルとなり、
この出力信号ｅ’はＮＡＮＤ回路１の一方の入力となる
と共に、第１の遅延回路３への入力となる。第１の遅延
回路３は現用切替信号ｃの論理によって制御されてお
り、現用切替信号ｃのＬレベルでアクティブとなり、入
力信号ｅ’と出力信号ｅとの間に所定の遅延時間（Ｔ）
が生じるように構成されており、現用から予備に切り替
える場合には、現用切替信号ｃがＬレベルに変化するた
め、遅延回路３がアクティブとなり、入力信号ｅ’が
（Ｔ）時間遅延されて出力信号ｅとして出力される。

【００１３】そして信号ｅは現用出力制御信号として第
１の出力制御回路８を動作させて現用クロック信号ａの
出力をＯＦＦし、信号ｆは予備出力制御信号として第２
の出力制御回路９を動作させて予備クロック信号ｂの出
力をＯＮするので、上述の遅延時間（Ｔ）を、この回路
を構成する素子の遅延時間より長くしておけば、出力ク
ロックｇには切替時に瞬断のないクロックが出力される
ことになる。なお、出力クロック(g) を予備クロック信
号(b) から現用クロック信号(a) に戻す場合には、現用
切替信号ｃの論理をＨレベル，予備切替信号ｄの論理を
Ｌレベルとすれば同様に実施できることは言うまでもな
い。

【００１４】

【発明の効果】以上説明したように本発明の出力信号切
替回路は、簡単な構成で現用クロック信号と予備クロッ
ク信号との切替時の瞬断状態を無くすことができ、出力
クロックにノイズが乗る等の現象を防止でき、このクロ
ックで稼働させている装置やシステムに切替時の不具合
が発生する恐れを防止できる。また出力クロックをプル
アップしている場合に切替時にパルス状のノイズが発生
する恐れを防止できる等の効果がある。

【図面の簡単な説明】

【図１】本発明の出力信号切替回路の一実施形態を示す
ブロック図である。

【図２】本実施形態の出力信号切替回路を用いたクロッ
ク信号出力回路を示すブロック図である。

【図３】図１，図２に示す回路の各信号波形を示す図で
ある。

【図４】従来のこの種の出力信号切替回路の一例を示す
ブロック図である。

【図５】従来の出力信号切替回路の問題点示す波形図で
ある。

【符号の説明】

１ 第１のＮＡＮＤ回路 ２ 第２のＮＡＮＤ回路 ３ 第１の遅延回路 ４ 第２の遅延回路 ５ 第１のクロック信号発生回路 ６ 第２のクロック信号発生回路 ７ クロック同期回路 ８ 第１の出力制御回路 ９ 第２の出力制御回路 １０ 出力信号切替回路 ａ 現用クロック信号 ｂ 予備クロック信号 ｃ 現用切替信号 ｄ 予備切替信号 ｅ 現用出力制御信号 ｆ 予備出力制御信号 ｇ 出力クロック

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 出力クロック(g) を現在使用している現
   用クロック信号(a)からこの現用クロック信号(a) と同
   一クロックの予備クロック信号(b) に切り替え、または
   予備クロック信号(b) から現用クロック信号(a) に戻す
   場合、現用クロック信号(a) の出力のＯＮ／ＯＦＦを制
   御する第１の出力制御回路(8) と予備クロック信号(b)
   の出力のＯＮ／ＯＦＦを制御する第２の出力制御回路
   (9) とに、それぞれ切替信号(c) ，(d) の論理レベルを
   変更してそれぞれ制御信号(e) ，(f) を送出して行う出
   力信号切替回路において、 前記切替信号(C) が一方の入力端子に入力される第１の
   ＮＡＮＤ回路(1) 、 前記第１のＮＡＮＤ回路(1) の出力(f’)がその一方の
   入力端子に入力され、他方の入力端子には前記切替信号
   (d) が入力され、その出力(e’)が前記第１のＮＡＮＤ
   回路(1) の他方の入力端子に入力される第２のＮＡＮＤ
   回路(2) 、 前記出力(e’)に接続され、前記切替信号(c) がＬレベ
   ルの時にこの出力(e’)を遅延させ、Ｈレベルの時は遅
   延させずに前記制御信号（ｅ）とする第１の遅延回路
   (3) 、 前記出力(f’)に接続され、前記切替信号(d) がＬレベ
   ルの時にこの出力(f’)を遅延させ、Ｈレベルの時は遅
   延させずに前記制御信号(f) とする第２の遅延回路(4)
   を備え、 回路素子の動作遅延により生じる一方のクロック信号の
   ＯＦＦから他方のクロック信号のＯＮまでの時間以上の
   時間(T) を前記第１の遅延回路(3) および前記第２の遅
   延回路(4) の遅延時間としたことを特徴とする出力信号
   切替回路。
2. 【請求項２】 前記現用クロック信号(a) を発生させる
   第１のクロック信号発生回路(5) と前記第１の出力制御
   回路(8) と、前記予備クロック信号(b) を発生させる第
   ２のクロック信号発生回路(6) とクロック同期回路(7)
   と前記第２の出力制御回路(9) とを更に備えて、クロッ
   ク信号出力回路が構成されることを特徴とする請求項第
   １項記載のクロック信号出力回路。