KR19980039336A

KR19980039336A - 클럭 동기식 슬립(Sleep)모드 제어회로

Info

Publication number: KR19980039336A
Application number: KR1019960058348A
Authority: KR
Inventors: 김용천
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-27
Filing date: 1996-11-27
Publication date: 1998-08-17
Also published as: KR0182173B1

Abstract

본 발명은 클럭 동기식 슬립 모드 제어회로에 관한 것으로서, 비동기 슬립신호와 상기 비동기 슬립신호가 지연되는 슬립신호에 응답하여 클럭신호를 제어시키는 출력신호가 출력되고, 클럭신호와 상기 클럭신호를 제어시키는 출력신호에 응답하여 슬립신호의 선단을 결정하는 신호가 클럭신호에 동기되어 출력되는 슬립신호 선단 동기 제어부와, 상기 슬립신호 선단 동기 제어부를 통해 출력되는 출력신호에 응답하여 비동기 슬립신호를 소정 시간 지연하였다가 슬립신호의 선단이 클럭신호에 동기되는 슬립신호가 출력되는 슬립신호 지연부와, 상기 슬립신호 선단 동기 제어부를 통해 출력되는 출력신호와 상기 슬립신호 지연부를 통해 출력되는 출력신호에 응답하여 슬립신호의 후단을 결정하는 신호가 클럭신호에 동기되어 출력신호를 출력하는 슬립신호 후단 동기 제어부로 구비되는 것을 특징으로 한다.

따라서, 본 발명에서는 클럭신호에 동기를 맞추어 동작되는 디바이스 회로를 슬립신호에 의해 슬립 모드로 전환할 때 클럭신호에 동기하는 슬립신호를 인가하므로 디바이스 회로를 안정화시킬 수 있기 때문에 디바이스 회로에 저장된 정보 손실을 방지 할 수 있는 효과가 있다.

Description

클럭 동기식 슬립(Sleep) 모드 제어회로.

본 발명은 슬립 모드 회로에 관한 것으로서, 특히 클럭신호에 동기를 맞추어 동작하는 디바이스 회로에서 클럭신호를 정지시켜 디바이스 회로가 정적상태를 유지하도록 하는 슬립 모드 회로를 구현할 때 슬립신호가 클럭신호에 동기하여 제어되도록 하여 디바이스 회로에 저장되었던 정보를 잃지 않게 하는 클럭 동기식 슬립 모드 제어회로에 관한 것이다.

종래 클럭신호에 동기하여 동작되는 정적회로로 구성된 디바이스 회로의 전력 소모를 줄이기 위해 클럭신호를 제어하여 디바이스 회로를 슬립 모드로 전환시키면 슬립 모드를 해제시키는 신호가 입력되기 전까지 디바이스 회로는 대기 상태에 있으므로 장시간 사용으로 전력소모가 많은 전자기기에 널리 사용된다.

그러나, 외부에서 비동기 슬립신호가 입력되어 디바이스 회로를 제어하는 클럭신호가 정지될 때 클럭신호 파형이 잠시 글리치(glitch: 불특정 원인에 의한 펄스 파형의 난조)를 발생한다. 이러한 경우, 클럭신호에 동기를 맞추어 동작되는 디바이스 회로에서는 오동작을 일으키므로 이러한 오동작때문에 디바이스 회로의 슬립 모드상태를 정상동작 상태로 복귀할 때 문제점이 발생된다.

상기와 같은 종래 기술의 문제점을 해결하기 위하여 클럭신호에 동기되어 동작하는 디바이스를 슬립 모드로 전환하거나, 디바이스 회로의 슬립 모드 상태를 정상 동작상태로 복귀할 때 비동기로 입력되는 슬립신호를 제어시켜 클럭신호에 동기되어 디바이스 회로로 인가하는 안정화된 클럭 동기식 슬립 모드 제어회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명의 장치는 클럭신호를 제어하여 디바이스 회로가 정지되거나 정상 동작 되도록 하는 슬립 모드를 가지는 장치에 있어서, 비동기 슬립신호와 상기 비동기 슬립신호가 지연되는 슬립신호에 응답하여 클럭신호를 제어시키는 출력신호가 출력되고, 클럭신호와 상기 클럭신호를 제어시키는 출력신호에 응답하여 슬립신호의 선단을 결정하는 신호가 클럭신호에 동기되어 출력되는 슬립신호 선단 동기 제어부와, 상기 슬립신호 선단 동기 제어부를 통해 출력되는 출력신호에 응답하여 비동기 슬립신호를 소정 시간 지연하였다가 슬립신호의 선단이 클럭신호에 동기되는 슬립신호가 출력되는 슬립신호 지연부와, 상기 슬립신호 선단 동기 제어부를 통해 출력되는 출력신호와 상기 슬립신호 지연부를 통해 출력되는 출력신호에 응답하여 슬립신호의 후단을 결정하는 신호가 클럭신호에 동기되어 출력신호를 출력하는 슬립신호 후단 동기 제어부로 구성된다.

도 1은 본 발명에 따른 클럭 동기식 슬립 모드 제어회로를 나타낸 회로도.

도 2는 종래 슬립 모드 회로의 타이밍도.

도 3은 본 발명에 따른 클럭 동기식 슬립 모드 제어회로의 타이밍도.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명에 따른 슬립 모드 제어회로의 회로도를 나타낸 일 실시예로서, 클럭신호를 제어시켜 슬립신호의 선단이 클럭신호에 동기되어 슬립신호로 바뀌는 신호에 의해 응답하여 비동기 슬립신호가 슬립신호 지연부(10)인 D 타입 플립플롭으으로 입력되어 슬립신호의 선단이 클럭신호에 동기되도록 소정 시간 지연되어 출력된다.

상기 슬립신호 지연부(10)를 통해 출력된 출력신호와 상기 슬립신호를 슬립신호 선단 동기 제어부(20)의 논리곱 게이트(12)에 입력받아 두 신호가 하이레벨일 때만 하이레벨이 되어 클럭신호를 제어시키는 출력신호가 출력된다.

그리고, 상기 논리곱 게이트(12)를 통해 출력된 출력신호와 상기 클럭신호를 상기 슬립신호 선단 동기 제어부(20)의 논리합 게이트(14)로 입력하여 두 신호가 로우레벨일 때만 로우레벨이 되도록 두 신호를 논리곱하는 논리합 게이트(14)를 통과하여 클럭신호를 정지시키고 슬립신호를 인가하는 슬립신호 선단을 결정하는 신호(⑤)가 클럭신호에 동기되어 출력된다.

그리고, 상기 슬립신호 지연부(10)를 통해 출력되는 출력신호와 상기 슬립신호 선단 동기 제어부(20)를 통해 출력되는 출력신호를 슬립신호 후단 동기 제어부(30)로 입력하여 두 신호가 로우레벨일 때만 로우레벨이 되도록 두 신호를 논리합하는 논리합 게이트(22)를 통해 슬립신호의 후단을 결정하는 신호(⑥)는 클럭신호에 동기되어 출력된다.

도 2는 종래 슬립 모드 회로의 타이밍을 나타낸 것이고, 도 3은 본 발명에 따른 클럭 동기식 슬립 모드 제어회로의 타이밍도를 나타낸 것으로서, 도 3을 참조하여 본 발명의 동작을 설명하면 다음과 같다.

본 발명은 클럭신호를 제어하여 정지시키고 슬립모드로 바꿀 때 슬립신호 선단을 클럭신호(①)에 동기되도록 제어시키는 신호(⑤)에 응답하여 비동기 슬립신호(②)가 슬립신호 지연부(10)를 통해 슬립신호(②)의 선단이 클럭신호(①)에 동기되도록 소정 시간 지연되어 출력되고, 리셋신호(⑦)가 슬립신호 지연부(10)로 입력되면 슬립신호(②)는 초기화된다.

그리고, 상기 슬립신호 제어부(10)를 통해 출력된 출력신호(③)와 상기 슬립신호(②)를 상기 슬립신호 선단 동기 제어부(20)의 논리곱 게이트(12)로 입력되면 두 신호가 하이레벨일 때만 하이레벨이 되도록 논리합하여 슬립신호(②)를 제어하는 출력신호(④)가 출력된다.

그 다음 상기 슬립신호 선단 동기 제어부(20)의 논리곱 게이트(12)를 통해 출력되는 출력신호(④)와 클럭신호(①)를 상기 슬립신호 선단 동기 제어부(20)의 논리합 게이트(14)로 입력하면, 두 신호가 로우레벨일 때만 로우레벨이 되도록 논리합하여 클럭신호(①)가 상승에지일 때 클럭신호를 정지시키고, 슬립신호를 인가하는 슬립신호의 선단을 결정하는 신호(⑤)는 클럭신호(①)에 동기되어 출력된다.

그리고, 상기 슬립신호 제어부(10)를 통해 출력되는 출력신호(③)와 상기 슬립신호 선단 동기 제어부(20)를 통해 출력되는 출력신호(⑤)를 슬립신호 후단 동기 제어부(30)로 입력하여 두 신호가 로우레벨일 때만 로우레벨이 되도록 하여 슬립신호 후단을 결정하는 신호는 클럭신호(①)의 하강에지에 동기하여 슬립신호를 정지시키고, 클럭신호를 다시 발생한다.

도 2를 참조하면, 종래 기술은 클럭신호(①)를 제어하는 슬립신호가 비동기적으로 인가되면 디바이스 회로를 슬립 모드로 바꾸거나, 슬립 모드에서 정상 상태로 바꿀 때 타이밍도의 a와 b에서 같이 펄스 파형이 클럭신호(①)에 동기를 맞추지 못하고 소정 시간 글리치(glitch)가 발생된다.

그러나, 본 발명에서는 디바이스 회로를 슬립 모드로 전환되거나 혹은 다시 슬립모드에서 정상상태로 복귀시킬 때 슬립신호(②)를 클럭신호(①)에 동기하도록 슬립신호 선단 동기 제어부(20)와 슬립신호 후단 동기 제어부(30)를 통해 제어되므로 비동기 슬립신호에 의해 발생되는 글리치(glitch)를 없앤다.

본 발명에서는 클럭신호에 동기를 맞추어 동작되는 디바이스 회로를 슬립 모드로 전환하거나 슬립 모드상태에서 정상상태로 바꿀 때 클럭신호에 동기하는 슬립신호 를 인가하므로 디바이스 회로를 안정화시킬 수 있어 디바이스 회로에 저장된 정보 손실을 방지 할 수 있는 효과가 있다.

Claims

클럭신호를 제어하여 디바이스 회로가 정지되거나 정상 동작 되도록 하는 슬립 모드를 가지는 장치에 있어서, 비동기 슬립신호와 상기 비동기 슬립신호가 지연되는 슬립신호에 응답하여 클럭신호를 제어시키는 출력신호가 출력되고, 클럭신호와 상기 클럭신호를 제어시키는 출력신호에 응답하여 슬립신호의 선단을 결정하는 신호가 클럭신호에 동기되어 출력되는 슬립신호 선단 동기 제어부와, 상기 슬립신호 선단 동기 제어부를 통해 출력되는 출력신호에 응답하여 비동기 슬립신호를 소정 시간 지연하였다가 슬립신호의 선단이 클럭신호에 동기되는 슬립신호가 출력되는 슬립신호 지연부와, 상기 슬립신호 선단 동기 제어부를 통해 출력되는 출력신호와 상기 슬립신호 지연부를 통해 출력되는 출력신호에 응답하여 슬립신호의 후단을 결정하는 신호가 클럭신호에 동기되어 출력신호를 출력하는 슬립신호 후단 동기 제어부로 구비되는 것을 특징으로 하는 클럭 동기식 슬립 모드 제어회로.
제1항에 있어서, 상기 슬립신호 선단 동기 제어부는 상기 슬립신호 지연부를 통해 슬립신호가 지연되어 슬립신호의 선단이 클럭신호에 동기되는 출력신호와 상기 슬립신호가 입력되면 두 신호를 논리곱하여 클럭신호가 제어되는 출력신호를 출력한 다음, 상기 클럭신호를 제어하는 출력신호와 상기 클럭신호를 입력받아 두 신호를 논리합하여 클럭신호를 제어시키고, 슬립신호로 바꾸어 주는 것을 특징으로 하는 클럭 동기식 슬립 모드 제어회로.
제1항에 있어서, 상기 슬립신호 후단 동기 제어부는 상기 슬립신호 지연부를 통해 출력되는 출력신호와 상기 슬립신호 선단 동기 제어부를 통해 출력되는 출력신호가 입력되면 두 신호를 논리합하여 슬립신호의 후단이 클럭신호에 동기되도록 제어하는 것을 특징으로 하는 클럭 동기식 슬립 모드 제어회로.