JP2583441B2 - クロック制御装置とクロック切替装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、クロック制御装置およびクロック切替装置
に係り、特に多重化に好適なクロック制御装置およびク
ロック切替装置に関するものである。

（従来の技術） 従来のクロック切替装置は、特開昭60−66517号公報
に記載されるように複数のクロック発生装置から出力さ
れるクロック信号を、一つの共通した制御回路によって
適宜切替え、パルス幅異常やグリッチを発生させないよ
うにしていた。

（発明が解決しようとする課題） 上記した従来技術のクロック切替装置は、次のような
問題点を有していた。

（１）クロック発生装置からクロックラインへのクロッ
ク出力の開始および停止タイミングが、他のクロック発
生装置からのクロック信号と同期していたため、複数の
クロック発生装置のうちの１つが故障した場合でも、ク
ロック切替装置全体が動作しなくなってしまう。

（２）多数のクロック発生装置を接続しようとすると、
クロック切替装置が複雑化してしまう。

（３）一般の制御装置では、多重化がほどこされたクロ
ック切替装置の後段に接続された回路でもクロック信号
を必要とするため、制御を継続するためにはクロック信
号を出力し続ける必要がある。

ところが、従来技術ではクロック発生装置が故障した
場合、その他のクロック発生装置によって故障したクロ
ック発生装置の動作を補い、後段に接続された装置の動
作を継続した状態で該故障したクロック発生装置を交換
できるような、いわゆる挿抜の可能な多重化については
考慮されていなかった。

本発明の目的は、以上に述べた問題点を解決し、後段
に接続された装置の動作を継続した状態で故障したクロ
ック発生装置を交換できるような、いわゆる挿抜の可能
な多重化を可能としたクロック制御装置およびクロック
切替装置を提供することにある。

（課題を解決するための手段） 前記の問題点を解決するために、本発明は、クロック
制御信号とクロック信号とによって出力信号を制御する
第１の制御手段と、第１の制御手段からの出力信号とク
ロック信号とによって出力信号を制御する第２の制御手
段と、前記第２の制御手段からの出力信号と前記クロッ
ク信号とが入力される第１のNORゲート手段と、前記第
１のNORゲート手段からの出力信号が“H"レベルの場合
は出力はハイ・インピーダンス状態とする第１のNANDゲ
ート手段と、前記第１のNANDゲート手段の出力ラインを
プルアップするための手段とを具備した点に特徴があ
る。

さらに、入力端子が共に“H"レベルであると“L"レベ
ルを出力し、それ以外では出力をハイ・インピーダンス
状態とする第２のNANDゲート手段と、一方の入力端子に
は第１の入力信号が入力され、他方の入力端子には第２
の入力信号が入力される第２のNORゲート手段と、入力
が“L"レベルであると出力をハイ・インピーダンス状態
とするNOTゲート手段とを具備した点に特徴がある。

さらに、前記したクロック制御装置を並列的に複数個
接続し、それぞれのクロック制御信号は、同時に複数が
他方の値にはならないようにした点に特徴がある。

（作用） 上記した構成によれば、クロック信号のクロックライ
ンへの出力がクロック制御信号によって許可されると、
所定のタイミングを経た後にクロック信号がクロックラ
インへ出力され、クロック信号の出力が禁止されると、
クロック信号が“H"レベルに移行した直後にクロックラ
インがハイ・インピーダンス状態となる。

したがって、本発明のクロック制御装置を並列的に接
続してクロック切替装置を構成すれば、簡単な回路構成
によってチャタリングや狭幅パルスの発生を防止するこ
とができるようになる。

さらに、それぞれのクロック制御装置が独立して動作
するため、あるクロック制御装置が故障しても、その他
のクロック制御装置に正常に動作することができる。

さらに、クロック制御装置を並列的に接続して２重化
されたクロック切替装置を構成すれば、一方のクロック
制御装置が動作させたままで他方のクロック制御装置を
取り外すことができるようになる。

（実施例） 以下に、図面を参照して本発明を詳細に説明する。第
１図は本発明の一実施例のクロック制御装置のブロック
図であり、第２図は第１図のタイミングチャートであ
る。

同図において、クロック制御信号発生装置１は、フリ
ップフロップ３−１のデータ端子Ｄに接続されると共に
インバータ７−１に接続されている。該インバータ７−
１はフリップフロップ３−１のセット端子Ｓに接続され
ている。

クロック発生装置11は、NORゲート５−１、フリップ
フロップ３−１のクロック端子Ｔおよびフリップフロッ
プ４−１のクロック端子Ｔに接続されている。

フリップフロップ３−１のリセット端子Ｒ、フリップ
フロップ４−１のセット端子Ｓおよびリセット端子Ｒは
電源電圧Vccに接続されている。

フリップフロップ３−１のＱ出力端子はフリップフロ
ップ４−１のデータ端子Ｄに接続されており、フリップ
フロップ４−１のＱ出力端子はNORゲート５−１に接続
されている。

NANDゲート12−１はオープンコレクタ型であり、一方
の入力端子は電源電圧Vccに接続されており、もう一方
の入力端子にはNORゲート５−１の出力端子が接続され
ている。

NANDゲート12−１の出力端子はクロックライン19に出
力されており、該クロックラインはプルアップ抵抗２に
よって電源電圧Vccにプルアップされている。

このような構成を有するクロック制御装置において、
クロック制御信号発生装置１からのクロック切替信号S1
が“H"レベルになると、フリップフロップ３−１のリセ
ット端子Ｓが“H"レベル、リセット端子Ｒが“L"レベル
となるので、フリップフロップ３−１のＱ出力信号S3
は、その他の端子のレベルにかかわらず直ちに“H"レベ
ルに移行する。

このとき、フリップフロップ４−１では、セット端子
Ｓおよびリセット端子Ｒが共に“L"レベルであり、デー
タ端子Ｄに入力される信号S3が“H"レベルとなるため、
Ｑ出力信号S4は、次にクロック端子Ｔに入力されるクロ
ック信号S2の立上りによって“H"レベルに移行する。

NORゲート５−１では、Ｑ出力信号S4が“H"レベルで
あるため、クロック信号S2のレベルにかかわらず、“L"
レベルをNANDゲート12−１に出力する。

NANDゲート12−１の出力は、前記クロック信号S5が
“L"レべルであるためにハイ・インピーダンス状態とな
る。

このとき、クロックライン19上での信号S7はプルアッ
プ抵抗２によって電源電圧Vccにプルアップされ“H"レ
ベルとなる。

つづいて、クロック制御信号発生装置１からのクロッ
ク制御信号S1が“L"レベルになると、フリップフロップ
３−１のセット端子Ｓ、データ端子Ｄが“L"レベルとな
り、さらに、リセット端子Ｒも“L"レベルに固定されて
いるので、フリップフロップ３−１のＱ出力信号S3はク
ロック信号S2の立上がりによって“L"レベルに移行す
る。

フリップフロップ４−１のＱ出力信号S4は、セット端
子Ｓおよびリセット端子Ｒが共に“L"レベルであり、デ
ータ端子Ｄに入力される信号S3が“L"レベルであるた
め、上記したフリップフロップ３−１同様、クロック信
号S2の立上がりによって“L"レベルに移行する。

NORゲート５−１では、Ｑ出力信号S4が“L"レベルで
あるため、クロック信号S2をそのままクロック信号S5と
してNANDゲート12−１に出力する。

NANDゲート12−１はオープンコレクタであるため、前
記クロック信号S5が“H"レベルのときは“L"レベルの信
号を出力し、“L"レベルのときは出力をハイ・インピー
ダンス状態とする。

一方、クロックライン19はプルアップ抵抗２によって
電源電圧Vccにプルアップされているので、該クロック
ラインでの信号S7は、NANDゲート12−１からの出力信号
が“L"レベルであれば“L"レベルとなるが、ハイ・イン
ピーダンス状態であれば“H"レベルとなる。

第３図は、本発明のクロック制御装置をクロック切替
装置に適用した実施例のブロック図であり、第４図は第
３図のタイミングチャートである。同図において、第１
図または第２図と同一の符号は同一または同等部分を表
している。

クロック制御装置13,23は、それぞれクロックライン1
9が共通であり、クロック制御信号発生装置１の出力
は、フリップフロップ３−１のデータ端子Ｄおよびイン
バータ７−１に接続されている。

さらに該制御信号発生装置１の出力は、インバータ７
−３に接続され、さらに該インバータ７−３はフリップ
フロップ３−２のデータ端子Ｄおよびインバータ７−２
に接続されている。

なお、クロック制御装置13,23の構成は全く同じであ
る。

このような構成を有する本実施例では、クロック制御
信号発生装置１から出力されるクロック切替信号S1が
“L"レベルになると、前記同様クロック制御装置13にお
いてはフリップフロップ３−１のＱ出力信号S3が“L"レ
ベルになり、フリップフロップ４−１のＱ出力信号S4も
“L"レベルとなる。

一方、クロック制御装置23においては、フリップフロ
ップ３−２のＱ出力信号S9が“H"レベルになり、フリッ
プフロップ４−２のＱ出力信号S10も“H"レベルとな
る。

また、クロック切替信号S1が“H"レベルであると、上
記とは逆にフリップフロップ４−１のＱ出力信号S4が
“H"レベル、フリップフロップ４−２のＱ出力信号S10
が“L"レベルとなる。

すなわち、クロック切替信号S1が“L"レベルである
と、クロック制御装置13が選択されてNORゲート５−１
からはクロック出力装置11から出力されるクロック信号
S2が出力され、NANDゲート12−１からもクロック信号S2
が出力される。

一方、クロック制御装置23ではNORゲート５−２の出
力が“L"レベルとなるので、NANDゲート12−２の出力端
子はハイ・インピーダンス状態となる。

したがって、クロックライン19にはクロック信号S2が
出力クロック信号S12として出力される。

また、クロック切替信号S1が“H"レベルであると、上
記とは逆にクロック制御装置23が選択されて、クロック
ライン19にはクロック出力装置21から出力されるクロッ
ク信号S8が出力クロック信号S12として出力される。

このように、本実施例では一方のクロック制御装置が
選択されてクロック信号を出力すると、他方のクロック
制御装置の出力はハイ・インピーダンス状態になるの
で、同一のクロック制御装置を並列的に接続するだけ
で、簡単にクロック切替装置を構成することができる。

さらに、このクロック制御装置はクロック切替信号が
“L"レベルになってクロック信号のクロックラインへの
出力が許可されると、所定のタイミングを経た後にクロ
ック信号を出力し、クロック切替信号が“H"レベルにな
ってクロック信号の出力が禁止されると、クロック信号
が“H"レベルに移行した直後に出力をハイ・インピーダ
ンス状態とするので、チャタリングや狭幅パルスを発生
させない。

上記した実施例においはクロック信号が２種類であっ
たが、クロック制御装置をさらに追加して並列的に接続
し、さらに、それぞれのインバータ７−Ｎの出力が同時
には“L"レベルにならないように設定すれば、多数のク
ロック信号を切替えることのできるクロック切替装置を
容易に構成することができる。

第５図は、本発明のその他の実施例のクロック制御装
置のブロック図であり、第１図または第３図と同一の符
号は同一または同等部分を表している。

同図において、NORゲート18−１は、フリップフロッ
プ３−１のデータ端子Ｄおよびインバータ７−１に接続
され、該インバータ７−１はフリップフロップ３−１の
セット端子Ｓに接続されている。

このNORゲート18−１は、後述するように本実施例の
クロック制御装置を組合わせてクロック切替装置を構成
した場合に、他方のクロック制御装置が故障等により取
り外された場合に“L"レベルを出力して、本装置を自動
的に動作させるように作用する。

オープンコレクタNANDゲート16−１は、上記同様クロ
ック切替装置を構成した場合に、本装置が動作中には
“L"レベルを出力し、他方のクロック制御装置の動作を
禁止するように作用する。

オープンコレクタNOTゲート17−１は、上記同様クロ
ック切替装置を構成した場合に、本装置が正常に動作す
ることが可能な場合に“L"レベルを出力する。すなわ
ち、該オープンコレクタNOTゲート17−１は、他方のク
ロック制御装置本装置のNORゲート18−２（第６図）に
接続されているので、本クロック切替装置が故障等によ
って取り外されると、他方のクロック制御装置のNORゲ
ート18−２の入力端子がハイ・インピーダンス状態とな
り、他方のクロック制御装置が自動的に動作を開始す
る。

第６図は、第５図に示したクロック制御装置を、所定
の機能を実行する主要回路が設けられたアッセンブリ基
板（以下、CPU）の内部に組込んだ実施例のブロック図
であり、第１図または第５図と同一の符号は同一または
同等部分を表している。

同図において、制御回路31−1,31−２は、それぞれCP
U15,25の主要回路部を示しており、同一の回路構成とな
っている。

CPU15のオープンコレクタNANDゲート16−１は、CPU25
のNORゲート18−２に接続されており、CPU25のオープン
コレクタNOTゲート17−２は、CPU15のNORゲート18−１
に接続されている。

本実施例では、CPU15とCPU25とによって多重化（２重
化）が達成されている。

制御回路31−1,31−２から出力される２値信号S14,S1
5は、それぞれ制御回路31−１および31−２が動作状態
である場合には“H"レベルとなり、停止状態である場合
には“L"レベルとなる状態信号であり、かつ同時に“H"
レベルとはならない。

以下に、本実施例の動作を具体的に説明する。

同図において、制御回路31−１が作動している場合、
状態信号S14は“H"レベルとなり、S15は“L"レベルとな
る。

状態信号S14が“H"レベルになると、NANDゲート16−
１の出力信号は“L"レベルとなり、CPU25のNORゲート18
−２の出力信号S13は“H"レベルとなるので、前記した
ようにCPU25のNANDゲート12−２の出力はハイ・インピ
ーダンス状態となる。

一方、CPU25のNOT回路17−２の出力レベルは“L"レベ
ルであるため、CPU15のNORゲート18−１の出力信号S9は
“L"レベルとなる。

したがって、CPU15のNANDゲート12−１からはクロッ
ク発生装置11からのクロック信号がクロックライン上に
そのまま出力される。

同様に、制御回路31−２が作動している場合は状態信
号S15が“L"レベルとなり、制御回路31−１の状態信号S
14は“H"レベルとなるので、クロックライン上にはクロ
ック発生装置21からのクロック信号S8がそのまま出力さ
れる。

つづいて、制御回路31−１および31−２が共に停止状
態である場合の動作について説明する。

この場合は、状態信号S14およびS15は共に“L"レベル
になるので、CPU15のNANDゲート16−１の出力はハイ・
インピーダンス状態となる。

このNANDゲート16−１の出力信号は、CPU25において
プルアップされているので、NORゲート18−２の出力信
号S13は“L"レベルとなる。

したがって、CPU25のNANDゲート12−２からは、クロ
ック発生装置21からのクロック信号S8がそのまま出力さ
れる。

このように、本実施例においては制御回路31−１およ
び31−２が共に停止状態である場合でも、クロックライ
ン上にクロック信号を出力することができるので、後段
に接続された回路を動作状態に保つことができる。

つづいて、CPU25が故障等により取除かれた場合の動
作について説明する。

CPU25が取除かれるとバスライン50がハイ・インピー
ダンス状態となるので、この信号はCPU15においてプル
アップされ、NORゲート18−１の出力信号S9は“L"レベ
ルとなる。

したがって、CPU15のNANDゲート12−１からはクロッ
ク発生装置11からのクロック信号S2がそのままクロック
ライン上に出力される。

同様に、CPU15を取除いた場合はクロック発生装置21
からのクロック信号S8がそのままクロックライン上に出
力される。

このように、本実施例によればクロックライン上にク
ロック信号を出力した状態のままでCPUの挿抜が可能と
なるので、CPUの後段に接続された回路を停止させるこ
となくCPUの挿抜が可能な多重化を達成することができ
る。

第７図は、第６図に示したCPU15,25を、バスライン45
を介して互いに接続し、該バスライン45に接続された各
種I/O41〜44にクロック信号を出力する実施例のブロッ
ク図である。

同図において、第１図ないし第６図と同一の符号は同
一または同等部分を表している。

本実施例の動作は、前記第６図に示した実施例の説明
から容易に想像がつくであろう。

本実施例においても、各種I/O41〜44にクロック信号
を出力したままでCPUの挿抜が可能となり、電力制御あ
るいは連続計測のように、制御の連続性が要求される技
術分野においては有効である。

（発明の効果） 上記したように、本発明によれば、クロック信号のク
ロックラインへの出力が許可されると、所定のタイミン
グを経た後にクロック信号がクロックラインへ出力さ
れ、クロック信号の出力が禁止されると、クロック信号
が“H"レベルに移行した直後にクロックラインがハイ・
インピーダンス状態となる。

したがって、本発明のクロック制御装置を並列的に接
続したクロック切替装置を構成すれば、チャタリングや
狭幅パルスの発生を防止でき、デジタル回路のセットア
ップ時間不足による誤動作を防止することができる。

さらに、同一の回路構成を有するクロック制御装置を
並列的に接続するだけでクロック切替装置を構成するこ
とができるので、多数のクロック信号を切替えられるよ
うにする場合でも回路構成を簡単にできる。

さらに、それぞれのクロック制御装置を独立して動作
するため、あるいはクロック制御装置が故障しても、そ
の他のクロック制御装置は正常に動作することができ
る。

さらに、本発明のクロック制御装置を並列的に接続し
て２重化されたクロック切替装置を構成すれば、一方の
クロック制御装置を動作させたままで他方のクロック制
御装置を取り外すことができようになる。

したがって、一方のクロック制御装置が故障した場合
でも、後段に接続された装置の連続制御を損なうこと無
く、すなわち、活線状態で故障したクロック制御装置の
挿抜を可能にできる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 第２図は第１図に示した実施例のタイミングチャートで
ある。 第３図は本発明を適用したクロック切替装置のブロック
図である。 第４図は第３図に示した実施例のタイミングチャートで
ある。 第５図は本発明のその他の実施例のブロック図である。 第６図は本発明を適用したクロック多重化装置の一実施
例のブロック図である。 第７図は本発明を適用したクロック多重化装置のその他
の実施例のブロック図である。 １……クロック制御信号発生装置、２……プルアップ抵
抗、３−１〜2,4−１〜２……フリップフロップ、５−
１〜2,18−１〜２……NORゲート、７−１〜３……イン
バータ、11……クロック発生装置、12−１〜2,16−１〜
２……NANDゲート、17−１〜２……NOTゲート、19……
クロックライン

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】クロック信号とクロック制御信号とが入力
   され、該クロック制御信号が一方の値になると直ちに該
   一方の値を出力し、クロック制御信号が他方の値になる
   と、次にクロック信号が他方の値から一方の値に変化し
   たときから該他方の値を出力する第１の制御手段と、 クロック信号と第１の制御手段の出力信号とが入力さ
   れ、該第１の制御手段からの出力信号が一方の値である
   と、次のクロック信号が他方の値から一方の値に変化し
   たときから該一方の値を出力し、前記第１の制御手段か
   らの出力信号が他方の値であると、次にクロック信号が
   他方の値から一方の値に変化したときから該他方の値を
   出力する第２の制御手段と、 前記第２の制御手段からの出力信号と前記クロック信号
   とが入力される第１のNORゲート手段と、 前記第１のNORゲート手段からの出力信号が“L"レベル
   であると“L"レベルを出力し、“H"レベルの場合は出力
   をハイ・インピーダンス状態とする第１のNANDゲート手
   段と、 前記第１のNANDゲート手段と出力ラインをプルアップす
   るための手段とを具備したことを特徴とするクロック制
   御装置。
2. 【請求項２】特許請求の範囲第１項記載のクロック制御
   装置と、 一方の入力端子には第１の入力信号入力され、他方の入
   力端子は固定電位に接続されたゲート手段であって、入
   力端子が共に“H"レベルであると“L"レベルを出力し、
   それ以外では出力をハイ・インピーダンス状態とする第
   ２のNANDゲート手段と、 一方の入力端子には第１の入力信号が入力され、他方の
   入力端子には第２の入力信号が入力される第２のNORゲ
   ート手段と、 入力が“H"レベルであると“L"レベルを出力し、入力が
   “L"レベルであると出力をハイ・インピーダンス状態と
   するNOTゲート手段とを具備したことを特徴とするクロ
   ック制御装置。
3. 【請求項３】特許請求の範囲第１項記載のクロック制御
   装置を複数個有し、それぞれの第１のNANDゲート手段の
   出力ラインは互いに接続され、それぞれのクロック制御
   装置からのクロック制御信号の複数が同時に他方の値に
   はならないように制御するクロック選択手段を具備した
   ことを特徴とするクロック切替装置。
4. 【請求項４】特許請求の範囲第２項記載のクロック制御
   装置を２個有し、それぞれの第１のNANDゲート手段の出
   力ラインは互いに接続され、一方のクロック制御装置の
   第２のNANDゲート手段の出力信号は他方のクロック制御
   装置の第２の入力信号となり、他方のクロック制御装置
   のNOTゲート手段の出力信号は一方のクロック制御装置
   の第２の入力信号となることを特徴とするクロック切替
   装置。