JP2737686B2 - 不揮発性メモリにおけるデータ・ローディング・ノイズ抑制の方法及び回路 - Google Patents

不揮発性メモリにおけるデータ・ローディング・ノイズ抑制の方法及び回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリにおけ
るデータ・ローディング・ノイズを抑制するための方法
及び回路に関するものである。
【０００２】
【従来の技術】周知の通り、融通性、低消費、ノイズ抵
抗（ｉｍｍｕｎｉｔｙ）を特徴とするメモリの需要が高
まっているが、このような特性を同時に達成することは
非常に困難である。一方を達成しようとすると、他方を
犠牲にしなければならないからである。従って、技術的
生産面での効果と、すべての用途に適した全面的な解決
を果すことは不可能であるということに留意すると、ト
レードオフは避けられない。
【０００３】例えば、タイマーは、消費の低減には有用
であるが、いつも融通性がないため、静的アーキテクチ
ュアによってまかなう方が好都合な幾つかの不可欠な技
術的変更にはうまく対応できない。
【０００４】さらに、時限アーキテクチュアの場合、あ
る種のノイズ、浪費、速度の問題解決にはなるが、ライ
ンが定常状態に至るまで時間をかけてよい状況に限られ
ている。
【０００５】こうした要因と、その他数多くの要因（遅
い位置指定、コンポーネント特性シフト、局所的な均一
ではない動き等）に留意して、メモリの特性に従ってロ
ード・パルスの持続時間を調整するタイマーが提案され
ており、これらは、特開平８−４５２８９号に説明され
ている。このアーキテクチュアは時限方式（低消費、低
速）の利点を活用するものであるが、同時に低速装置、
又は非定型的なパラメータを持つ装置を回復したり、正
しい定常レベルに到達するのが遅いラインを頻繁にリセ
ットするのに用いられる。
【０００６】他方、データを出力回路にロードするとき
のノイズを大きく低減するためには、持続時間ができる
だけ短いロード・パルスを発生させる必要がある。例え
ば、通常は、出力回路を内部メモリ回路に対し切断した
状態にし、実際にデータをロードするときに、極く短時
間の接続に限定している（特開平８−４５２８９号）。
しかし、上記のノイズ特性は、ロード・パルスが非常に
短いことに専ら依存しており、ロード・パルスの持続時
間が速度の遅い装置や状況を回復するために延長される
と、上記ノイズ特性は失われたり、少くともかなり弱く
なる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、一方
では、良好なノイズ特性を達成し、他方では、本質的に
遅いかまたは、少なくとも特定の動作状態においては遅
い装置を使用できるタイマーを提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、不揮発
性メモリにおけるデータ・ローディング・ノイズを抑制
する方法と回路が提供されることになり、これについて
は、それぞれ請求項１と５に請求されている通りであ
る。
【０００９】実際には、本発明によれば、ロード・パル
スの持続時間は、メモリの必要に応じて変調され、出力
バッファとアドレスバッファの出力はロード・パルスに
よってある時間イネーブルとなるパルスにより短時間の
間凍結される。その結果、大半の出力回路とアドレス
は、バッファに格納されているデータを変えることなく
切り替わり、次いで、遅い位置指定や状況と関係のある
データ（極くわずかな要素しか切り替えないときは、目
立ったノイズは発生しない）が送信され、収集される。
【００１０】
【実施例】図１のＮｏ．１は、概略が示されている不揮
発性の、ブラッシュ型メモリ１００のタイミング回路形
成部分であり、その中の回路１によって計時されている
ほんの一部を示している。より具体的に言えば、メモリ
１００のうち図１が示している内容は、外部アドレス・
バス１０１、アドレス増幅装置１０２、内部アドレス・
バス１０３、メモリ・セル・アレイ１０４、増幅装置１
０５、データ増幅装置１０６、データ・バス１０７、ラ
ッチ型出力装置１０８である。
【００１１】アドレス増幅装置１０２は、多数のバッフ
ァから成っており、外部アドレス・バス１０１と入力接
続されており、内部アドレス・バス１０３と出力接続さ
れている。装置１０２はアドレス・フィードバック・バ
ス１０９によってフィードバック制御されている。１０
９は多数のラインから成っており、ラインに沿って単一
の制御信号によって制御されるスイッチが設けられてい
るが、その中の１つだけがＮチャネルトランジスタ１１
０の形で図示されており、そのゲート端子は信号Ｎを与
えるライン１１１に接続されている。ライン１０９によ
るフィードバックにより、装置１０２のバッファに格納
されているデータは、ノイズがある場合、出力バス１０
３又はバス１０１ではスイッチングされず、以前の値に
“凍結”されたままとなる。内部アドレス・バス１０３
はアドレス解読セクション１１２に接続されている。
【００１２】アレイ１０４と増幅器１０５はバス１１５
によって接続されている。装置１０５（多数のセンス増
幅器から成っている）とデータ増幅器１０６はバス１１
６によって接続されている。増幅装置１０６（多数のバ
ッファから成る）はデータ・フィードバック・バス１１
７によってフィードバック制御されている。１１７は多
数のラインから成っており、ラインに沿って単一の制御
信号によって制御されるスイッチが設けられているが、
その中の１つの１１８だけが図示されており、制御入力
はライン１１１に接続されている。ライン１０９の場合
のように、フィードバック・ライン１１７は、スイッチ
１１８が閉じられている限り、装置１０６の出力バッフ
ァに格納されているデータをブロックする。この場合、
出力装置１０８の切替えによってデータ・バス１０７に
発生するノイズとは関係がない。その理由は、装置１０
６のバッファ出力が装置１０５のセンス増幅器出力に関
して非常に大きなインピーダンスを示すからである。
【００１３】データ・バス１０７も多数のラインから成
っており、単独の信号によって制御される多数のスイッ
チが設けられているが、その中の１つである１２０だけ
が図示されている。スイッチ１２０の制御端子は、デー
タをロードするのに要する時間を除き、データ・バス１
０７を正常に中断するため、ロード信号Ｌを与えるライ
ン１２２に接続されている。
【００１４】出力装置１０８は多数の出力回路から成っ
ており、各回路は２つの入力１２３，１２４を設けてい
る。入力１２３はデータ・バス１０７の関連ラインに接
続されており、入力１２４は共通起動信号ＯＥを与える
起動ラインに接続されている。各出力回路の場合、出力
装置１０８も２つの出力１２５，１２６を設けており、
２つのトランジスタ１２７，１２８の関連ゲート端子に
接続されている。Ｐチャネル・トランジスタ１２７の場
合、ソース端子は電源（ＶＤＤ）に、ドレイン端子は出
力ノード１２９に接続されている。Ｎチャネル・トラン
ジスタ１２８のドレイン端子もノード１２９に接続され
ており、ソース端子は接地されている。
【００１５】回路１は、入力３がライン１２２に接続さ
れているシングルショット（単安定素子）回路を有す
る。シングルショット回路２は信号Ｌのトレーリング・
エッジによって起動されるが、出力側でパルス信号ＥＮ
Ｄを発生させる。ＥＮＤは、実質的には非対称遅延フリ
ップ・フロップによって形成されている同期用非対称遅
延ブロック４のリセット入力Ｒに送られる。ブロック４
は、メモリ１００の他のセクションが発生し、データ・
リード・フェーズを起動する同期信号ＳＹＮＣと共に与
えられる第２のセット入力Ｓを設けている。
【００１６】ブロック４はリセット要求に迅速に応答す
るが、起動要求には事前に決められた遅延に従って応答
する。その目的のために、ＳＹＮＣパルスのリーディン
グ・エッジを受信すると、直ぐにリセット状態に切り替
わり、同じパルスのトレーリング・エッジを受信したと
きに、一連の遅延要素を制御する。一連の遅延要素によ
って決定された遅延の終りに、ブロック４の出力は
“高”に切り替わり、信号Ｒを受信したとき、またはリ
セット信号Ｒを受信する前に第２のＳＹＮＣパルスを受
信すると、“低”にリセットされる。
【００１７】ブロック４の出力（データシミュレート信
号ＳＰを与える）はノード５に接続されており、制御ス
イッチ６を介して、出力類似回路８の１つの入力７に接
続されている。回路８の場合、第２の入力９がインバー
タ１１を介してノード５に接続されており、インバータ
１１の出力は信号ＳＳを与えるノード１０を定義してい
る。出力類似回路８は、全く同じ伝搬遅延を再生するた
めに、装置１０８を構成する出力回路と同じ構造をして
おり、装置１０８の出力回路のように、２つの出力を設
けている。この出力はＮＡＮＤゲート１５と関連トラン
ジスタ１６，１７に接続されている。Ｐチャンネル・ト
ランジスタ１６の場合、短絡されたドレインとソース端
子は電源ラインＶＤＤに接続されているが、トランジス
タ１７の場合、短絡され、接地されたドレイン及びソー
ス端子はトランジスタ１２７，１２８と同じ形状をして
おり、そのキャパシタンスをシミュレートしている。
【００１８】ＮＡＮＤゲート１５の出力（信号ＥＰを与
える）は、ＡＮＤゲート１８の１つの入力とパルス持続
時間変調ブロック２０の１つの入力１９に接続されてい
る。ＡＮＤ回路１８は、ノード５に接続されている第２
の入力と、信号Ｎが与えられるライン１１１に接続され
ている出力とを設けている。ブロック２０はノード１０
に接続されている第２の入力２１を設けている。入力２
２〜２５は信号ＳＢ，ＶＩＮ，ＳＣ，ＣＮＴと共に与え
られる。
【００１９】上記で引用した特開平８−４５２８９号に
詳しく説明されている通り、ブロック２０は、信号Ｓ
Ｂ，ＳＣ，ＣＮＴの論理値及び供給電圧と関係がある電
圧ＶＩＮの値を基に、ライン１２２に接続されている出
力２９側で信号Ｌを発生する。信号Ｌは信号Ｎのリーデ
ィング・エッジと完全に同期しているリーディング・エ
ッジを設けており、持続時間は回路の状態によって決ま
る。より具体的に言えば、ロード・パルスの延長が不可
であり（ＣＮＴが“低”である）、電圧ＶＩＮが定格値
であり、回路が低電力動作モード（待機、信号ＳＢが
“低”である）でなく、かつ、静的動作モードが要求さ
れていないならば（ＳＣが“低”である）、信号Ｌのト
レーリング・エッジが信号Ｎと同時に生じる。逆に、ロ
ード・パルスの延長が可（ＣＮＴが“高”である）であ
るか、臨界動作モードの終りであれば、図２を参照して
以下に述べるように、信号Ｌのトレーリング・エッジは
Ｎに関して遅延する。他方、静的動作モードが要求され
るか（ＳＣが“高”である）、回路が待機モードにある
か（ＳＢが“高”である）、又は電圧ＶＩＮが事前に決
められたしきい値以下であるならば、信号Ｌは、システ
ムが上記の状態にある限り、“高”のままであるが、関
連信号ＳＣ，ＳＢ、またはＶＩＮのリターンが受入れ可
能なしきい値レベルに切り替えられた場合、遅延して
“低”に戻る。
【００２０】図２を参照して回路動作をここで説明す
る。最初は、パルス持続時間の延長が不可の場合である
（ＣＮＴが“低”である）ことを想定する。アイドル状
態のときは、信号ＳＹＮＣ，ＳＰ，Ｎ，Ｌ，ＥＮＤは
“低”であり、信号ＳＳ，ＥＰは“高”である。瞬間ｔ
０でメモリ１００はＳＹＮＣ信号を与え、ブロック４
（及びアレイ１００の事前充電と評価の時間）によって
決められた遅延を行い、信号ＳＰが切り替わる（瞬間ｔ
１）。その結果、ＡＮＤ回路１８が切り替わり、その出
力信号Ｎは“高”に、信号ＳＳは“低”に、ロード信号
Ｌは“高”に切り替わり、スイッチ６，１１０，１１
８，１２０は“閉”となる。スイッチ６が“閉”となる
と、データシミュレーション信号ＳＰが出力類似回路８
の入力７に送出され、またスイッチ１１８を“閉”とし
て、装置１０６の出力バッファの望ましくないスイッチ
ングが凍結されて実施されなくなる。同時に、装置１０
６の出力バッファ内で凍結されているデータの出力回路
（装置１０８）への送信が始まる。従って、１０８は切
り替わる。すでに述べたように、この段階では、出力バ
ッファはスイッチングが行われないため、スイッチング
（出力回路の容量性要素の充電と放電による高電流と関
連があり、増幅器１０５における電圧レベルを変えるこ
ともある）によって発生するノイズがデータに損傷を与
えることはない。同様に、装置１０２で増幅されたアド
レスも凍結され、読取り中にアドレス指定されたメモリ
位置のスイッチングは行われない。
【００２１】信号ＳＰは、同じように、出力回路１０８
のデータと同時に出力類似回路８に伝搬し、伝搬の終り
に、出力類似回路８の出力が“高”に切り替わり、ＮＡ
ＮＤ回路１５（瞬間ｔ２）を切り替え、信号ＥＰが
“低”に切り替わり、ＡＮＤ回路１８を切り替え、信号
Ｎが“低”に戻り、スイッチ６，１１０，１１８を
“開”にする。信号ＥＰの切替えはブロック２０によっ
て検出される。パルス持続時間延長機能が作動していな
いため、ロード信号Ｌが“低”に切り替わり、スイッチ
１２０が“開”となり、データ・ローディング段階が終
了する。従って、データ・ローディング段階は、出力回
路１０８におけるデータの伝搬に必要な時間だけ、正確
に続く。出力回路１０８は、格納データが変更されず
に、記憶された状態のままであり、ノイズによって影響
を受けることはない。
【００２２】信号Ｌのトレーリング・エッジを受信する
と、シングル・ショット回路２はブロック４をリセット
するため、出力側でパルス（ＥＮＤ信号）を発生させ
る。所定の遅延により、瞬間ｔ３において信号ＳＰが
“低”に戻るため、信号ＳＳが“高”に切り替わり、出
力類似回路８がリセットされる。所定の遅延後に、回路
８の出力が“低”に切り替わり、回路１５が切り替えら
れるため、信号ＥＰは“高”に切り替って初期状態を復
元する（瞬間ｔ４）。
【００２３】他方、初期状態が復元される（瞬間ｔ４）
前に、ＳＹＮＣ信号パルスを受信すると、ブロック４は
即刻リセット状態に切り替わり、読取りフェーズを開始
し、各ＳＹＮＣ信号パルスが一定の遅延を伴って読取り
サイクルを開始することを保証する。
【００２４】ＳＹＮＣパルスを受信し、信号ＣＮＴが
“低”であり、静的、待機、もしくは低電力動作状態が
存在しなければ、必ず上記の動作が繰り返される。
【００２５】ロード信号の延長が可であれば、以下に述
べるように、信号Ｎパルスの終了後であっても、出力回
路装置１０８へのデータ・ローディングは続く。
【００２６】信号ＣＮＴが瞬間ｔ５で“高”に切り替っ
たとする。前記の通り、この場合は、ＳＹＮＣパルス
（瞬間ｔ６）を受信すると、信号ＳＰは所定の遅延（瞬
間ｔ７）を伴って“高”に、ＳＳは“低”に、信号Ｎと
Ｌは“高”に切り替わり、スイッチ６，１１０，１１
８，１２０は“閉”になる。出力類似回路８におけるデ
ータ・シミュレーション信号と出力装置１０８における
データの送信が始まる。同時に、アドレス・バッファ１
０２と出力バッファ１０６のデータは凍結されてノイズ
抵抗力を備える。
【００２７】前記の通り、回路８とＮＡＮＤゲート１５
の出力が切り替わると、信号ＥＰは“低”（瞬間ｔ８）
に切り替わり、信号Ｎパルスは終了し、スイッチ６，１
１０，１１８は“開”となる。しかし、この場合は、ロ
ード信号Ｌは“高”、スイッチ１２０は“閉”の状態で
あるため、他のものに遅れてスイッチングしたセンス増
幅器によって提供される遅延データは、装置１０６の出
力バッファから装置１０８の対応する出力回路にロード
できる。
【００２８】このことは、バス１０７（Ｄ１０７）と出
力装置１０８（ＤＯＵＴ）の出力側におけるデータのプ
ロットを示している図３を参照して説明されている。実
線で示されている通り、バス１０７のデータＤ１０７の
大部分はセンス増幅器１０５による評価フェーズの終り
で切り替わり、この切替りは、一般には、瞬間ｔ１２で
終了すると想定されている。ブロック４が標準評価時間
を基に決定する瞬間ｔ７では、信号ＮとＬのパルスが出
力装置１０８へのデータ・ローディングを同時に始め、
その出力が切替え（データＤＯＵＴ）を開始する。すで
に述べた通り、多数の回路の切替えはバッファ１０６に
格納されているデータに損傷を与える可能性がある高電
流と関連があるが、この可能性はバッファ１０６のデー
タを凍結することによって防止されている。出力回路１
０８の出力が完全に切り替ると（出力類似回路８の出力
が完全に切り替わることに対応している）、パルスＮは
終了する。その途中又はその後に、増幅器１０５が切り
替わると、これは、図３の瞬間ｔ１３において点線で示
されている通り、出力バッファに伝搬されることにな
る。しかし、関連する電流が少量であることから、関連
出力回路（瞬間ｔ１４）の切替えが引き続き生じても、
損傷は発生しない。
【００２９】瞬間ｔ９においては、信号Ｌが“低”に切
り替わるため、スイッチ１２０は“開”となり、出力回
路がバッファ装置１０６から分離される。先に述べた場
合のように、信号Ｌのトレーリング・エッジによってシ
ングル・ショット回路２が作動してＥＮＤ信号パルスを
発生させ、ブロック４をリセットする。所定の時間（瞬
間ｔ１０）が経過すると、ＳＰとＳＳが切り替わり、出
力類似回路８をリセットする。瞬間ｔ１１において、信
号ＥＰも“高”に切り替わり、回路１をアイドル状態に
復元する。
【００３０】説明した回路の利点は次の通りである。第
一に、融通性とノイズ抵抗があるタイミングが設けられ
ており、これは、現在のデータが出力回路の切替えによ
って損傷を受けるおそれがあるとき、ブロック状態にさ
れる最も重要な個所に作用する。また、同時に、低速要
素のデータをロードする必要があるときは、ローディン
グ・フェーズを必要なだけ保持する。さらに、出力装置
１０８と増幅装置１０６の接続がローディング・フェー
ズの終りで切断され、データに影響を与えるライン上の
ノイズを防止する。
【００３１】データ（及びアドレス）バッファを凍結す
るための信号はロード信号と完全に同期が取られてお
り、データがローディング時に凍結されることを保証し
ている。さらに、ロード信号（装置１０５の大部分のセ
ンス増幅器のデータが読み取られる間だけ、同期回路４
を介して起動される）は、メモリの特性が許容する出力
切替えを保証する最小接続時間に設定される。これは、
出力類似回路８のおかげであり、必要なときに限り延長
される（例えば、既存の臨界状況のときで、メモリが定
常値に到達するのに遅延があったり、低速要素が存在す
るとき）。
【図面の簡単な説明】
【図１】本発明によるタイミング回路の実施例である。
【図２】図１の回路における各種信号の作図である。
【図３】各種信号対データ交換の作図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーラ マリア ゴラ イタリー国， サン ジョバンニ セス ト 20099 ビア ベッカーリア， ５ 番地 (72)発明者 マルコ マッカローネ イタリー国， パレストロ 27030 ビ ア フォルネース， ８番地 (72)発明者 マルコ オリヴォ イタリー国， ベルガーモ 24100 ビ ア トレマナ， 13−デー番地 (56)参考文献 特開 平５−298897（ＪＰ，Ａ) 特開 昭62−177790（ＪＰ，Ａ) 特開 平５−114290（ＪＰ，Ａ) 特開 平５−81888（ＪＰ，Ａ) 特開 平５−210983（ＪＰ，Ａ) 特開 平１−273295（ＪＰ，Ａ)

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 データ増幅装置（１０６）から出力要素
    （１０８）へデータをロードするためのデータ・ローデ
    ィング信号（Ｌ）を起動するステップと、 該ステップと同時にノイズ抑制信号を起動するステップ
    と、 前記出力要素のスイッチング遅延時間とほぼ同じ抑制時
    間だけ該データ増幅装置（１０６）の切替えを阻止する
    ステップと、 データシミュレーション信号（ＳＰ）を発生するステッ
    プと、 前記出力要素（１０８）と同等の出力類似回路（８）へ
    の該データ・シミュレーション信号のローディングを、
    該出力要素へのデータ・ローディングを起動するステッ
    プと同時に起動するステップと、 該出力類似回路における該データシミュレーション信号
    の伝搬後に該データ増幅装置（１０６）の切替え阻止を
    解除するステップとを有することを特徴とする不揮発性
    メモリのデータ・ローディング・ノイズ抑制方法。
  2. 【請求項２】 アドレス増幅装置（１０２）からアドレ
    ス処理装置（１１２）へのアドレス・ローディングを起
    動し、同時に前記抑制時間だけ該アドレス増幅装置の切
    替えを阻止するステップを有することを特徴とする請求
    項１の方法。
  3. 【請求項３】 前記抑制時間の終りに、該データ増幅装
    置（１０６）の切替え阻止を解除するために、前記ノイ
    ズ抑制信号の作動を停止し、作動しているローディング
    信号を保持するステップを有することを特徴とする請求
    項１又は２の方法。
  4. 【請求項４】 接続ライン（１０７）によって相互に接
    続されているデータ増幅装置（１０６）と出力要素（１
    ０８）を有する不揮発性メモリ（１００）のためのデー
    タ・ローディング・ノイズ抑制回路（１）であって、 起動信号（ＳＰ）を発生させる起動手段（４）と、 起動入力を該起動手段に接続させ、ローディング信号
    （Ｌ）を発生させるローディング発生手段（２０）と、 該ローディング信号を検出したときに、前記データ増幅
    装置（１０６）から前記出力要素（１０８）へのデータ
    ・ローディングを起動する出力起動手段（１２０）と、
    を有するデータ・ローディング・ノイズ抑制回路（１）
    において、 前記起動手段（４）に結合する起動入力を有し前記ロー
    ディング信号（Ｌ）と同時に起動されるノイズ抑制信号
    （Ｎ）を発生させる抑制信号発生手段（１８）と、 前記ノイズ抑制信号により制御され前記データ増幅装置
    （１０６）に接続されて前記データ増幅装置のスイッチ
    ングを前記ノイズ抑制信号（Ｎ）が存在するときに阻止
    するデータ阻止手段（１１７，１１８）と、 前記出力要素（１０８）の切替遅延の終了時に、前記抑
    制信号発生手段（１８）のための作動停止信号（ＥＰ）
    を発生する作動停止手段（８）と、 をふくむノイズ抑制手段（８，１８，１１７，１１８）
    を有することを特徴とする、データ・ローディング・ノ
    イズ抑制回路（１）。
  5. 【請求項５】 アドレスライン（１０３）によって接続
    されているアドレス増幅装置（１０２）とアドレス処理
    装置（１１２）を有し、該アドレス増幅装置（１０２）
    に接続されて、前記ノイズ抑制信号（Ｎ）が存在すれ
    ば、該アドレス増幅装置（１０２）の切替えを不能にす
    るアドレス阻止手段（１０９，１１０）を有することを
    特徴とする請求項４記載の回路。
  6. 【請求項６】 前記起動手段がデータ・シミュレーショ
    ン信号（ＳＰ）を発生させるシミュレーション信号発生
    手段（４）を有し、前記作動停止手段が入力（７）を、
    前記ノイズ抑制信号（Ｎ）によって制御される切替え手
    段（６）を介して、前記シミュレーション信号発生手段
    （４）に接続させている、前記出力要素（８）と同様
    の、出力類似回路（８）を有することを特徴とする請求
    項４又は５の回路。
  7. 【請求項７】 前記ローディング発生手段が第一の入力
    （２１）を前記シミュレーション信号発生手段（４）
    に、第二の入力（１９）を前記作動停止手段（８）に接
    続させ、第三の入力（２５）に延長制御信号（ＣＮＴ）
    を受信し、出力（２９）を前記出力起動手段（１２０）
    に接続させ、前記ローディング信号（Ｌ）を前記ノイズ
    抑制信号（Ｎ）と同時に作動させ、前記延長制御信号
    （ＣＮＴ）が存在しなければ、前記ノイズ抑制信号と同
    じ持続時間を与え、前記延長制御信号が存在すれば、よ
    り長い持続時間を与えるローディング延長手段を有する
    ことを特徴とする請求項６の回路。
  8. 【請求項８】 前記ローディング延長手段（２０）の前
    記出力（２９）が前記シミュレーション信号発生手段
    （４）のリセット入力に接続され、前記ローディング信
    号（Ｌ）が不能になると、前記制御回路（１）をリセッ
    トすることを特徴とする請求項７の回路。
  9. 【請求項９】 前記出力起動手段が、前記データ増幅装
    置（１０６）と前記出力要素（１０８）を接続し、制御
    入力を前記ローディング延長手段（２０）の出力（２
    ９）に接続させているデータライン（１０７）に沿って
    配置されている制御スイッチ（１２０）を有することを
    特徴とする請求項７又は８の回路。
  10. 【請求項１０】 前記データ阻止手段が、前記データ増
    幅装置（１０６）の入出力を接続しているフィードバッ
    ク・ライン（１１７）と、前記フィードバック・ライン
    に沿って配置されており、前記ノイズ抑制信号（Ｎ）を
    入力する制御入力を有する制御スイッチ手段（１１８）
    を有することを特徴とする上記請求項４から９までのい
    ずれか１つの請求項の回路。
  11. 【請求項１１】 前記シミュレーション信号発生手段
    （４）が非対称遅延メモリ要素を有し、外部制御信号
    （ＳＹＮＣ）を受信した後、予め定められる遅延を伴っ
    て前記データシミュレーション信号（ＳＰ）を発生させ
    て、迅速にリセット状態に切り替わることを特徴とする
    上記請求項６から１０までのいずれか１つの請求項の回
    路。
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