DE69419723T2 - Verfahren und Schaltung zum Unterdrücken von Datenladerauschen in nichtflüchtigen Speichern - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verfahren und einen Schaltkreis zur Unterdrückung des Datenladerauschens bei nicht flüchtigen Speichern.
• Es ist allgemein bekannt, daß eine wachsende Nachfrage nach Speichern besteht, die sich durch Flexibilität, niedrigem Verbrauch und Unempfindlichkeit gegenüber Rauschen auszeichnen, wobei es extrem schwierig ist, diese Betriebseigenschaften gleichzeitig zu erreichen, da die eine Eigenschaft lediglich auf Kosten der anderen Eigenschaften erreichbar ist. Somit sind Einbußen unvermeidlich, wenn man sich den Effekt bezüglich des technologischen Ergebnisses und die Unmöglichkeit des Erreichens einer umfassenden Gesamtlösung, die für alle Anwendungen geeignet ist, vor Augen führt.
• Ein Zeitgeber ist beispielsweise nützlich bei der Verminderung des Verbrauchs, aber da er unveränderlich starr ist, reagiert er schwach auf bestimmte unvermeidliche technologische Veränderungen, die besser durch eine Architektur vom statischen Typ bedient werden.
• Darüber hinaus ist eine Zeitablauf-Architektur, wenngleich sie bestimmte Rausch-, Verlust- und Geschwindigkeitsprobleme löst, in Situationen beschränkt einsatzfähig, bei denen Leitungen lediglich langsam in den Dauer- bzw. Gleichgewichtszustand gebracht werden.
• Unter Berücksichtigung dieser und vieler anderer Faktoren (beispielsweise langsame Speicherstellen, Verschiebung von Bauelement-Betriebseigenschaften, lokalisiertes, nicht gleichförmiges Verhalten) wurde ein Zeitgeber vorgeschlagen zur Regulation der Dauer des Ladeimpulses entsprechend den Betriebseigenschaften des Speichers und wird in der gleichzeitig an hängigen Patentanmeldung mit dem Titel "Lastsignalerzeugungsverfahren und Schaltkreis für nicht flüchtige Speicher" beschrieben. Diese Architektur gewährleistet das Ausnützen der Vorteile des zeitablaufgesteuerten Ansatzes (niedriger Verbrauch, Geschwindigkeit), während sie gleichzeitig das Wiedergewinnen langsamerer Vorrichtungen oder Vorrichtungen mit nicht typischen Parametern oder das häufige Zurücksetzen von Leitungen, die nur langsam den richtigen Dauerzustandspegel erreichen, umfaßt.
• Andererseits erfordert ein hoher Grad an Unempfindlichkeit gegenüber Rauschen beim Laden der Daten in die Ausgangsschaltkreise die Generation eines möglichst kurzen Ladeimpulses, beispielsweise indem man normalerweise die Ausgangsschaltkreise von den internen Speicherschaltkreisen getrennt hält und lediglich eine sehr kurze Verbindung erlaubt, wenn die Daten tatsächlich geladen werden (wie in der gleichzeitig anhängigen Patentanmeldung mit dem Titel "Zeitablaufverfahren und Schaltkreis zum Laden nicht flüchtiger Speicherausgangsdaten" beschrieben). Die Unempfindlichkeit gegenüber Rauschen, wie oben beschrieben, hängt jedoch völlig davon ab, ob der Ladeimpuls sehr kurz ist, und geht verloren oder wird zumindest beträchtlich vermindert, wenn die Dauer des Ladeimpulses ausgedehnt wird, um langsamere Vorrichtungen und Situationen wiederzugewinnen bzw. abzudecken.
• Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Zeitgeber zu schaffen, der einerseits einen hohen Grad an Unempfindlichkeit gegenüber Rauschen bietet und andererseits die Verwendung von Vorrichtungen gestattet, die von sich heraus oder zumindest in bestimmten Betriebszuständen langsamer sind.
• Gemäß der vorliegenden Erfindung wird ein Verfahren und ein Schaltkreis zur Unterdrückung des Datenladerauschens bei nicht flüchtigen Speichern geschaffen, wie sie jeweils in den Patentansprüchen 1 und 5 beansprucht sind.
• In der Praxis wird gemäß der Erfindung die Dauer des Ladeimpulses moduliert, wie durch den Speicher gefordert, und die Ausgänge des Ausgangs- und Adreßpuffers werden für einen kurzen Moment mittels eines Impulses eingefroren bzw. angehalten, wobei der Impuls in dem genau richtigen Zeitpunkt mit dem Ladeimpuls aktiviert wird, so daß die meisten der Ausgangsschaltkreise und Adressen ohne Änderung der in den Puffern abgespeicherten Daten schalten und die Daten in bezug auf die langsameren Speicherstellen oder Situationen (bei denen das Schalten von weit weniger Bauelementen nicht derart ist, daß ein merkliches Rauschen erzeugt wird) dann auch übertragen und empfangen werden können.
• Eine bevorzugte, nicht einschränkende Ausführungsform der vorliegenden Erfindung wird beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
• Es zeigen:
• Fig. 1 eine Ausführungsform des Zeitgeberschaltkreises gemäß der vorliegenden Erfindung;
• Fig. 2 Zeitablaufdiagramme verschiedener Signale des in Fig. 1 gezeigten Schaltkreises;
• Fig. 3 einen Ausdruck verschiedener Signale beim Datenumschalten.
• Die Bezugsnummer 1 in Fig. 1 bezeichnet einen Zeitgeberschaltkreis, der einen Teil eines nicht flüchtigen Speichers 100 bildet, welcher schematisch dargestellt ist und von dem lediglich einige Teile, die Zeitgebersignale von dem Schaltkreis 1 empfangen, dargestellt sind, wobei es sich bei dem Speicher 100 herkömmlicherweise um einen Speicher vom Flash-Typ handelt. Genauer gesagt, zeigt Fig. 1 von dem Speicher 100: einen externen Adreßbus 101, eine Adreßsignalverstärkungseinheit 102, einen internen Adreßbus 103, ein Speicherzellenfeld 104, eine Verstärkungseinheit 105, eine Datenverstärkungseinheit 106, einen Datenbus 107 und eine Ausgangseinheit 108 vom Latch- bzw. Verriegelungstyp.
• Die Adreßsignalverstärkungseinheit 102 wird durch einen Anzahl von Pufferschaltkreisen gebildet und ist eingangsseitig an einen externen Adreßbus 101 und ausgangsseitig an einen internen Adreßbus 103 angeschlossen. Die Einheit 102 wird feedback- bzw. rückkoppelgesteuert durch einen Adreß-Rückkoppelbus 109, welcher durch eine Anzahl von Leitungen gebildet wird, entlang denen Schalter vorgesehen sind, die durch ein einzelnes Steuersignal gesteuert werden und von denen lediglich eine Leitung in Form eines N-Kanaltransistors 110 gezeigt ist, dessen Gate- Anschluß an eine Leitung 111 angeschlossen ist, die das Signal N liefert. Die Rückkopplung durch die Leitung 109 verhindert, daß die in den Pufferschaltkreisen der Einheit 102 abgespeicherten Daten im Falle von Rauschen an dem Ausgangsbus 103 geschaltet werden oder ein Schalten an dem Bus 101 stattfindet, indem sie auf den vorhergehenden Wert "eingefroren" werden. Der interne Adreßbus 103 ist an den Adreß-Decodierabschnitt 112 angeschlossen.
• Das Feld 104 und die Verstärkungseinheit 105 sind durch einen Bus 115 miteinander verbunden. Die Einheit 105 (die durch eine Anzahl von Leserverstärkern gebildet wird) und die Datenverstärkungseinheit 106 sind durch einen Bus 116 miteinander verbunden. Die Verstärkungseinheit 106 (die durch eine Anzahl von Pufferschaltkreisen gebildet wird) ist rückkoppelgesteuert durch einen Datenrückkoppelbus 117, der seinerseits durch eine Anzahl von Leitungen gebildet wird, entlang denen Schalter vorgesehen sind, die durch ein einzelnes Steuersignal gesteuert werden und von denen lediglich ein Schalter, nämlich der Schalter 118, gezeigt ist, dessen Steuereingang an die Leitung 111 angeschlossen ist. Wie in dem Falle der Leitung 109 stellt die Rückkoppelleitung 117 sicher, daß die in den Ausgangspufferschaltkreisen der Einheit 106 abgespeicherten Daten so lange blockiert werden, wie die Schalter 118 geschlossen sind, und zwar unabhängig davon, ob Rauschen an dem Datenbus 116 durch Schalten der Ausgangseinheit 108 erzeugt wird aufgrund der Pufferausgänge der Einheit 106, die eine viel größere Impedanz in bezug auf die Leseverstärkerausgänge der Einheit 105 aufweisen.
• Der Datenbus 107, der ebenfalls durch eine Anzahl von Leitungen gebildet wird, besitzt eine Anzahl von Schaltern, die durch ein einzelnes Signal gesteuert werden und von denen lediglich ein Schalter, nämlich der Schalter 120, gezeigt ist. Der Steueranschluß des Schalters 120 ist an eine Leitung 122 angeschlossen, welche ein Ladesignal L liefert, damit normalerweise der Datenbus 107 unterbrochen wird mit Ausnahme derjenigen Zeit, die zum Laden der Daten erforderlich ist.
• Die Ausgangseinheit 108 wird durch eine Anzahl von Ausgangsschaltkreisen gebildet, die jeweils zwei Eingänge 123, 124 aufweisen. Jeder Eingang 123 ist an eine zugehörige Leitung des Datenbuses 107 angeschlossen. Die Eingänge 124 sind alle an eine Aktivierleitung angeschlossen, die ein gemeinsames Aktivier- bzw. Anschaltsignal OE liefert. Für jeden Ausgangsschaltkreis besitzt die Ausgangseinheit 108 überdies zwei Ausgänge 125, 126, die an zugehörige Gate-Anschlüsse von zwei Transistoren 127, 128 angeschlossen sind. Der P-Kanal-Transistor 127 weist einen Source-Anschluß auf, welcher an der Versorgungsspannung VDD angeschlossen ist, und der Drain-Anschluß ist an einen Ausgangsknoten 129 angeschlossen, an dem ebenfalls der Drain-Anschluß des N-Kanal-Transistors 128 angeschlossen ist, dessen Source-Anschluß geerdet ist.
• Dr Schaltkreis 1 besitzt einen Single-shot- bzw. Einzelschuß- (monostabilen) Schaltkreis 2 mit einem Eingang 3, welcher mit der Leitung 122 verbunden ist. Der Single-shot-Schaltkreis 2, welcher durch die abfallende Flanke des Signals L aktiviert wird, erzeugt an dem Ausgang ein Impulssignal END, das dem Rücksetz- bzw. Reset-Eingang R eines Synchronisier- und asymmetrischen Verzögerungsblocks 4 zugeführt wird, der im wesent lichen durch ein asymmetrisches Verzögerungs-Flip-Flop gebildet wird. Der Block 4 besitzt ferner einen zweiten Setzeingang S, welcher mit einem Synchronisiersignal SYNC versorgt wird, das durch andere Abschnitte des Speichers 100 erzeugt wird und das die Datenauslesephase aktiviert bzw. einleitet.
• Der Block 4 reagiert schnell auf jede Rücksetzanforderung und mit einer vorbestimmten Verzögerung auf jede Aktivier- bzw. Einschaltanforderung, wobei er zu diesem Zwecke beim Empfang der ansteigenden Flanke des SYNC-Impulses sofort in den Rücksetzzustand schaltet und beim Empfang der abfallenden Flanke des gleichen Impulses eine Kette von Verzögerungsbauelementen steuert. Am Ende der Verzögerung, die durch die Verzögerungsbauelementkette festgelegt wird, schaltet der Ausgang des Blocks 4 auf logisch "hoch", und wird auf logisch "niedrig" beim Empfang des Signals R oder eines zweiten SYNC-Impulses vor dem Empfang des Rücksetzsignals R zurückgesetzt.
• Der Ausgang des Blocks 4 (welcher Daten liefert, die das Signal SP simulieren) ist an den Knoten 5 angeschlossen und über einen gesteuerten Schalter 6 an einen Eingang 7 eines ausgangsgleichen Schaltkreises 8 angeschlossen, der einen zweiten Eingang 9 besitzt, welcher an den Knoten 5 über einen Inverterschaltkreis 11 angeschlossen ist, dessen Ausgang einen Knoten 10 festlegt, der das Signal SS liefert. Der ausgangsgleiche bzw. ausgangsähnliche Schaltkreis 9 weist den gleichen Aufbau auf wie die Ausgangsschaltkreise, welche die Einheit 108 bilden, so daß exakt die gleiche Ausbreitungsverzögerung bzw. Laufzeit erzeugt wird, und er besitzt, genauso wie die Ausgangsschaltkreise der Einheit 108, zwei Ausgänge, welche an die Eingänge eines NAND-Gatters 15 und an zugehörige Transistoren 16, 17 angeschlossen sind. Der P-Kanal-Transistor 16 weist zwei kurzgeschlossene Drain- und Source-Anschlüsse auf, die mit der Versorgungsleitung VDD verbunden sind, während der Transistor 17 kurzgeschlossene, geerdete Drain- und Source- Anschlüsse aufweist, die beide die gleiche Geometrie wie die Transistoren 127, 128 besitzen und deren Kapazität simulieren.
• Der Ausgang des NAND-Gatters 15 (welcher das Signal EP liefert) ist an einen Eingang eines UND-Gatters 18 und an einen Eingang 19 eines Impulsdauer-Modulationsblocks 20 angeschlossen. Der UND-Schaltkreis 18 weist einen zweiten Eingang auf, welcher an den Knoten 5 angeschlossen ist, sowie einen Ausgang, welcher an die Leitung 111 angeschlossen ist, auf welcher das Signal N anliegt. Der Block 20 hat einen zweiten Eingang 21, welcher an den Knoten 10 angeschlossen ist, sowie Eingänge 22-25, welche mit den Signalen SB, VIN, SC und CNT versorgt werden.
• Wie detailliert in der oben zitierten, anhängigen Patentanmeldung mit dem Titel "Ladesignalgenerationsverfahren und Schaltkreis für nicht flüchtige Speicher" beschrieben, erzeugt Block 20 auf der Grundlage des logischen Wertes der Signale SB, SC, CNT und des Wertes der Spannung VIN, die mit der Versorgungsspannung in Beziehung steht, das Signal L an dem Ausgang 29, welcher mit der Leitung 122 verbunden ist, wobei das Signal L eine ansteigende Flanke aufweist, die perfekt mit derjenigen des Signals N synchronisiert ist, sowie eine Dauer, die von dem Zustand des Schaltkreises abhängt. Genauer gesagt, falls die Ausdehnung bzw. Verlängerung des Ladeimpulses deaktiviert bzw. ausgeschaltet ist (CNT niedrig), falls die Spannung VIN bei dem bemessenen bzw. nominellen Wert liegt, falls der Schaltkreis sich nicht in dem Niedrig-Leistungsbetriebsmodus (Standby-Zustand, Signal SB niedrig) befindet und falls der statische Betriebsmodus nicht angefordert wird (SC niedrig), ist die abfallende Flanke des Signals L zeitgleich mit dem Signal N. Umgekehrt, falls die Ausdehnung bzw. Verlängerung des Ladeimpulses eingeschaltet bzw. aktiviert ist (CNT hoch), oder an dem Ende eines kritischen Betriebszustandes, wird die abfallende Flanke des Signals L in bezug auf N verzögert, wie im weiteren unter Bezugnahme auf die Fig. 2 beschrieben wird. Falls andererseits der statische Betriebsmodus angefordert wird (SC hoch) oder der Schaltkreis sich in dem Standby-Modus befindet (SB hoch) oder die Spannung VIN unterhalb eines vorbestimmten Schwellenwertes liegt, verbleibt das Signal L so lange logisch "hoch", wie das System in dem oben genannten Zustand bleibt, wobei es jedoch zurück auf logisch "niedrig" mit einer Verzögerung in bezug auf das Schalten der jeweiligen Signale SC, SB oder das Zurückkehren von VIN zu dem akzeptablen Schwellwertpegel schaltet.
• Der Betrieb des Schaltkreises wird nunmehr unter Bezugnahme auf die Fig. 2 beschrieben.
• Es sei angenommen, daß anfänglich die Verzögerung der Impulsdauer ausgeschaltet ist (CNT niedrig). Im Leerlauf sind die Signale SYNC, SP, N, L, END niedrig und die Signale SS, EP hoch. Zum Zeitpunkt t&sub0; liefert der Speicher 100 einen SYNC-Impuls, und mit einer Verzögerung, welche durch den Block 4 bestimmt wird (und in Abhängigkeit von den Vorlade- und Auswertezeiten des Feldes 100), schaltet das Signal SP (Zeitpunkt t&sub1;), so daß der UND-Schaltkreis 18 schaltet und das Ausgangssignal N von diesem auf logisch "hoch" umschaltet, das Signal SS auf logisch "niedrig" schaltet, das Ladesignal L auf logisch "hoch" schaltet und die Schalter 6, 110, 118 und 120 geschlossen werden. Das Schließen des Schalters 6 sorgt dafür, daß das Datensimulationssignal SP dem Eingang 7 des ausgangsähnlichen Schaltkreises 8 zugeführt wird, und das Schließen des Schalters 188 bewirkt das "Einfrieren" und verhindert damit ein unerwünschtes Schalten der Ausgangspuffer der Einheit 106. Zur gleichen Zeit beginnt die Übertragung der Daten, welche in den Ausgangspuffern der Einheit 106 "eingefroren" sind, zu den Ausgangsschaltkreisen (Einheit 108), die daraufhin schalten. Da, wie bereits ausgeführt, die Ausgangspuffer 106 daran gehindert werden, in dieser Phase umzuschalten, wird das Rauschen, welches durch ein derartiges Schalten hervorgerufen wird, daran gehindert, die Daten zu beschädigen (das Schalten ruft hohe Ströme aufgrund des Aufladens und Entladens der kapazitiven Bauelemente der Ausgangsschaltkreise hervor und kann daher auch die Spannungspegel in den Verstärkern 105 verändern). In ähnlicher Weise werden die in der Einheit 102 verstärkten Adreßsignale ebenfalls "eingefroren", um ein Umschal ten der adressierten Speicherstellen während des Auslesens zu verhindern.
• Das Signal SP breitet sich in dem ausgangsähnlichen Schaltkreis 8 in derselben Weise und gleichzeitig mit den Daten in den Ausgangsschaltkreisen 108 aus, und an dem Ende der Ausbreitung schalten die Ausgänge des ausgangsähnlichen Schaltkreises 8 auf logisch "hoch", wodurch der NAND-Schaltkreis 15 (Zeitpunkt t&sub2;) schaltet, das Signal EP auf logisch "niedrig" schaltet, wodurch der UND-Schaltkreis 18 umschaltet und das Signal N zurück auf logisch "niedrig" schaltet und so die Schalter 6, 110 und 118 öffnet. Das Schalten des Signals EP wird durch den Block 20 erfaßt, welcher, da die Impulsdauer- Ausdehnungsfunktion deaktiviert ist, das Ladesignal L auf logisch "niedrig" schaltet, wodurch auch der Schalter 120 geöffnet wird und die Datenladephase beendet wird, welche daher genau so lange andauert, wie für die Ausbreitung der Daten in dem Ausgangsschaltkreis 108 notwendig ist. Die Ausgangsschaltkreise 108 verbleiben dann in dem gerade abgespeicherten Zustand, wobei keine Veränderung der abgespeicherten Daten auftritt, und werden nicht durch irgendein Rauschen beeinflußt.
• Beim Empfang der abfallenden Flanke des Signals L erzeugt der Single-shot-Schaltkreis 2 an dem Ausgang einen Impuls (ENDE- Signal) zum Zurücksetzendes Blocks 4. Mit einer vorgegebenen Verzögerung schaltet das Signal SP zum Zeitpunkt t&sub3; zurück auf logisch "niedrig", wodurch das Signal SS auf logisch "hoch" geschaltet wird und den ausgangsähnlichen Schaltkreis 8 zurücksetzt, welcher nach einer vorgegebenen Verzögerung seine Ausgänge auf logisch "niedrig" schaltet, wodurch der Schaltkreis 15 geschaltet wird, so daß das Signal EP auf logisch "hoch" schaltet, um die anfänglichen Zustände (Zeitpunkt t&sub4;) wiederherzustellen.
• Falls andererseits ein SYNC-Signalimpuls empfangen wird, bevor der Anfangszustand wiederhergestellt ist (Zeitpunkt t&sub4;), schaltet der Block 4 sofort in den Rücksetzzustand und beginnt mit einer weiteren Auslesephase, wodurch sichergestellt ist, daß jeder SYNC-Signalimpuls einen Auslesezyklus mit einer konstanten Verzögerung startet.
• Der oben beschriebene Betrieb wird jedesmal wiederholt, wenn ein SYNC-Impuls empfangen wird, und solange ein Signal CNT logisch "niedrig" ist und keine statischen, Standby- oder Niedrigleistungsbetriebszustände vorhanden sind.
• Falls andererseits die Ausdehnung des Lastsignals aktiviert wird, wird das Datenladen in die Ausgangsschaltkreiseinheit 108 fortgesetzt, selbst nach dem Ende des Signal-N-Impulses, wie im weiteren noch beschrieben wird.
• Nimmt man an, daß das Signal CNT auf logisch "hoch" beim Zeitpunkt t&sub5; umschaltet, schaltet in diesem Falle, wie zuvor, beim Empfang des SYNC-Impulses (Zeitpunkt t&sub6;) das Signal SP auf logisch "hoch" mit einer vorgegebenen Zeitverzögerung (Zeitpunkt t&sub7;), die Schalter SS auf logisch "niedrig", die Signale N und L schalten auf logisch "hoch", und die Schalter 6, 110, 118 und 120 werden geschlossen. Es beginnt die Übertragung des Datensimulationssignals in dem ausgangsähnlichen Schaltkreis 8 und der Daten in der Ausgangseinheit 108, und zur gleichen Zeit werden die Daten in den Adreßpuffern 102 und den Ausgangspuffern 106 eingefroren, damit sie gegenüber Rauschen immun bzw. unempfindlich werden.
• Wie zuvor schaltet das Signal EP auf logisch "niedrig" (Zeitpunkt t&sub8;), wenn die Ausgangssignale des Schaltkreises 8 und des NAND-Gatters 15 schalten, und der Signal-N-Impuls wird beendet, und die Schalter 6, 110, 118 öffnen sich. In diesem Falle bleibt jedoch das Ladesignal L logisch "hoch" und der Schalter 120 geschlossen, so daß alle verzögerten Daten, die durch die Leseverstärker zugeführt werden, welche nach den meisten der anderen schalten, durch die Ausgangspuffer der Einheit 106 in entsprechende Ausgangsschaltkreise der Einheit 108 geladen werden können, wie unter Bezugnahme auf die Fig. 3 beschrie ben, welche Zeitablaufdiagramme der Daten auf dem Bus 107 (D&sub1;&sub0;&sub7;) und der Ausgangssignale der Ausgangseinheit 108 (DOUT) zeigt. Wie durch die durchgezogene Linie dargestellt, schalten die meisten der Daten D&sub1;&sub0;&sub7; an dem Bus 107 an dem Ende der Auswertephase durch die Leseverstärker 105 um, wobei angenommen wird, daß das Schalten im allgemeinen zum Zeitpunkt t&sub1;&sub2; beendet ist. Zum Zeitpunkt t&sub7;, welcher durch den Block 4 auf der Grundlage der Standardauswertezeiten festgelegt wird, beginnen die N- und L-Signalimpulse gleichzeitig mit dem Datenladen in die Ausgangseinheit 108, deren Ausgänge damit beginnen, umzuschalten (Daten DOUT). Wie bereits erwähnt, bewirkt das Schalten einer großen Anzahl von Schaltkreisen hohe Ströme, die möglicherweise die in den Pufferschaltkreisen 106 abgespeicherten Daten beschädigen könnten, wobei dies jedoch verhindert wird, indem man die Daten in den Pufferschaltkreisen 106 "einfriert" bzw. festlegt. Der Impuls N wird beim völligen Umschalten der Ausgänge des Ausgangsschaltkreises 108 beendet (entsprechend dem völligen Umschalten der Ausgänge des ausgangsähnlichen Schaltkreises 8). Sollten weitere Verstärker 105 in der Zwischenzeit oder darauffolgend schalten, kann dies zu den Ausgangspuffern sich ausbreiten, wie durch die gepunktete Linie zum Zeitpunkt T&sub1;&sub3; in Fig. 3 angedeutet. Angesichts der geringen Höhe des dabei auftretenden Stromes wird kein Schaden durch nachfolgendes Schalten der zugehörigen Ausgangsschaltkreise verursacht (Zeitpunkt t&sub1;&sub4;).
• Zum Zeitpunkt t&sub9; schaltet das Signal L ebenfalls auf logisch "niedrig", wodurch die Schalter 120 geöffnet werden und die Ausgangsschaltkreise von der Puffereinheit 106 getrennt werden. Ferner aktiviert, wie bei dem bereits zuvor beschriebenen Fall die abfallende Flanke des Signals L den Single-shot- Schaltkreis 2, der einen ENDE-Signalimpuls zum Rücksetzen des Blocks 4 erzeugt. Nach einer vorgegebenen Zeit (Zeitpunkt t&sub1;&sub0;) schalten SP und SS ebenfalls zum Zurücksetzen des ausgangsähnlichen Schaltkreises 8, und zum Zeitpunkt t&sub1;&sub1; schaltet das Signal EP ebenfalls auf logisch "hoch", um den Schaltkreis 1 wieder in den Leerlaufzustand zurückzuversetzen.
• Die Vorteile des beschriebenen Schaltkreises sind wie folgt. Zunächst stellt er sicher, daß der Zeitablauf sowohl flexibel als auch unempfindlich gegenüber Rauschen ist, wobei er auf die bedeutendsten Punkte wirkt, die in einen Blockzustand gebracht werden, wenn die vorliegenden Daten durch Schalten der Ausgangsschaltkreise beschädigt werden können, während gleichzeitig die Ladephase so lange wie notwendig zum Laden der Daten in die langsameren Bauelemente beibehalten wird. Darüber hinaus wird die Verbindung der Ausgangseinheit 108 und der Verstärkungseinheit 106 an dem Ende der Ladephase unterbrochen, um jegliches Rauschen auf den Leitungen, welches die Daten beeinflußt, zu verhindern.
• Das Signal zum Einfrieren der Daten- (und Adreß-)Puffer wird in perfekter Weise mit dem Ladesignal synchronisiert, um sicherzustellen, daß die Daten zu genau dem Zeitpunkt eingefroren bzw. festgelegt werden, wenn sie geladen werden. Darüber hinaus weist das Ladesignal (welches über den Synchronisierschaltkreis 4 lediglich dann aktiviert wird, wenn die Daten der meisten der Leseverstärker der Einheit 105 ausgelesen worden sind) eine Dauer auf, die, sofern die Betriebseigenschaften des Speichers dies erlauben, dank dem ausgangsähnlichen Schaltkreis minimal zur Sicherstellung des Schaltens der Ausgänge ist und lediglich dann ausgedehnt bzw. verlängert wird, wenn es notwendig ist (beispielsweise bei bestehenden kritischen Situationen, wobei in diesem Falle der Speicher unzweifelhaft Verzögerungen beim Erreichen der Dauerzustandswerte aufweist, oder beim Vorhandensein langsamer Bauelemente).
• Es können selbstverständlich Abwandlungen des Schaltkreises und des Verfahrens, wie sie hier beschrieben und dargestellt sind, gemacht werden, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.

Claims (12)

1. Verfahren zur Unterdrückung von Datenladerauschen bei nicht flüchtigen Speichern, bei dem ein Schritt zur Aktivierung eines Datenladesignals (L) zum Laden von Daten aus einer Datenverstärkungseinheit (106) zu einem Ausgangsbauelement (108) vorgesehen ist, wobei das Verfahren die folgenden Schritte aufweist:

Einschalten eines Signals (N) zum Unterdrücken von Rauschen gleichzeitig mit dem Schritt der Erzeugung des Datenladesignals (L); und

Blockieren des Schaltens der Datenverstärkungseinheit (106) für eine Unterdrückungszeitdauer, welche im wesentlichen gleich der Schaltverzögerung des Ausgangsbauelements (108) ist,

wobei das Blockieren erreicht wird, indem der Ausgang der Verstärkungseinheit an ihren Eingang unter Steuerung des Rauschunterdrückungssignals (N) rückgekoppelt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es den folgenden Schritt aufweist:

Einschalten des Adressenladens von einer Adreßverstärkungseinheit (102) zu einer Adreßdatenverarbeitungseinheit (112) und gleichzeitiges Blockieren des Schaltens der Adreßverstärkungseinheit für die Unterdrückungszeitdauer.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß es den folgenden Schritt aufweist:

Ausschalten des Rauschunterdrückungssignals für die Deblockierung des Schaltens der Datenverstärkungseinheit (106) am Ende der Unterdrückungszeitdauer und Beibehalten des eingeschalteten Ladesignals.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß es die folgenden Schritte aufweist:

Erzeugen eines Datensimulationssignals (SP);

Einschalten des Ladens des Datensimulationssignals in einen ausgangsgleichen Schaltkreis (8), welcher identisch mit dem Ausgangsbauelement (108) ist, gleichzeitig mit dem Schritt des Einschaltens der Datenladung in das Ausgangsbauelement; und

Deblockieren des Schaltens der Datenverstärkungseinheit (106), die auf die Ausbreitung des Datensimulationssignals in dem ausgangsgleichen Schaltkreis folgt.

5. Schaltung zur Unterdrückung von Rauschen beim Datenladen eines nicht flüchtigen Speichers (100) mit:

einer Datenverstärkungseinheit (106) und einem Ausgangsbauelement (108), die miteinander durch eine Verbindungsleitung (107) verbunden sind, wobei der Schaltkreis (1) zur Unterdrückung von Rauschen beim Datenladen aufweist:

eine Einschalteinrichtung (4) zur Erzeugung eines Einschaltsignals (SP);

eine Ladegeneratoreinrichtung (20) mit einem Einschalteingang, welcher mit der Einschalteinrichtung verbunden ist, wobei die Einrichtung ein Ladesignal (L) erzeugt; und

eine Ausgangseinschalteinrichtung (120) zum Einschalten des Ladens von Daten ausgehend von einer Datenverstärkungseinheit (106) zu dem Ausgangsbauelement (108) bei Erfassung des Ladesignals;

dadurch gekennzeichnet, daß die Einrichtung zur Unterdrückung des Rauschens (8, 18, 117, 118) eine Erzeugungseinrichtung (18) für ein Unterdrückungssignal aufweist, dessen Einschalteingang mit der Einschalteinrichtung (4) verbunden ist und ein Rauschunterdrückungssignal (N) erzeugt, das gleichzeitig mit dem Ladesignal (L) eingeschaltet wird;

eine Datenblockierungseinrichtung (117, 118), welche durch das Rauschunterdrückungssignal (N) gesteuert wird und die zwischen dem Ausgang und dem Eingang der Datenverstärkungseinheit (106) angeschlossen ist zur Verhinderung des Schaltens der Datenverstärkungseinheit bei vorhandenem Rauschunterdrückungssignal (N); und

eine Ausschalteinrichtung (8) zur Erzeugung eines Ausschaltsignals (EP) für die Unterdrückungssignalgeneratoreinrichtung (18) am Ende der Schaltverzögerung des Ausgangsbauelements (108).

6. Schaltkreis nach Anspruch 5 in einem nicht flüchtigen Speicher (100), welcher ferner eine Adressenverstärkungseinheit (102) und eine Adressendatenverarbeitungseinheit (112) aufweist, die durch eine Adreßleitung (103) verbunden sind;

dadurch gekennzeichnet, daß eine Adreßblockiereinrichtung (109, 110) vorhanden ist, welche an die Adreßverstärkungseinheit (102) angeschlossen ist zur Verhinderung des Schaltens der Adreßverstärkungseinheit bei vorhandenem Rauschunterdrückungssignal (N).

7. Schaltkreis nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Einschalteinrichtung eine Simulationssignalgeneratoreinrichtung (4) zur Erzeugung eines Datensimulationssignals (SP) aufweist; und

die Ausschalteinrichtung einen ausgangsgleichen Schaltkreis (8) besitzt, der identisch mit dem Ausgangsbauelement (108) ist und einen Eingang (7) besitzt, welcher mit der Simulationssignalgeneratoreinrichtung (4) über eine Schalteinrichtung (6) verbunden ist, welche durch das Rauschunterdrückungssignal (N) gesteuert wird.

8. Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, daß die Ladegeneratoreinrichtung eine Ladeverlängerungseinrichtung (20) aufweist,

deren erster Eingang (21) an die Simulationssignalgeneratoreinrichtung (4) angeschlossen ist;

deren zweiter Eingang (19) mit dem Ausgang der Ausschalt einrichtung (8) verbunden ist;

deren dritter Eingang (25) mit einem Verlängerungssteuersignal (CNT) versorgt wird; und

deren Ausgang (29) das Ladesignal (L) an die Ausgangseinschalteinrichtung (120) abgibt;

wobei das Ladesignal (L) gleichzeitig mit dem Rauschunterdrückungssignal (N) eingeschaltet wird und dieselbe Zeitdauer aufweist wie das Rauschunterdrückungssignal in Abwesenheit von dem Verlängerungssteuersignal (CNT) und eine längere Zeitdauer bei vorhandenem Verlängerungssteuersignal (CNT).

9. Schaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß der Ausgang (29) der Ladeverlängerungseinrichtung (20) mit dem Rücksetzeingang der Simulationssignalgeneratoreinrichtung (4) verbunden ist zum Rücksetzen des Steuerschaltkreises (1) beim Ausschalten des Ladesignals (L).

10. Schaltkreis nach Anspruch 5 oder 9, dadurch gekennzeichnet, daß die Ausgangseinschalteinrichtung einen gesteuerten Schalter (120) aufweist, welcher entlang einer Datenleitung (107) angeordnet ist, die die Datenverstärkungseinheit (106) mit dem Ausgangsbauelement (108) verbindet, und einen Steuereingang aufweist, welcher mit dem Ausgang (29) der Ladeverlängerungseinrichtung (20) verbunden ist.

11. Schaltkreis nach einem der vorangehenden Ansprüche 5 bis 10, dadurch gekennzeichnet, daß die Datenblockiereinrichtung eine Rückkoppelleitung (117) aufweist, welche den Eingang und den Ausgang der Datenverstärkungseinheit (106) verbindet; und daß gesteuerte Schalteinrichtungen (118) vorgesehen sind, welche entlang der Rückkoppelleitung angeordnet sind und einen Steuereingang besitzen, welcher mit dem Rauschunterdrückungssignal (N) versorgt wird.

12. Schaltkreis nach einem der vorangehenden Ansprüche 7 bis 11, dadurch gekennzeichnet, daß die Simulationssignalgeneratoreinrichtung (4) ein asymmetrisches Verzögerungsspeicherbauelement aufweist zur Erzeugung des Datensimulationssignals (SP) mit einer vorbestimmten Verzögerung infolge des Empfangs eines externen Steuersignals (SYNC), und das schnell in den Rücksetzzustand schaltet.