JPH05114290A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 電子出願以前の出願であるので 要約・選択図及び出願人の識別番号は存在しない。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ素子が形成された半導体集積 回路装置に関する。

〔発明の概要〕

本発明は、メモリ素子が形成された半導体集積 回路装置において、出力データの変化を検出して、 出力データが変化している期間、アドレス信号の 変化を検出しないようにすることにより、出力デ ータの変化時のノイズで、アドレス信号が振られ 本来選択されるべき番地以外のメモリセルが選択 され、誤った番地のデータが出力されないように したものである。

〔従来の技術〕

従来、第２図に示すように、アドレス入力回路 されており、データ出力時には、常にアドレスの 入力が受けつけられるようになっていた。なお、 ３は制御回路、４は行アドレスデコーダ、５はメ モリアレイ、６は列アドレスデコーダ、７は入出 力回路である。

〔発明が解決しようとする課題〕

第３図は、従来のデータ出力時の波形図である。

従来のアドレス入力回路は、チップセレクト信 号ａだけで制御されていたので、第３図に示すよ うに、出力が変化する時接地電位が振られ、アド レス入力信号ｂも振られて誤認識され、誤った番 地のデータが出力されたり、最悪の場合、出力が 発振してしまうという欠点があった。そこで本発 明は、従来のこのような欠点が解決するために、 出力データの変化時に、誤った番地のデータが出 力されないようにすることを目的としている。

なお、Ｃは出力データ信号、ｄは接地電位であ る。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は出力デー タの変化を検出し、出力データが安定し、接地電 位のノイズがなくなるまでの期間、アドレス信号 の入力を禁止するようにした。

〔作用〕

上記のように構成することにより、出力データ の変化時に、接地電池が振られ、アドレス入力信 号が振られても、アドレス信号の入力が禁止され ているので、誤った番地のデータが出力されるこ とがなくなる。

〔実施例〕

以下に本発明の半導体集積回路装置の実施例を 図面に基いて詳細に説明する。

第１図において、Ａ０〜Ａｍはｍ＋１本の行ア ドレス信号、Ａｍ＋１〜Ａｎは（ｎ−ｍ）本の列 ル信号、Ｉ／ｏ０〜Ｉ／ｏｊはＪ＋１本のデータ 信号、１は行アドレス入力バッファ、２は列アド レス入力バッファ、３は制御回路、４は行アドレ スデコーダ、５はメモリアレイ、６は列アドレス デコーダ、７は入出力回路、１０は出力データ変 化検出回路、Ｉｎはアドレス入力禁止信号であ る。次に動作を説明する。

状態となる。この状態でアドレスを変化させると、 アドレス信号Ａｏ〜Ａｍによって指定された番地 のデータを次々と読み出すことができる。この時、 １ビットでも変化するデータが存在した場合、出 力データ変化検出回路１０でデータの変化を検出 し、ただちにアドレス入力禁止信号Ｉｎを発生さ せ、アドレス信号Ａｏ〜Ａｍの入力を禁止する。

こうすることにより、出力データが変化する時に 生じたノイズによりアドレス入力信号Ａｏ〜Ａｍ が振られても、内部には伝わらないので、誤った 番地が選択されることがなくなり、出力データを 安定させることができる。

第４図は、第１図に示す出力データ変化検出回 路１０の実施例であり、ｅは出力データ信号、ｆ は出力データが変化した時だけ発生するパルス信 号である。また、２２と２６は遅延回路である。

動作は、出力信号ｅが“Ｈ”から“Ｌ”に変化 した場合は、インバータ２１、遅延回路２２、Ｎ ＯＲ２３で構成されたパルス発生回路によりパル スが発生され、また、出力データ信号ｅが、“Ｌ” から“Ｈ”に変化した場合は、インバータ２４お よび２５、遅延回路２６、ＮＯＲ２７で構成され たパルス発生回路によりパルスが発生される。

第５図は、第１図に示すアドレス入力バッファ回 路１と２の実施例であり、ｇはアドレス入力禁止 時に“Ｈ”となる信号で、ｈは同じくアドレス入 力禁止時に“Ｌ”となる信号、ｉはアドレス入力 信号、ｊは内部アドレス信号である。

動作は、信号ｇが“Ｌ”、信号ｈが“Ｈ”の時 第５図に示すアドレス入力バッファ回路がイネー ブルとなり、アドレス入力信号ｉが反転され内部 アドレス信号ｊが出力される。

また、出力データが変化した場合、第４図に示 す出力データ変化検出回路により、信号ｇが“Ｈ” 、信号ｈが“Ｌ”となるパルスが発生されるので、 パルスが発生している期間第５図に示すアドレス 入力バッファ回路ディスエーブルとなり、アドレ ス入力信号ｉの入力が禁止され、インバータ３５、 ３６で構成されたラッチ回路により、内部アドレ ス入力信号ｊがラッチされる。

〔発明の効果〕

本発明は以上説明したように、出力データの変 化を検出して、出力データが変化している期間、 アドレス信号の入力を禁止することにより、誤っ た番地のデータが出力されなくなるので、出力デ ータを安定させることができ、信頼性の向上とい った効果があり、またさらに、高速化にも効果的 である。

【図面の簡単な説明】

第１図は、本発明の半導体集積回路装置の実施 例を示すメモリ構成図、第２図は従来のメモリ構 成図、第３図は従来のデータ出力時の波形図、第 ４図は第３図の出力データ変化検出回路１０の回 路図、第５図は第１図に示すアドレス入力バッフ ァ回路１と２の回路図である。 １………行アドレス入力バッファ ２………列アドレス入力バッファ ５………メモリアレイ ７………入出力回路 １０………出力データ変化検出回路 Ｉｎ………アドレス入力禁止信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリ素子が形成された半導体集積回路
   装置 おいて、出力データの変化を検出する検出回路を 有し、前記検出回路の出力信号によりアドレス入 力回路を制御することを特徴とする半導体集積回 路装置。