JP3240745B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの記録をチップ
製造工程で用いるマスクによってプログラムするマスク
ＲＯＭ（Ｍask Ｒead Ｏnly Ｍemory：ＭＲＯＭ）な
ど、半導体記憶装置に関する。

【０００２】

【従来の技術】（第１従来例・・図１１〜図１４） 従来、半導体記憶装置、例えば、マスクＲＯＭとして、
図１１にその要部を示すようなものが知られている。図
中、１は外部から供給されるアドレス信号ＡＩＮを内部
に取り込むためのアドレスバッファであり、２はアドレ
ス信号ＡＩＮが入力されるアドレス信号入力端子であ
る。

【０００３】また、３は内部回路を活性状態、いわゆる
アクティブ状態とするか又は非活性状態、いわゆるスタ
ンバイ状態にするかを指示する外部から供給されるチッ
プイネーブル信号／ＣＥと同相関係にある内部チップイ
ネーブル信号ＣＥＢが入力される内部チップイネーブル
信号入力端子である。

【０００４】また、４はＯＲ回路、５は外部から供給さ
れるアドレス信号ＡＩＮと同相関係にある内部アドレス
信号ＡＤＤが出力される内部アドレス信号出力端子であ
る。

【０００５】また、６はアドレス信号ＡＩＮが遷移した
場合に、それを示すアドレスパルス信号ＡＤＤＰ（アド
レス遷移信号ＡＴＤ）を発生するアドレスパルス信号発
生回路であり、７〜９はインバータ、１０〜１２はＯＲ
回路、１３はＡＮＤ回路である。

【０００６】また、１４はメモリセルアレイ（図示せ
ず）から読み出されたデータの外部への出力を制御する
出力制御パルス信号ＡＬＰを発生する出力制御パルス信
号発生回路である。

【０００７】ここに、１５はチップイネーブル信号／Ｃ
Ｅが高電位（以下、「Ｈ」という）から低電位（以下、
「Ｌ」という）に遷移した場合に発生するチップイネー
ブル・パルス信号ＣＥＰが入力されるチップイネーブル
・パルス信号入力端子、１６はＯＲ回路、１７は出力制
御パルス信号ＡＬＰが出力される出力制御パルス信号出
力端子である。

【０００８】図１２は内部チップイネーブル信号ＣＥＢ
及びチップイネーブル・パルス信号ＣＥＰを生成するＣ
ＥＢ信号・ＣＥＰ信号発生回路（内部チップイネーブル
信号・チップイネーブル・パルス信号発生回路）を示す
回路図である。

【０００９】図中、１８はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子、１９〜２
２はインバータ、２３はＯＲ回路、２４はＡＮＤ回路、
２５は内部チップイネーブル信号ＣＥＢが出力される内
部チップイネーブル信号出力端子、２６はチップイネー
ブル・パルス信号ＣＥＰが出力されるチップイネーブル
・パルス信号出力端子である。

【００１０】図１３は図１２に示すＣＥＢ信号・ＣＥＰ
信号発生回路の動作を示す波形図であり、図１３（Ａ）
はチップイネーブル信号／ＣＥの電圧波形、図１３
（Ｂ）は内部チップイネーブル信号ＣＥＢの電圧波形、
図１３（Ｃ）はチップイネーブル・パルス信号ＣＥＰの
電圧波形を示している。

【００１１】したがって、図１１に示す回路の動作波形
は、図１４に示すようになる。ここに、図１４（Ａ）は
アドレス信号ＡＩＮの電圧波形、図１４（Ｂ）はチップ
イネーブル信号／ＣＥの電圧波形、図１４（Ｃ）は内部
チップイネーブル信号ＣＥＢの電圧波形を示している。

【００１２】また、図１４（Ｄ）はＯＲ回路１０の出力
電圧波形、図１４（Ｅ）はＯＲ回路１１の出力電圧波
形、図１４（Ｆ）はアドレスパルス信号ＡＤＤＰの電圧
波形を示している。

【００１３】また、図１４（Ｇ）はチップイネーブル・
パルス信号ＣＥＰの電圧波形、図１４（Ｈ）は出力制御
パルス信号ＡＬＰの電圧波形、図１４（Ｉ）は出力デー
タＤＯＵＴの変化を示している。

【００１４】即ち、この第１従来例のマスクＲＯＭにお
いては、出力制御パルス信号ＡＬＰの立ち下がりエッジ
に同期して出力データＤＯＵＴが出力される。なお、ｔ
_CEは、チップイネーブル信号／ＣＥが「Ｈ」（非活性レ
ベル）から「Ｌ」（活性レベル）に遷移することによっ
てアドレスが確定してから出力データＤＯＵＴが出力さ
れるまでのチップイネーブル・アクセス・タイムであ
る。

【００１５】（第２従来例・・図１５、図１６） また、従来、マスクＲＯＭとして、図１５にその要部を
示すようなものが知られている。図中、２７は外部から
供給されるアドレス信号ＡＩＮを内部に取り込むための
アドレスバッファであり、２８はアドレス信号ＡＩＮが
入力されるアドレス信号入力端子、２９は外部から供給
されるチップイネーブル信号／ＣＥが入力されるチップ
イネーブル信号入力端子である。

【００１６】また、３０はチップイネーブル信号／ＣＥ
と反転関係にある内部チップイネーブル信号ＣＥが入力
されるチップイネーブル信号入力端子、３１はＮＯＲ回
路、３２〜３７はインバータ、３８、３９はＮＡＮＤ回
路である。

【００１７】また、４０はアドレス信号ＡＩＮと同相関
係にある内部アドレス信号ＡＤＤが出力される内部アド
レス信号出力端子、４１はアドレス信号ＡＩＮと反転関
係にある内部アドレス信号／ＡＤＤが出力される内部ア
ドレス信号出力端子である。

【００１８】また、４２はアドレス・パルス信号ＡＤＤ
Ｐを発生するアドレスパルス信号発生回路であり、４
３、４４はＮＯＲ回路、４５〜５１はインバータ、５２
はＮＡＮＤ回路、５３はＯＲ回路である。

【００１９】また、５４は出力制御パルス信号発生回路
であり、５５はチップイネーブル・パルス信号ＣＥＰが
入力されるチップイネーブル・パルス信号入力端子、５
６はＯＲ回路、５７は出力制御パルス信号ＡＬＰが出力
される出力制御パルス信号出力端子である。

【００２０】図１６は図１５に示す回路の動作を示す波
形図であり、図１６（Ａ）はアドレス信号ＡＩＮの電圧
波形、図１６（Ｂ）はチップイネーブル信号／ＣＥの電
圧波形、図１６（Ｃ）は内部チップイネーブル信号ＣＥ
の電圧波形を示している。

【００２１】また、図１６（Ｄ）はアドレス・パルス信
号ＡＤＤＰの電圧波形、図１６（Ｅ）はチップイネーブ
ル・パルス信号ＣＥＰの電圧波形、図１６（Ｆ）は出力
制御パルス信号ＡＬＰの電圧波形、図１６（Ｇ）は出力
データＤＯＵＴの変化を示している。

【００２２】即ち、この第２従来例のマスクＲＯＭにお
いても、出力制御パルス信号ＡＬＰの立ち下がりエッジ
に同期して出力データＤＯＵＴが出力される。なお、ｔ
_CEは、前述したように、チップイネーブル信号／ＣＥが
「Ｈ」（非活性レベル）から「Ｌ」（活性レベル）に遷
移することによってアドレスが確定してから出力データ
ＤＯＵＴが出力されるまでのチップイネーブル・アクセ
ス・タイムである。

【００２３】

【発明が解決しようとする課題】（第１従来例が有する
問題点） 図１１に示す回路においては、アドレス信号ＡＩＮが
「Ｌ」の場合に、チップイネーブル信号／ＣＥが「Ｈ」
から「Ｌ」に遷移した場合には、アドレスパルス信号Ａ
ＤＤＰは発生するが、アドレス信号ＡＩＮが「Ｈ」の場
合に、チップイネーブル信号／ＣＥが「Ｈ」から「Ｌ」
に遷移した場合には、アドレスパルス信号ＡＤＤＰが発
生しない（図１４参照）。

【００２４】この結果、アドレスパルス信号ＡＤＤＰと
チップイネーブル・パルス信号ＣＥＰとのＯＲ処理によ
り発生される出力制御パルス信号ＡＬＰは、アドレス信
号ＡＩＮが「Ｌ」の場合にチップイネーブル信号／ＣＥ
が「Ｈ」から「Ｌ」に遷移した場合に発生する場合と、
アドレス信号ＡＩＮが「Ｈ」の場合にチップイネーブル
信号／ＣＥが「Ｈ」から「Ｌ」に遷移した場合に発生す
る場合とで、パルス幅を異にし、立ち下がりエッジのタ
イミングがずれてしまう（図１４参照）。

【００２５】このため、図１１に示す回路を備えて構成
される第１従来例のマスクＲＯＭにおいては、チップイ
ネーブル・アクセスの場合におけるアクセス・スピード
が不安定となり、アドレス信号ＡＩＮが「Ｈ」の場合よ
りも、アドレス信号ＡＩＮが「Ｌ」の場合の方がアクセ
ス・スピードが遅くなってしまい、これがリード動作の
高速化を妨げていた。

【００２６】（第２従来例が有する問題点） 図１５に示す回路においても、アドレス信号ＡＩＮが
「Ｌ」の場合に、チップイネーブル信号／ＣＥが「Ｈ」
から「Ｌ」に遷移した場合には、アドレスパルス信号Ａ
ＤＤＰは発生するが、アドレス信号ＡＩＮが「Ｈ」の場
合に、チップイネーブル信号／ＣＥが「Ｈ」から「Ｌ」
に遷移した場合には、アドレスパルス信号ＡＤＤＰが発
生しない（図１６参照）。

【００２７】この結果、アドレスパルス信号ＡＤＤＰと
チップイネーブル・パルス信号ＣＥＰとのＯＲ処理によ
り発生される出力制御パルス信号ＡＬＰは、アドレス信
号ＡＩＮ＝「Ｌ」の場合にチップイネーブル信号／ＣＥ
が「Ｈ」から「Ｌ」に遷移した場合に発生する場合と、
アドレス信号ＡＩＮが「Ｈ」の場合に、チップイネーブ
ル信号／ＣＥが「Ｈ」から「Ｌ」に遷移した場合に発生
する場合とで、パルス幅を異にし、立ち下がりエッジの
タイミングがずれてしまう（図１６参照）。

【００２８】このため、図１５に示す回路を備えて構成
される第２従来例のマスクＲＯＭにおいても、チップイ
ネーブル・アクセスの場合におけるアクセス・スピード
が不安定となり、アドレス信号ＡＩＮが「Ｈ」の場合よ
りも、アドレス信号ＡＩＮが「Ｌ」の場合の方がアクセ
ス・スピードが遅くなってしまい、これがリード動作の
高速化を妨げていた。

【００２９】本発明は、かかる点に鑑み、外部から供給
されるチップイネーブル信号が非活性レベルから活性レ
ベルに遷移した場合、アドレス信号のレベルに関係な
く、タイミングにずれのない出力制御パルス信号を発生
させ、アドレス信号が一方のレベルにある場合における
チップイネーブル・アクセス・タイムと、アドレス信号
が他方のレベルにある場合におけるチップイネーブル・
アクセス・タイムとを同一にし、チップイネーブル・ア
クセス・タイムの安定化を図り、リード動作の高速化を
図ることができるようにした半導体記憶装置を提供する
ことを目的とする。

【００３０】

【課題を解決するための手段】本発明の半導体記憶装置
は、内部回路を活性状態（アクティブ状態）にするか又
は非活性状態（スタンバイ状態）にするかを指示する外
部から供給されるチップイネーブル信号が非活性レベル
から活性レベルに遷移した場合（チップイネーブル・ア
クセスが行われた場合）、データの外部への出力を制御
する出力制御パルス信号を、外部から供給されているア
ドレス信号のレベルに関係なく、同一タイミングで出力
する出力制御パルス信号発生回路を備えて構成するとい
うものである。

【００３１】

【作用】本発明においては、内部回路を活性状態にする
か又は非活性状態にするかを指示する外部から供給され
るチップイネーブル信号が非活性レベルから活性レベル
に遷移した場合、データの外部への出力を制御する出力
制御パルス信号を、外部から供給されているアドレス信
号のレベルに関係なく、同一タイミングで出力する出力
制御パルス信号発生回路を備えるとしているので、出力
タイミングにずれのない安定した出力制御パルス信号を
得ることができる。

【００３２】したがって、アドレス信号が一方のレベル
にある場合におけるチップイネーブル・アクセス・タイ
ムと、アドレス信号が他方のレベルにある場合における
チップイネーブル・アクセス・タイムとを同一にし、チ
ップイネーブル・アクセス・タイムの安定化を図り、デ
ータ読出しの高速化を図ることができる。

【００３３】

【実施例】以下、図１〜図１０を参照して、参考例及び
本発明の一実施例について、本発明をマスクＲＯＭに適
用した場合を例にして説明する。

【００３４】（参考例・・図１〜図８） 図１は参考例の要部を示す回路図であり、出力制御パル
ス信号ＡＬＰを生成するに必要な回路を示している。

【００３５】図１に示す回路は、図１１に示す回路を改
良したものであり、アドレスパルス信号発生回路６と、
出力制御パルス信号発生回路１４との間に、アドレスパ
ルス信号通過制御回路２００を設け、その他について
は、図１１に示す回路と同様に構成したものである。し
たがって、図１１に対応する部分には同一符号を付し、
その重複説明は省略する。

【００３６】アドレスパルス信号通過制御回路２００
は、アドレス信号ＡＩＮが「Ｌ」の場合にチップイネー
ブル信号／ＣＥが「Ｈ」（非活性レベル）から「Ｌ」
（活性レベル）に遷移することにより発生するアドレス
パルス信号ＡＤＤＰについては、その通過を拒否し、ア
ドレス信号ＡＩＮが「Ｈ」の場合にチップイネーブル信
号／ＣＥが「Ｈ」から「Ｌ」に遷移することにより発生
するアドレスパルス信号ＡＤＤＰについては、その通過
を許可する回路であり、２０１はアドレスパルス信号通
過制御信号ＣＯＮＴが入力されるアドレスパルス信号通
過制御信号入力端子、２０２はインバータ、２０３はＡ
ＮＤ回路である。

【００３７】このアドレスパルス信号通過制御回路２０
０は、ＡＮＤ回路２０３の一方の入力端子にアドレスパ
ルス信号通過制御信号ＣＯＮＴを反転してなる信号を入
力させることにより、ＯＲ回路１２から出力されるアド
レスパルス信号の通過を制御するようにしているので、
アドレスパルス信号通過制御信号ＣＯＮＴは、アドレス
信号ＡＩＮが「Ｌ」の場合にチップイネーブル信号／Ｃ
Ｅが「Ｈ」から「Ｌ」に遷移することによりアドレスパ
ルス信号ＡＤＤＰが発生する場合には、少なくとも、そ
の期間、「Ｈ」となる信号であることが必要とされる。

【００３８】このようなアドレスパルス信号通過制御信
号ＣＯＮＴは、例えば、図２に示すように構成されるア
ドレスパルス信号通過制御信号発生回路により発生させ
ることができる。

【００３９】図中、２０４はチップイネーブル信号／Ｃ
Ｅと同相関係にある内部チップイネーブル信号ＣＥＢが
入力される内部チップイネーブル信号入力端子、２０５
〜２０８は遅延回路を構成するインバータ、２０９はＯ
Ｒ回路、２１０はアドレスパルス信号通過制御信号ＣＯ
ＮＴが出力されるアドレスパルス信号通過制御信号出力
端子である。

【００４０】なお、この場合、アドレスパルス信号通過
制御信号ＣＯＮＴの立ち下がりのタイミングが、アドレ
ス信号ＡＩＮが「Ｌ」の場合にチップイネーブル信号／
ＣＥが「Ｈ」から「Ｌ」に遷移することにより発生する
アドレスパルス信号ＡＤＤＰの立ち下がりタイミングと
同一又は若干遅くなるように、インバータ２０５〜２０
８の遅延時間が設定される。

【００４１】図３は図２に示すアドレスパルス信号通過
制御信号発生回路の動作を示す波形図であり、図３
（Ａ）は内部チップイネーブル信号ＣＥＢの電圧波形、
図３（Ｂ）はインバータ２０８の出力電圧波形、図３
（Ｃ）はアドレスパルス信号通過制御信号ＣＯＮＴの電
圧波形を示している。

【００４２】したがって、図２に示すアドレスパルス信
号通過制御信号発生回路を設け、このアドレスパルス信
号通過制御信号発生回路から出力されるアドレスパルス
信号通過制御信号ＣＯＮＴを図１に示すアドレスパルス
信号通過制御回路２００のアドレスパルス信号通過制御
信号入力端子２０１に入力させるようにした場合におけ
る図１に示す回路の動作波形は、図４に示すようにな
る。

【００４３】ここに、図４（Ａ）はアドレス信号ＡＩＮ
の電圧波形、図４（Ｂ）はチップイネーブル信号／ＣＥ
の電圧波形、図４（Ｃ）は内部チップイネーブル信号Ｃ
ＥＢの電圧波形を示している。

【００４４】また、図４（Ｄ）はＯＲ回路１０の出力電
圧波形、図４（Ｅ）はＯＲ回路１１の出力電圧波形、図
４（Ｆ）はアドレスパルス信号ＡＤＤＰの電圧波形、図
４（Ｇ）はアドレスパルス信号通過制御信号ＣＯＮＴの
電圧波形を示している。

【００４５】また、図４（Ｈ）はＡＮＤ回路２０３の出
力電圧波形、図４（Ｉ）はチップイネーブル・パルス信
号ＣＥＰの電圧波形、図４（Ｊ）は出力制御パルス信号
ＡＬＰの電圧波形、図４（Ｋ）は出力データＤＯＵＴの
変化を示している。

【００４６】このように、図２に示すようなアドレスパ
ルス信号通過制御信号発生回路を設け、このアドレスパ
ルス信号通過制御信号発生回路から出力されるアドレス
パルス信号通過制御信号ＣＯＮＴを図１に示すアドレス
パルス信号通過制御回路２００のアドレスパルス信号通
過制御信号入力端子２０１に入力させるようにする場合
には、アドレス信号ＡＩＮが「Ｌ」の場合に、チップイ
ネーブル信号／ＣＥが「Ｈ」から「Ｌ」に遷移すること
により発生するアドレスパルス信号ＡＤＤＰのＯＲ回路
１６への通過を遮断することができる。

【００４７】したがって、この場合には、チップイネー
ブル・パルス信号ＣＥＰがＯＲ回路１６に入力されるこ
とにより、このチップイネーブル・パルス信号ＣＥＰと
同一パルス幅の出力制御パルス信号ＡＬＰを発生させる
ことができる。

【００４８】即ち、アドレス信号ＡＩＮが「Ｌ」の場合
に、チップイネーブル信号／ＣＥが「Ｈ」から「Ｌ」に
遷移した場合においても、アドレス信号ＡＩＮが「Ｈ」
の場合に、チップイネーブル信号／ＣＥが「Ｈ」から
「Ｌ」に遷移した場合においても、立ち下がりのタイミ
ングにずれのない出力制御パルス信号ＡＬＰを得ること
ができる。

【００４９】また、アドレスパルス信号通過制御信号発
生回路は、例えば、図５に示すように構成することもで
きる。図中、２１１はチップイネーブル・パルス信号Ｃ
ＥＰが入力されるチップイネーブル・パルス信号入力端
子、２１２〜２１５は遅延回路を構成するインバータ、
２１６はＯＲ回路、２１７はアドレスパルス信号通過制
御信号ＣＯＮＴが出力されるアドレスパルス信号通過制
御信号出力端子である。

【００５０】図６は図５に示すアドレスパルス信号通過
制御信号発生回路の動作を示す波形図であり、図６
（Ａ）はチップイネーブル・パルス信号ＣＥＰの電圧波
形、図６（Ｂ）はインバータ２１５の出力電圧波形、図
６（Ｃ）はアドレスパルス信号通過制御信号ＣＯＮＴの
電圧波形を示している。

【００５１】なお、この場合も、アドレスパルス信号通
過制御信号ＣＯＮＴの立ち下がりタイミングが、アドレ
ス信号ＡＩＮが「Ｌ」の場合にチップイネーブル信号／
ＣＥが「Ｈ」から「Ｌ」に遷移することにより発生する
アドレスパルス信号ＡＤＤＰの立ち下がりタイミングと
同一又は若干遅くなるように、インバータ２１２〜２１
５の遅延時間が設定される。

【００５２】したがって、図５に示すアドレスパルス信
号通過制御信号発生回路を設け、このアドレスパルス信
号通過制御信号発生回路から出力されるアドレスパルス
信号通過制御信号ＣＯＮＴを図１に示すアドレスパルス
信号通過制御回路２００のアドレスパルス信号通過制御
信号入力端子２０１に入力させるようにした場合におけ
る図１に示す回路の動作波形は、図７に示すようにな
る。

【００５３】ここに、図７（Ａ）はアドレス信号ＡＩＮ
の電圧波形、図７（Ｂ）はチップイネーブル信号／ＣＥ
の電圧波形、図７（Ｃ）は内部チップイネーブル信号Ｃ
ＥＢの電圧波形を示している。

【００５４】また、図７（Ｄ）はＯＲ回路１０の出力電
圧波形、図７（Ｅ）はＯＲ回路１１の出力電圧波形、図
７（Ｆ）はアドレスパルス信号ＡＤＤＰの電圧波形、図
７（Ｇ）はアドレスパルス信号通過制御信号ＣＯＮＴの
電圧波形を示している。

【００５５】また、図７（Ｈ）はＡＮＤ回路２０３の出
力電圧波形、図７（Ｉ）はチップイネーブル・パルス信
号ＣＥＰの電圧波形、図７（Ｊ）は出力制御パルス信号
ＡＬＰの電圧波形、図７（Ｋ）は出力データＤＯＵＴの
変化を示している。

【００５６】このように、図５に示すようなアドレスパ
ルス信号通過制御信号発生回路を設け、このアドレスパ
ルス信号通過制御信号発生回路から出力されるアドレス
パルス信号通過制御信号ＣＯＮＴを図１に示すアドレス
パルス信号通過制御回路２００のアドレスパルス信号通
過制御信号入力端子２０１に入力させるようにした場合
にも、アドレス信号ＡＩＮが「Ｌ」の場合に、チップイ
ネーブル信号／ＣＥが「Ｈ」から「Ｌ」に遷移すること
により発生するアドレスパルス信号ＡＤＤＰのＯＲ回路
１６への通過を遮断することができる。

【００５７】したがって、この場合にも、チップイネー
ブル・パルス信号ＣＥＰがＯＲ回路１６に入力されるこ
とにより、このチップイネーブル・パルス信号ＣＥＰと
同一パルス幅の出力制御パルス信号ＡＬＰを発生させる
ことができる。

【００５８】即ち、アドレス信号ＡＩＮが「Ｌ」の場合
に、チップイネーブル信号／ＣＥが「Ｈ」から「Ｌ」に
遷移した場合においても、アドレス信号ＡＩＮが「Ｈ」
の場合に、チップイネーブル信号／ＣＥが「Ｈ」から
「Ｌ」に遷移した場合においても、立ち下がりのタイミ
ングにずれのない出力制御パルス信号ＡＬＰを得ること
ができる。

【００５９】また、アドレスパルス信号通過制御信号発
生回路は、例えば、図８に示すようにも構成することが
できる。図中、２１８は内部チップイネーブル信号ＣＥ
Ｂが入力される内部チップイネーブル信号入力端子、２
１９は「Ｌ」に固定される端子、２２０はアドレスパル
ス信号ＡＤＤＰが入力されるアドレスパルス信号入力端
子である。

【００６０】また、２２１〜２２３はＯＲ回路、２２４
〜２２８はインバータ、２２９はＡＮＤ回路、２３０は
ＮＯＲ回路、２３１、２３２はＮＡＮＤ回路、２３３は
アドレスパルス信号通過制御信号ＣＯＮＴが出力される
アドレスパルス信号通過制御信号出力端子である。

【００６１】図８に示すアドレスパルス信号通過制御信
号発生回路を設けた場合においては、図６（Ｃ）に示す
ようなアドレスパルス信号通過制御信号ＣＯＮＴを得る
ことができ、この結果、図１に示す回路の動作波形は、
図７に示す場合と同様になる。

【００６２】したがって、この場合にも、チップイネー
ブル・パルス信号ＣＥＰがＯＲ回路１６に入力されるこ
とにより、このチップイネーブル・パルス信号ＣＥＰと
同一パルス幅の出力制御パルス信号ＡＬＰを発生させる
ことができる。

【００６３】即ち、アドレス信号ＡＩＮが「Ｌ」の場合
に、チップイネーブル信号／ＣＥが「Ｈ」から「Ｌ」に
遷移した場合においても、アドレス信号ＡＩＮが「Ｈ」
の場合に、チップイネーブル信号／ＣＥが「Ｈ」から
「Ｌ」に遷移した場合においても、立ち下がりのタイミ
ングにずれのない出力制御パルス信号ＡＬＰを得ること
ができる。

【００６４】したがって、この参考例によれば、アドレ
ス信号ＡＩＮが「Ｌ」の場合におけるチップイネーブル
・アクセス・タイムｔ_CEと、アドレス信号ＡＩＮが
「Ｈ」の場合におけるチップイネーブル・アクセス・タ
イムｔ_CEとを同一にし、チップイネーブル・アクセス・
タイムｔ_CEの安定化を図ることができるので、リード動
作の高速化を図ることができる。

【００６５】（本発明の一実施例・・図９、図１０） 図９は本発明の一実施例の要部を示す回路図であり、出
力制御パルス信号ＡＬＰを生成するに必要な回路を示し
ている。なお、図１５に対応する部分には同一符号を付
し、その重複説明は省略する。

【００６６】図９に示す回路は、図１５に示す回路を改
良したものであり、図１５に示す回路においては、イン
バータ３５の出力端子をＮＯＲ回路４３の一方の入力端
子に接続すると共に、インバータ３４の出力端子をＮＯ
Ｒ回路４４の一方の入力端子に接続しているが、図９に
示す回路においては、ＮＡＮＤ回路３８の出力端子をＮ
ＯＲ回路４３の一方の入力端子に接続すると共に、ＮＡ
ＮＤ回路３９の出力端子をＮＯＲ回路４４の一方の入力
端子に接続させ、その他については、図１５に示す回路
と同様に構成したものである。

【００６７】但し、本発明の一実施例においては、内部
チップイネーブル信号ＣＥは、インバータ３４、３５の
出力レベルが変化する場合、これが確定してから、
「Ｌ」から「Ｈ」に遷移するように、チップイネーブル
信号／ＣＥよりも遅延させる必要がある。

【００６８】この結果、図９に示す回路の動作波形は、
図１０に示すようになる。ここに、図１０（Ａ）はアド
レス信号ＡＩＮの電圧波形、図１０（Ｂ）はチップイネ
ーブル信号／ＣＥの電圧波形、図１０（Ｃ）は内部チッ
プイネーブル信号ＣＥの電圧波形を示している。

【００６９】また、図１０（Ｄ）はアドレスパルス信号
ＡＤＤＰの電圧波形、図１０（Ｅ）はチップイネーブル
・パルス信号ＣＥＰの電圧波形、図１０（Ｆ）は出力制
御パルス信号ＡＬＰの電圧波形、図１０（Ｇ）は出力デ
ータＤＯＵＴの変化を示している。

【００７０】このように、本発明の一実施例では、内部
チップイネーブル信号ＣＥを、インバータ３４、３５の
出力レベルが確定してから、「Ｌ」から「Ｈ」に遷移す
るように、チップイネーブル信号／ＣＥよりも遅延させ
ると共に、ＮＡＮＤ回路３８、３９の出力を処理してア
ドレスパルス信号ＡＤＤＰを生成するようにしている。

【００７１】この結果、アドレス信号ＡＩＮが「Ｌ」の
場合にチップイネーブル信号／ＣＥが「Ｈ」から「Ｌ」
に遷移した場合においても、アドレス信号ＡＩＮが
「Ｈ」の場合にチップイネーブル信号／ＣＥが「Ｈ」か
ら「Ｌ」に反転した場合においても、立ち下がりのタイ
ミングにずれのない出力制御パルス信号ＡＬＰを得るこ
とができる。

【００７２】したがって、本発明の一実施例によれば、
アドレス信号ＡＩＮが「Ｌ」の場合におけるチップイネ
ーブル・アクセス・タイムｔ_CEと、アドレス信号ＡＩＮ
が「Ｈ」の場合におけるチップイネーブル・アクセス・
タイムｔ_CEとを同一にし、チップイネーブル・アクセス
・タイムｔ_CEの安定化を図ることができるので、リード
動作の高速化を図ることができる。

【００７３】

【発明の効果】以上のように、本発明によれば、外部か
ら供給されるチップイネーブル信号が非活性レベルから
活性レベルに遷移した場合、出力制御パルス信号を、外
部から供給されているアドレス信号のレベルに関係な
く、同一タイミングで出力する出力制御パルス信号発生
回路を備えるとしているので、出力タイミングにずれの
ない安定した出力制御パルス信号を得ることができる。
したがって、アドレス信号が一方のレベルにある場合に
おけるチップイネーブル・アクセス・タイムと、アドレ
ス信号が他方のレベルにある場合におけるチップイネー
ブル・アクセス・タイムとを同一にし、チップイネーブ
ル・アクセス・タイムの安定化を図り、データ読出しの
高速化を図ることができる。

【図面の簡単な説明】

【図１】参考例の要部（出力制御パルス信号発生回路を
発生させるに必要な回路）を示す回路図である。

【図２】参考例に設けられるアドレスパルス信号通過制
御信号発生回路の構成例を示す回路図である。

【図３】図２に示すアドレスパルス信号通過制御信号発
生回路の動作を示す波形図である。

【図４】図２に示すアドレスパルス信号通過制御信号発
生回路を使用した場合の図１に示す回路の動作を示す波
形図である。

【図５】アドレスパルス信号通過制御信号発生回路の他
の構成例を示す回路図である。

【図６】図５に示すアドレスパルス信号通過制御信号発
生回路の動作を示す波形図である。

【図７】図５に示すアドレスパルス信号通過制御信号発
生回路を使用した場合の図１に示す回路の動作を示す波
形図である。

【図８】アドレスパルス信号通過制御信号発生回路の更
に他の構成例を示す回路図である。

【図９】本発明の一実施例の要部（アドレスバッファ、
アドレスパルス信号発生回路及び出力制御パルス信号発
生回路）を示す回路図である。

【図１０】図９に示す回路の動作を示す波形図である。

【図１１】第１従来例のマスクＲＯＭの要部（アドレス
バッファ、アドレスパルス信号発生回路及び出力制御パ
ルス信号発生回路）を示す回路図である。

【図１２】第１従来例のマスクＲＯＭが備えるＣＥＢ信
号（内部チップイネーブル信号）・ＣＥＰ信号（チップ
イネーブル・パルス信号）発生回路を示す回路図であ
る。

【図１３】図１２に示すＣＥＢ信号・ＣＥＰ信号発生回
路の動作を示す波形図である。

【図１４】図１１に示す回路の動作を示す波形図であ
る。

【図１５】第２従来例のマスクＲＯＭの要部（アドレス
バッファ、アドレスパルス信号発生回路及び出力制御パ
ルス信号発生回路）を示す回路図である。

【図１６】図１５に示す回路の動作を示す波形図であ
る。

【符号の説明】

ＡＩＮ アドレス信号 ＣＥＢ 内部チップイネーブル信号 ＡＤＤＰ アドレスパルス信号 ＣＯＮＴ アドレスパルス信号通過制御信号 ＣＥＰ チップイネーブル・パルス信号 ＡＬＰ 出力制御パルス信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤枝 和一郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 新山 祐司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 藤井 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高橋 克学 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 長沢 正憲 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 木村 雅一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭64−17289（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18 G11C 11/34

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】内部回路を活性状態にするか又は非活性状
   態にするかを指示する外部から供給されるチップイネー
   ブル信号が非活性レベルから活性レベルに遷移した場合
   に、所定のパルス幅のチップイネーブル・パルス信号を
   発生するチップイネーブル・パルス信号発生回路と、外
   部から供給されているアドレス信号のレベルに関係な
   く、前記チップイネーブル信号が非活性レベルから活性
   レベルに遷移した場合には、アドレスパルス信号を発生
   するアドレスパルス信号発生回路と、このアドレスパル
   ス信号発生回路の出力と、前記チップイネーブル・パル
   ス信号発生回路の出力とを論理和処理することにより所
   定の内部制御信号を発生する内部制御信号発生回路とを
   備えて構成されていることを特徴とする半導体記憶装
   置。
2. 【請求項２】前記アドレスパルス信号発生回路は、前記
   チップイネーブル信号を非活性レベルから活性レベルに
   遷移することにより外部から取り込まれたアドレス信号
   と、このアドレス信号を内部で反転してなるアドレス信
   号とを、前記チップイネーブル信号の遷移タイミングよ
   りも遅いタイミングで内部的に確定させたアドレス信号
   に基づいて、前記アドレスパルス信号を発生させるよう
   に構成されていることを特徴とする請求項１記載の半導
   体記憶装置。