JP3240745B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
製造工程で用いるマスクによってプログラムするマスク
ROM(Mask Read Only Memory:MROM)な
ど、半導体記憶装置に関する。
図11にその要部を示すようなものが知られている。図
中、1は外部から供給されるアドレス信号AINを内部
に取り込むためのアドレスバッファであり、2はアドレ
ス信号AINが入力されるアドレス信号入力端子であ
る。
アクティブ状態とするか又は非活性状態、いわゆるスタ
ンバイ状態にするかを指示する外部から供給されるチッ
プイネーブル信号/CEと同相関係にある内部チップイ
ネーブル信号CEBが入力される内部チップイネーブル
信号入力端子である。
れるアドレス信号AINと同相関係にある内部アドレス
信号ADDが出力される内部アドレス信号出力端子であ
る。
場合に、それを示すアドレスパルス信号ADDP(アド
レス遷移信号ATD)を発生するアドレスパルス信号発
生回路であり、7〜9はインバータ、10〜12はOR
回路、13はAND回路である。
ず)から読み出されたデータの外部への出力を制御する
出力制御パルス信号ALPを発生する出力制御パルス信
号発生回路である。
Eが高電位(以下、「H」という)から低電位(以下、
「L」という)に遷移した場合に発生するチップイネー
ブル・パルス信号CEPが入力されるチップイネーブル
・パルス信号入力端子、16はOR回路、17は出力制
御パルス信号ALPが出力される出力制御パルス信号出
力端子である。
及びチップイネーブル・パルス信号CEPを生成するC
EB信号・CEP信号発生回路(内部チップイネーブル
信号・チップイネーブル・パルス信号発生回路)を示す
回路図である。
が入力されるチップイネーブル信号入力端子、19〜2
2はインバータ、23はOR回路、24はAND回路、
25は内部チップイネーブル信号CEBが出力される内
部チップイネーブル信号出力端子、26はチップイネー
ブル・パルス信号CEPが出力されるチップイネーブル
・パルス信号出力端子である。
信号発生回路の動作を示す波形図であり、図13(A)
はチップイネーブル信号/CEの電圧波形、図13
(B)は内部チップイネーブル信号CEBの電圧波形、
図13(C)はチップイネーブル・パルス信号CEPの
電圧波形を示している。
は、図14に示すようになる。ここに、図14(A)は
アドレス信号AINの電圧波形、図14(B)はチップ
イネーブル信号/CEの電圧波形、図14(C)は内部
チップイネーブル信号CEBの電圧波形を示している。
電圧波形、図14(E)はOR回路11の出力電圧波
形、図14(F)はアドレスパルス信号ADDPの電圧
波形を示している。
パルス信号CEPの電圧波形、図14(H)は出力制御
パルス信号ALPの電圧波形、図14(I)は出力デー
タDOUTの変化を示している。
いては、出力制御パルス信号ALPの立ち下がりエッジ
に同期して出力データDOUTが出力される。なお、t
CEは、チップイネーブル信号/CEが「H」(非活性レ
ベル)から「L」(活性レベル)に遷移することによっ
てアドレスが確定してから出力データDOUTが出力さ
れるまでのチップイネーブル・アクセス・タイムであ
る。
示すようなものが知られている。図中、27は外部から
供給されるアドレス信号AINを内部に取り込むための
アドレスバッファであり、28はアドレス信号AINが
入力されるアドレス信号入力端子、29は外部から供給
されるチップイネーブル信号/CEが入力されるチップ
イネーブル信号入力端子である。
と反転関係にある内部チップイネーブル信号CEが入力
されるチップイネーブル信号入力端子、31はNOR回
路、32〜37はインバータ、38、39はNAND回
路である。
係にある内部アドレス信号ADDが出力される内部アド
レス信号出力端子、41はアドレス信号AINと反転関
係にある内部アドレス信号/ADDが出力される内部ア
ドレス信号出力端子である。
Pを発生するアドレスパルス信号発生回路であり、4
3、44はNOR回路、45〜51はインバータ、52
はNAND回路、53はOR回路である。
であり、55はチップイネーブル・パルス信号CEPが
入力されるチップイネーブル・パルス信号入力端子、5
6はOR回路、57は出力制御パルス信号ALPが出力
される出力制御パルス信号出力端子である。
形図であり、図16(A)はアドレス信号AINの電圧
波形、図16(B)はチップイネーブル信号/CEの電
圧波形、図16(C)は内部チップイネーブル信号CE
の電圧波形を示している。
号ADDPの電圧波形、図16(E)はチップイネーブ
ル・パルス信号CEPの電圧波形、図16(F)は出力
制御パルス信号ALPの電圧波形、図16(G)は出力
データDOUTの変化を示している。
いても、出力制御パルス信号ALPの立ち下がりエッジ
に同期して出力データDOUTが出力される。なお、t
CEは、前述したように、チップイネーブル信号/CEが
「H」(非活性レベル)から「L」(活性レベル)に遷
移することによってアドレスが確定してから出力データ
DOUTが出力されるまでのチップイネーブル・アクセ
ス・タイムである。
問題点) 図11に示す回路においては、アドレス信号AINが
「L」の場合に、チップイネーブル信号/CEが「H」
から「L」に遷移した場合には、アドレスパルス信号A
DDPは発生するが、アドレス信号AINが「H」の場
合に、チップイネーブル信号/CEが「H」から「L」
に遷移した場合には、アドレスパルス信号ADDPが発
生しない(図14参照)。
チップイネーブル・パルス信号CEPとのOR処理によ
り発生される出力制御パルス信号ALPは、アドレス信
号AINが「L」の場合にチップイネーブル信号/CE
が「H」から「L」に遷移した場合に発生する場合と、
アドレス信号AINが「H」の場合にチップイネーブル
信号/CEが「H」から「L」に遷移した場合に発生す
る場合とで、パルス幅を異にし、立ち下がりエッジのタ
イミングがずれてしまう(図14参照)。
される第1従来例のマスクROMにおいては、チップイ
ネーブル・アクセスの場合におけるアクセス・スピード
が不安定となり、アドレス信号AINが「H」の場合よ
りも、アドレス信号AINが「L」の場合の方がアクセ
ス・スピードが遅くなってしまい、これがリード動作の
高速化を妨げていた。
「L」の場合に、チップイネーブル信号/CEが「H」
から「L」に遷移した場合には、アドレスパルス信号A
DDPは発生するが、アドレス信号AINが「H」の場
合に、チップイネーブル信号/CEが「H」から「L」
に遷移した場合には、アドレスパルス信号ADDPが発
生しない(図16参照)。
チップイネーブル・パルス信号CEPとのOR処理によ
り発生される出力制御パルス信号ALPは、アドレス信
号AIN=「L」の場合にチップイネーブル信号/CE
が「H」から「L」に遷移した場合に発生する場合と、
アドレス信号AINが「H」の場合に、チップイネーブ
ル信号/CEが「H」から「L」に遷移した場合に発生
する場合とで、パルス幅を異にし、立ち下がりエッジの
タイミングがずれてしまう(図16参照)。
される第2従来例のマスクROMにおいても、チップイ
ネーブル・アクセスの場合におけるアクセス・スピード
が不安定となり、アドレス信号AINが「H」の場合よ
りも、アドレス信号AINが「L」の場合の方がアクセ
ス・スピードが遅くなってしまい、これがリード動作の
高速化を妨げていた。
されるチップイネーブル信号が非活性レベルから活性レ
ベルに遷移した場合、アドレス信号のレベルに関係な
く、タイミングにずれのない出力制御パルス信号を発生
させ、アドレス信号が一方のレベルにある場合における
チップイネーブル・アクセス・タイムと、アドレス信号
が他方のレベルにある場合におけるチップイネーブル・
アクセス・タイムとを同一にし、チップイネーブル・ア
クセス・タイムの安定化を図り、リード動作の高速化を
図ることができるようにした半導体記憶装置を提供する
ことを目的とする。
は、内部回路を活性状態(アクティブ状態)にするか又
は非活性状態(スタンバイ状態)にするかを指示する外
部から供給されるチップイネーブル信号が非活性レベル
から活性レベルに遷移した場合(チップイネーブル・ア
クセスが行われた場合)、データの外部への出力を制御
する出力制御パルス信号を、外部から供給されているア
ドレス信号のレベルに関係なく、同一タイミングで出力
する出力制御パルス信号発生回路を備えて構成するとい
うものである。
か又は非活性状態にするかを指示する外部から供給され
るチップイネーブル信号が非活性レベルから活性レベル
に遷移した場合、データの外部への出力を制御する出力
制御パルス信号を、外部から供給されているアドレス信
号のレベルに関係なく、同一タイミングで出力する出力
制御パルス信号発生回路を備えるとしているので、出力
タイミングにずれのない安定した出力制御パルス信号を
得ることができる。
にある場合におけるチップイネーブル・アクセス・タイ
ムと、アドレス信号が他方のレベルにある場合における
チップイネーブル・アクセス・タイムとを同一にし、チ
ップイネーブル・アクセス・タイムの安定化を図り、デ
ータ読出しの高速化を図ることができる。
本発明の一実施例について、本発明をマスクROMに適
用した場合を例にして説明する。
ス信号ALPを生成するに必要な回路を示している。
良したものであり、アドレスパルス信号発生回路6と、
出力制御パルス信号発生回路14との間に、アドレスパ
ルス信号通過制御回路200を設け、その他について
は、図11に示す回路と同様に構成したものである。し
たがって、図11に対応する部分には同一符号を付し、
その重複説明は省略する。
は、アドレス信号AINが「L」の場合にチップイネー
ブル信号/CEが「H」(非活性レベル)から「L」
(活性レベル)に遷移することにより発生するアドレス
パルス信号ADDPについては、その通過を拒否し、ア
ドレス信号AINが「H」の場合にチップイネーブル信
号/CEが「H」から「L」に遷移することにより発生
するアドレスパルス信号ADDPについては、その通過
を許可する回路であり、201はアドレスパルス信号通
過制御信号CONTが入力されるアドレスパルス信号通
過制御信号入力端子、202はインバータ、203はA
ND回路である。
0は、AND回路203の一方の入力端子にアドレスパ
ルス信号通過制御信号CONTを反転してなる信号を入
力させることにより、OR回路12から出力されるアド
レスパルス信号の通過を制御するようにしているので、
アドレスパルス信号通過制御信号CONTは、アドレス
信号AINが「L」の場合にチップイネーブル信号/C
Eが「H」から「L」に遷移することによりアドレスパ
ルス信号ADDPが発生する場合には、少なくとも、そ
の期間、「H」となる信号であることが必要とされる。
号CONTは、例えば、図2に示すように構成されるア
ドレスパルス信号通過制御信号発生回路により発生させ
ることができる。
Eと同相関係にある内部チップイネーブル信号CEBが
入力される内部チップイネーブル信号入力端子、205
〜208は遅延回路を構成するインバータ、209はO
R回路、210はアドレスパルス信号通過制御信号CO
NTが出力されるアドレスパルス信号通過制御信号出力
端子である。
制御信号CONTの立ち下がりのタイミングが、アドレ
ス信号AINが「L」の場合にチップイネーブル信号/
CEが「H」から「L」に遷移することにより発生する
アドレスパルス信号ADDPの立ち下がりタイミングと
同一又は若干遅くなるように、インバータ205〜20
8の遅延時間が設定される。
制御信号発生回路の動作を示す波形図であり、図3
(A)は内部チップイネーブル信号CEBの電圧波形、
図3(B)はインバータ208の出力電圧波形、図3
(C)はアドレスパルス信号通過制御信号CONTの電
圧波形を示している。
号通過制御信号発生回路を設け、このアドレスパルス信
号通過制御信号発生回路から出力されるアドレスパルス
信号通過制御信号CONTを図1に示すアドレスパルス
信号通過制御回路200のアドレスパルス信号通過制御
信号入力端子201に入力させるようにした場合におけ
る図1に示す回路の動作波形は、図4に示すようにな
る。
の電圧波形、図4(B)はチップイネーブル信号/CE
の電圧波形、図4(C)は内部チップイネーブル信号C
EBの電圧波形を示している。
圧波形、図4(E)はOR回路11の出力電圧波形、図
4(F)はアドレスパルス信号ADDPの電圧波形、図
4(G)はアドレスパルス信号通過制御信号CONTの
電圧波形を示している。
力電圧波形、図4(I)はチップイネーブル・パルス信
号CEPの電圧波形、図4(J)は出力制御パルス信号
ALPの電圧波形、図4(K)は出力データDOUTの
変化を示している。
ルス信号通過制御信号発生回路を設け、このアドレスパ
ルス信号通過制御信号発生回路から出力されるアドレス
パルス信号通過制御信号CONTを図1に示すアドレス
パルス信号通過制御回路200のアドレスパルス信号通
過制御信号入力端子201に入力させるようにする場合
には、アドレス信号AINが「L」の場合に、チップイ
ネーブル信号/CEが「H」から「L」に遷移すること
により発生するアドレスパルス信号ADDPのOR回路
16への通過を遮断することができる。
ブル・パルス信号CEPがOR回路16に入力されるこ
とにより、このチップイネーブル・パルス信号CEPと
同一パルス幅の出力制御パルス信号ALPを発生させる
ことができる。
に、チップイネーブル信号/CEが「H」から「L」に
遷移した場合においても、アドレス信号AINが「H」
の場合に、チップイネーブル信号/CEが「H」から
「L」に遷移した場合においても、立ち下がりのタイミ
ングにずれのない出力制御パルス信号ALPを得ること
ができる。
生回路は、例えば、図5に示すように構成することもで
きる。図中、211はチップイネーブル・パルス信号C
EPが入力されるチップイネーブル・パルス信号入力端
子、212〜215は遅延回路を構成するインバータ、
216はOR回路、217はアドレスパルス信号通過制
御信号CONTが出力されるアドレスパルス信号通過制
御信号出力端子である。
制御信号発生回路の動作を示す波形図であり、図6
(A)はチップイネーブル・パルス信号CEPの電圧波
形、図6(B)はインバータ215の出力電圧波形、図
6(C)はアドレスパルス信号通過制御信号CONTの
電圧波形を示している。
過制御信号CONTの立ち下がりタイミングが、アドレ
ス信号AINが「L」の場合にチップイネーブル信号/
CEが「H」から「L」に遷移することにより発生する
アドレスパルス信号ADDPの立ち下がりタイミングと
同一又は若干遅くなるように、インバータ212〜21
5の遅延時間が設定される。
号通過制御信号発生回路を設け、このアドレスパルス信
号通過制御信号発生回路から出力されるアドレスパルス
信号通過制御信号CONTを図1に示すアドレスパルス
信号通過制御回路200のアドレスパルス信号通過制御
信号入力端子201に入力させるようにした場合におけ
る図1に示す回路の動作波形は、図7に示すようにな
る。
の電圧波形、図7(B)はチップイネーブル信号/CE
の電圧波形、図7(C)は内部チップイネーブル信号C
EBの電圧波形を示している。
圧波形、図7(E)はOR回路11の出力電圧波形、図
7(F)はアドレスパルス信号ADDPの電圧波形、図
7(G)はアドレスパルス信号通過制御信号CONTの
電圧波形を示している。
力電圧波形、図7(I)はチップイネーブル・パルス信
号CEPの電圧波形、図7(J)は出力制御パルス信号
ALPの電圧波形、図7(K)は出力データDOUTの
変化を示している。
ルス信号通過制御信号発生回路を設け、このアドレスパ
ルス信号通過制御信号発生回路から出力されるアドレス
パルス信号通過制御信号CONTを図1に示すアドレス
パルス信号通過制御回路200のアドレスパルス信号通
過制御信号入力端子201に入力させるようにした場合
にも、アドレス信号AINが「L」の場合に、チップイ
ネーブル信号/CEが「H」から「L」に遷移すること
により発生するアドレスパルス信号ADDPのOR回路
16への通過を遮断することができる。
ブル・パルス信号CEPがOR回路16に入力されるこ
とにより、このチップイネーブル・パルス信号CEPと
同一パルス幅の出力制御パルス信号ALPを発生させる
ことができる。
に、チップイネーブル信号/CEが「H」から「L」に
遷移した場合においても、アドレス信号AINが「H」
の場合に、チップイネーブル信号/CEが「H」から
「L」に遷移した場合においても、立ち下がりのタイミ
ングにずれのない出力制御パルス信号ALPを得ること
ができる。
生回路は、例えば、図8に示すようにも構成することが
できる。図中、218は内部チップイネーブル信号CE
Bが入力される内部チップイネーブル信号入力端子、2
19は「L」に固定される端子、220はアドレスパル
ス信号ADDPが入力されるアドレスパルス信号入力端
子である。
〜228はインバータ、229はAND回路、230は
NOR回路、231、232はNAND回路、233は
アドレスパルス信号通過制御信号CONTが出力される
アドレスパルス信号通過制御信号出力端子である。
号発生回路を設けた場合においては、図6(C)に示す
ようなアドレスパルス信号通過制御信号CONTを得る
ことができ、この結果、図1に示す回路の動作波形は、
図7に示す場合と同様になる。
ブル・パルス信号CEPがOR回路16に入力されるこ
とにより、このチップイネーブル・パルス信号CEPと
同一パルス幅の出力制御パルス信号ALPを発生させる
ことができる。
に、チップイネーブル信号/CEが「H」から「L」に
遷移した場合においても、アドレス信号AINが「H」
の場合に、チップイネーブル信号/CEが「H」から
「L」に遷移した場合においても、立ち下がりのタイミ
ングにずれのない出力制御パルス信号ALPを得ること
ができる。
ス信号AINが「L」の場合におけるチップイネーブル
・アクセス・タイムtCEと、アドレス信号AINが
「H」の場合におけるチップイネーブル・アクセス・タ
イムtCEとを同一にし、チップイネーブル・アクセス・
タイムtCEの安定化を図ることができるので、リード動
作の高速化を図ることができる。
力制御パルス信号ALPを生成するに必要な回路を示し
ている。なお、図15に対応する部分には同一符号を付
し、その重複説明は省略する。
良したものであり、図15に示す回路においては、イン
バータ35の出力端子をNOR回路43の一方の入力端
子に接続すると共に、インバータ34の出力端子をNO
R回路44の一方の入力端子に接続しているが、図9に
示す回路においては、NAND回路38の出力端子をN
OR回路43の一方の入力端子に接続すると共に、NA
ND回路39の出力端子をNOR回路44の一方の入力
端子に接続させ、その他については、図15に示す回路
と同様に構成したものである。
チップイネーブル信号CEは、インバータ34、35の
出力レベルが変化する場合、これが確定してから、
「L」から「H」に遷移するように、チップイネーブル
信号/CEよりも遅延させる必要がある。
図10に示すようになる。ここに、図10(A)はアド
レス信号AINの電圧波形、図10(B)はチップイネ
ーブル信号/CEの電圧波形、図10(C)は内部チッ
プイネーブル信号CEの電圧波形を示している。
ADDPの電圧波形、図10(E)はチップイネーブル
・パルス信号CEPの電圧波形、図10(F)は出力制
御パルス信号ALPの電圧波形、図10(G)は出力デ
ータDOUTの変化を示している。
チップイネーブル信号CEを、インバータ34、35の
出力レベルが確定してから、「L」から「H」に遷移す
るように、チップイネーブル信号/CEよりも遅延させ
ると共に、NAND回路38、39の出力を処理してア
ドレスパルス信号ADDPを生成するようにしている。
場合にチップイネーブル信号/CEが「H」から「L」
に遷移した場合においても、アドレス信号AINが
「H」の場合にチップイネーブル信号/CEが「H」か
ら「L」に反転した場合においても、立ち下がりのタイ
ミングにずれのない出力制御パルス信号ALPを得るこ
とができる。
アドレス信号AINが「L」の場合におけるチップイネ
ーブル・アクセス・タイムtCEと、アドレス信号AIN
が「H」の場合におけるチップイネーブル・アクセス・
タイムtCEとを同一にし、チップイネーブル・アクセス
・タイムtCEの安定化を図ることができるので、リード
動作の高速化を図ることができる。
ら供給されるチップイネーブル信号が非活性レベルから
活性レベルに遷移した場合、出力制御パルス信号を、外
部から供給されているアドレス信号のレベルに関係な
く、同一タイミングで出力する出力制御パルス信号発生
回路を備えるとしているので、出力タイミングにずれの
ない安定した出力制御パルス信号を得ることができる。
したがって、アドレス信号が一方のレベルにある場合に
おけるチップイネーブル・アクセス・タイムと、アドレ
ス信号が他方のレベルにある場合におけるチップイネー
ブル・アクセス・タイムとを同一にし、チップイネーブ
ル・アクセス・タイムの安定化を図り、データ読出しの
高速化を図ることができる。
発生させるに必要な回路)を示す回路図である。
御信号発生回路の構成例を示す回路図である。
生回路の動作を示す波形図である。
生回路を使用した場合の図1に示す回路の動作を示す波
形図である。
の構成例を示す回路図である。
生回路の動作を示す波形図である。
生回路を使用した場合の図1に示す回路の動作を示す波
形図である。
に他の構成例を示す回路図である。
アドレスパルス信号発生回路及び出力制御パルス信号発
生回路)を示す回路図である。
バッファ、アドレスパルス信号発生回路及び出力制御パ
ルス信号発生回路)を示す回路図である。
号(内部チップイネーブル信号)・CEP信号(チップ
イネーブル・パルス信号)発生回路を示す回路図であ
る。
路の動作を示す波形図である。
る。
バッファ、アドレスパルス信号発生回路及び出力制御パ
ルス信号発生回路)を示す回路図である。
る。
Claims (2)
- 【請求項1】内部回路を活性状態にするか又は非活性状
態にするかを指示する外部から供給されるチップイネー
ブル信号が非活性レベルから活性レベルに遷移した場合
に、所定のパルス幅のチップイネーブル・パルス信号を
発生するチップイネーブル・パルス信号発生回路と、外
部から供給されているアドレス信号のレベルに関係な
く、前記チップイネーブル信号が非活性レベルから活性
レベルに遷移した場合には、アドレスパルス信号を発生
するアドレスパルス信号発生回路と、このアドレスパル
ス信号発生回路の出力と、前記チップイネーブル・パル
ス信号発生回路の出力とを論理和処理することにより所
定の内部制御信号を発生する内部制御信号発生回路とを
備えて構成されていることを特徴とする半導体記憶装
置。 - 【請求項2】前記アドレスパルス信号発生回路は、前記
チップイネーブル信号を非活性レベルから活性レベルに
遷移することにより外部から取り込まれたアドレス信号
と、このアドレス信号を内部で反転してなるアドレス信
号とを、前記チップイネーブル信号の遷移タイミングよ
りも遅いタイミングで内部的に確定させたアドレス信号
に基づいて、前記アドレスパルス信号を発生させるよう
に構成されていることを特徴とする請求項1記載の半導
体記憶装置。
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