JPH11110968A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11110968A JPH11110968A JP9271215A JP27121597A JPH11110968A JP H11110968 A JPH11110968 A JP H11110968A JP 9271215 A JP9271215 A JP 9271215A JP 27121597 A JP27121597 A JP 27121597A JP H11110968 A JPH11110968 A JP H11110968A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- enable signal
- signal
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 書込み制御回路の誤動作を防止するととも
に、十分な書込み動作マージンを確保できる半導体記憶
装置を提供する。 【解決手段】 入力回路30は、ロウアドレスストロー
ブ信号とライトイネーブル信号が入力されるNOR回路
36と、除去能力の異なるノイズ除去回路39,40
と、ノイズ除去回路39,40の出力が入力されるNA
ND回路38とから構成され、データ出力イネーブル信
号に基づいてノイズ除去回路39,40の何れかを選択
する。この構成により、データ書込み時はノイズ除去回
路39が選択され、書込み動作はあらかじめ設定された
適正な遅延量にて行われ、データ読み出し時は、ノイズ
除去できる大きな遅延量に設定してあるノイズ除去回路
40が選択されるので、読み出し動作時における書込み
制御回路31の誤動作を未然に防止することができる。
に、十分な書込み動作マージンを確保できる半導体記憶
装置を提供する。 【解決手段】 入力回路30は、ロウアドレスストロー
ブ信号とライトイネーブル信号が入力されるNOR回路
36と、除去能力の異なるノイズ除去回路39,40
と、ノイズ除去回路39,40の出力が入力されるNA
ND回路38とから構成され、データ出力イネーブル信
号に基づいてノイズ除去回路39,40の何れかを選択
する。この構成により、データ書込み時はノイズ除去回
路39が選択され、書込み動作はあらかじめ設定された
適正な遅延量にて行われ、データ読み出し時は、ノイズ
除去できる大きな遅延量に設定してあるノイズ除去回路
40が選択されるので、読み出し動作時における書込み
制御回路31の誤動作を未然に防止することができる。
Description
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にデータ出力時における入力回路の制御の方式に
係るものである。
し、特にデータ出力時における入力回路の制御の方式に
係るものである。
【0002】
【従来の技術】図5に従来の半導体記憶装置の全体のブ
ロック図を示し、その動作を図6および図7を参照しな
がら説明する。図5において、101はメモリセルであ
る。102はメモリセル101へのデータの読み出しを
行うセンスアンプである。103はセンスアンプ102
につながるデータバス112をリードデータバス113
およびライトデータバス114のいずれかに選択的に接
続するバス切換回路である。104はリードデータバス
113を通してバス切換回路103に接続されたリード
アンプである。105はライトデータバス114を通し
てバス切換回路103に接続されたライトアンプであ
る。106はリードアンプ104の出力信号をデータ出
力イネーブル信号に応答してデータ出力Dout として出
力する出力バッファ回路である。107はデータ入力D
inをライトアンプ105に供給する入力バッファ回路で
ある。108は外部入力信号としてのロウアドレススト
ローブ信号XRAS、コラムアドレスストローブ信号X
CAS、ライトイネーブル信号XWEおよびアウトプッ
トイネーブル信号XOEを入力とし、データ出力イネー
ブル信号を出力する内部回路である。111は外部入力
信号としてのロウアドレスストローブ信号XRAS、コ
ラムアドレスストローブ信号XCASおよびライトイネ
ーブル信号XWEを入力する入力回路である。110は
入力回路111の出力信号に基づいてデータ書込み信号
を発生してバス切換回路103へ与える書込み制御回路
である。IXRASは内部ロウアドレスストローブ信号
である。
ロック図を示し、その動作を図6および図7を参照しな
がら説明する。図5において、101はメモリセルであ
る。102はメモリセル101へのデータの読み出しを
行うセンスアンプである。103はセンスアンプ102
につながるデータバス112をリードデータバス113
およびライトデータバス114のいずれかに選択的に接
続するバス切換回路である。104はリードデータバス
113を通してバス切換回路103に接続されたリード
アンプである。105はライトデータバス114を通し
てバス切換回路103に接続されたライトアンプであ
る。106はリードアンプ104の出力信号をデータ出
力イネーブル信号に応答してデータ出力Dout として出
力する出力バッファ回路である。107はデータ入力D
inをライトアンプ105に供給する入力バッファ回路で
ある。108は外部入力信号としてのロウアドレススト
ローブ信号XRAS、コラムアドレスストローブ信号X
CAS、ライトイネーブル信号XWEおよびアウトプッ
トイネーブル信号XOEを入力とし、データ出力イネー
ブル信号を出力する内部回路である。111は外部入力
信号としてのロウアドレスストローブ信号XRAS、コ
ラムアドレスストローブ信号XCASおよびライトイネ
ーブル信号XWEを入力する入力回路である。110は
入力回路111の出力信号に基づいてデータ書込み信号
を発生してバス切換回路103へ与える書込み制御回路
である。IXRASは内部ロウアドレスストローブ信号
である。
【0003】図6はデータ読み出し動作時に生成される
データ出力イネーブル信号およびそその他の信号のタイ
ムチャートを示している。図6において、(a)はロウ
アドレスストローブ信号XRASを、(b)はコラムア
ドレスストローブ信号XCASを、(c)はライトイネ
ーブル信号XWEを、(d)はアウトプットイネーブル
信号XOEを、(e)はデータ出力イネーブル信号を、
(f)は出力データを示している。なお、Hi−Zはハ
イインピーダンス状態を示している。
データ出力イネーブル信号およびそその他の信号のタイ
ムチャートを示している。図6において、(a)はロウ
アドレスストローブ信号XRASを、(b)はコラムア
ドレスストローブ信号XCASを、(c)はライトイネ
ーブル信号XWEを、(d)はアウトプットイネーブル
信号XOEを、(e)はデータ出力イネーブル信号を、
(f)は出力データを示している。なお、Hi−Zはハ
イインピーダンス状態を示している。
【0004】図7はデータ書込み動作時に生成されるデ
ータ書込み信号およびその他の信号のタイムチャートを
示している。図7において、(a)はロウアドレススト
ローブ信号XRASを、(b)はコラムアドレスストロ
ーブ信号XCASを、(c)はライトイネーブル信号X
WEを、(d)はライトデータバス114の状態を、
(e)はデータバス112の状態を、(f)はデータ書
込み信号を示している。
ータ書込み信号およびその他の信号のタイムチャートを
示している。図7において、(a)はロウアドレススト
ローブ信号XRASを、(b)はコラムアドレスストロ
ーブ信号XCASを、(c)はライトイネーブル信号X
WEを、(d)はライトデータバス114の状態を、
(e)はデータバス112の状態を、(f)はデータ書
込み信号を示している。
【0005】以下、この半導体記憶装置におけるデータ
出力イネーブル信号とデータ書込み信号について説明す
る。まず、データ出力イネーブル信号の説明をする。メ
モリセル101のデータは、センスアンプ102で増幅
された後、データバス112を経て、データ読み出し動
作時にはバス切換回路103によってリードデータバス
113に接続され、リードアンプ104で増幅された後
に出力バッファ回路106に入力される。この出力バッ
ファ回路106は、内部回路108で発生されるデータ
出力イネーブル信号によって制御されており、図6のタ
イミングチャートに示すタイミングで、すなわちデータ
出力イネーブル信号の“L”から“H”への変化を受け
てデータを外部に出力する。
出力イネーブル信号とデータ書込み信号について説明す
る。まず、データ出力イネーブル信号の説明をする。メ
モリセル101のデータは、センスアンプ102で増幅
された後、データバス112を経て、データ読み出し動
作時にはバス切換回路103によってリードデータバス
113に接続され、リードアンプ104で増幅された後
に出力バッファ回路106に入力される。この出力バッ
ファ回路106は、内部回路108で発生されるデータ
出力イネーブル信号によって制御されており、図6のタ
イミングチャートに示すタイミングで、すなわちデータ
出力イネーブル信号の“L”から“H”への変化を受け
てデータを外部に出力する。
【0006】このように、データ出力イネーブル信号
は、外部入力信号であるロウアドレスストローブ信号X
RAS、コラムアドレスストローブ信号XCAS、ライ
トイネーブル信号XWE、アウトプットイネーブル信号
XOEを用いて内部発生され、データ読み出し動作時に
“H”アクティブとなって、メモリセル101のデータ
を外部に出力する信号である。
は、外部入力信号であるロウアドレスストローブ信号X
RAS、コラムアドレスストローブ信号XCAS、ライ
トイネーブル信号XWE、アウトプットイネーブル信号
XOEを用いて内部発生され、データ読み出し動作時に
“H”アクティブとなって、メモリセル101のデータ
を外部に出力する信号である。
【0007】つぎに、データ書込み信号について説明す
る。データ書込み動作時には、外部から入力されたデー
タは、ライトアンプ105で増幅された後、ライトデー
タバス114を経て、バス切換回路103にてデータバ
ス112に接続され、メモリセル101に書き込まれ
る。ここで、バス切換回路103は入力回路111で内
部発生されるデータ書込み信号で制御されており、デー
タバス112をデータ読み出し動作時にはリードデータ
バス113に、またデータ書込み動作時にはライトデー
タバス114に接続する。
る。データ書込み動作時には、外部から入力されたデー
タは、ライトアンプ105で増幅された後、ライトデー
タバス114を経て、バス切換回路103にてデータバ
ス112に接続され、メモリセル101に書き込まれ
る。ここで、バス切換回路103は入力回路111で内
部発生されるデータ書込み信号で制御されており、デー
タバス112をデータ読み出し動作時にはリードデータ
バス113に、またデータ書込み動作時にはライトデー
タバス114に接続する。
【0008】このように、データ書込み信号は、外部入
力信号であるロウアドレスストローブ信号XRAS、コ
ラムアドレスストローブ信号XCAS、ライトイネーブ
ル信号XWEを用いて内部発生され、データ書込み動作
時に“H”アクティブとなり、ライトデータバス114
とデータバス112を接続して入力データをメモリセル
101に書き込む信号である。
力信号であるロウアドレスストローブ信号XRAS、コ
ラムアドレスストローブ信号XCAS、ライトイネーブ
ル信号XWEを用いて内部発生され、データ書込み動作
時に“H”アクティブとなり、ライトデータバス114
とデータバス112を接続して入力データをメモリセル
101に書き込む信号である。
【0009】ここで、図6および図7のタイムチャート
について詳しく説明する。まず、データ出力イネーブル
信号は、図6に示すように、データ読み出し動作時にロ
ウアドレスストローブ信号XRASが“L”、ライトイ
ネーブル信号XWEが“H”で、かつコラムアドレスス
トローブ信号XCASの“H”から“L”への変化か、
アウトプットイネーブル信号XOEの“H”から“L”
への変化の遅い方のタイミング(実線または破線)でイ
ネーブルとなって、メモリセル101のデータを外部に
出力する信号である。
について詳しく説明する。まず、データ出力イネーブル
信号は、図6に示すように、データ読み出し動作時にロ
ウアドレスストローブ信号XRASが“L”、ライトイ
ネーブル信号XWEが“H”で、かつコラムアドレスス
トローブ信号XCASの“H”から“L”への変化か、
アウトプットイネーブル信号XOEの“H”から“L”
への変化の遅い方のタイミング(実線または破線)でイ
ネーブルとなって、メモリセル101のデータを外部に
出力する信号である。
【0010】つぎに、データ書込み信号は、図7に示す
ように、データ書込み動作時に、ロウアドレスストロー
ブ信号XRASが“L”で、かつコラムアドレスストロ
ーブ信号XCASの“H”から“L”への変化か、ライ
トイネーブル信号XWEの“H”から“L”への変化の
遅い方のタイミングでイネーブルとなり、データバス1
12をライトデータバス114に接続することによっ
て、入力データをメモリセル101に書き込む信号であ
る。
ように、データ書込み動作時に、ロウアドレスストロー
ブ信号XRASが“L”で、かつコラムアドレスストロ
ーブ信号XCASの“H”から“L”への変化か、ライ
トイネーブル信号XWEの“H”から“L”への変化の
遅い方のタイミングでイネーブルとなり、データバス1
12をライトデータバス114に接続することによっ
て、入力データをメモリセル101に書き込む信号であ
る。
【0011】図7は、初期状態として“L”データを記
憶しているメモリセルに“H”データを書き込む場合の
タイミングチャートを示したものである。ロウアドレス
ストローブ信号XRAS、コラムアドレスストローブ信
号XCAS、ライトイネーブル信号XWEにより書込み
動作が確定すると、外部からの“H”データがライトア
ンプ105で増幅され、ライトデータバス114の状態
は、WDB=“H”、XWDB=“L”となる。このと
き、データバス112の状態は、メモリセル101の
“L”データが読み出されてDB=“L”、XDB=
“H”となっている。ここで、データ書込み信号がイネ
ーブルになると、ライトデータバス114とデータバス
112とが接続、すなわちWDBとXDBとが接続さ
れ、XWDBとDBが接続されるので、DBは“L”か
ら“H”、XDBは“H”から“L”となって、メモリ
セル101には、“H”データが書き込まれる。
憶しているメモリセルに“H”データを書き込む場合の
タイミングチャートを示したものである。ロウアドレス
ストローブ信号XRAS、コラムアドレスストローブ信
号XCAS、ライトイネーブル信号XWEにより書込み
動作が確定すると、外部からの“H”データがライトア
ンプ105で増幅され、ライトデータバス114の状態
は、WDB=“H”、XWDB=“L”となる。このと
き、データバス112の状態は、メモリセル101の
“L”データが読み出されてDB=“L”、XDB=
“H”となっている。ここで、データ書込み信号がイネ
ーブルになると、ライトデータバス114とデータバス
112とが接続、すなわちWDBとXDBとが接続さ
れ、XWDBとDBが接続されるので、DBは“L”か
ら“H”、XDBは“H”から“L”となって、メモリ
セル101には、“H”データが書き込まれる。
【0012】図8に図5に示した従来の半導体記憶装置
におけるデータ書込み系の入力回路の具体例を示す。図
8において、60は入力回路、61は書込み制御回路で
ある。62は外部入力信号であるロウアドレスストロー
ブ信号XRASの入力端子、63は外部入力信号である
ライトイネーブル信号XWEの入力端子、64はデータ
書込み信号の出力端子である。入力回路60は、NOR
回路65で構成されており、ロウアドレスストローブ信
号XRASとライトイネーブル信号XWEとがNOR回
路65に入力され、NOR回路65の出力信号が書込み
制御回路61の入力信号となり、書込み制御回路61か
らデータ書込み信号64が出力される構成である。な
お、書込み制御回路61は、入力回路60の出力信号に
基づいて、半導体記憶装置内部の書込み動作を可能にす
るデータバス書込み信号を発生する動作をする。
におけるデータ書込み系の入力回路の具体例を示す。図
8において、60は入力回路、61は書込み制御回路で
ある。62は外部入力信号であるロウアドレスストロー
ブ信号XRASの入力端子、63は外部入力信号である
ライトイネーブル信号XWEの入力端子、64はデータ
書込み信号の出力端子である。入力回路60は、NOR
回路65で構成されており、ロウアドレスストローブ信
号XRASとライトイネーブル信号XWEとがNOR回
路65に入力され、NOR回路65の出力信号が書込み
制御回路61の入力信号となり、書込み制御回路61か
らデータ書込み信号64が出力される構成である。な
お、書込み制御回路61は、入力回路60の出力信号に
基づいて、半導体記憶装置内部の書込み動作を可能にす
るデータバス書込み信号を発生する動作をする。
【0013】
【発明が解決しようとする課題】図9に半導体記憶装置
におけるデータ読み出し動作時のタイミングチャートを
示す。図9において、(a)はロウアドレスストローブ
信号XRAS、(b)は外部入力信号であるコラムアド
レスストローブ信号XCAS、(c)は外部入力信号で
あるアウトプットイネーブル信号XOE、(d)はデー
タ出力イネーブル信号、(e)は出力データ、(f)は
接地電源電圧VSS、(g)はライトイネーブル信号、
(h)はデータ書込み信号である。
におけるデータ読み出し動作時のタイミングチャートを
示す。図9において、(a)はロウアドレスストローブ
信号XRAS、(b)は外部入力信号であるコラムアド
レスストローブ信号XCAS、(c)は外部入力信号で
あるアウトプットイネーブル信号XOE、(d)はデー
タ出力イネーブル信号、(e)は出力データ、(f)は
接地電源電圧VSS、(g)はライトイネーブル信号、
(h)はデータ書込み信号である。
【0014】読み出し動作時において、図9(c)のア
ウトプットイネーブル信号XOEが“L”、同図(g)
のライトイネーブル信号XWEが“H”で、同図(a)
のロウアドレスストローブ信号XRASおよび同図
(b)のコラムアドレスストローブ信号XCASがイネ
ーブルになると、同図(d)のデータ出力イネーブル信
号が“H”となり、このデータ出力イネーブル信号に基
づいて同図(e)のデータが出力される。
ウトプットイネーブル信号XOEが“L”、同図(g)
のライトイネーブル信号XWEが“H”で、同図(a)
のロウアドレスストローブ信号XRASおよび同図
(b)のコラムアドレスストローブ信号XCASがイネ
ーブルになると、同図(d)のデータ出力イネーブル信
号が“H”となり、このデータ出力イネーブル信号に基
づいて同図(e)のデータが出力される。
【0015】今、図9(e)に示すように、“H”から
“L”のデータ出力時には、瞬時電流により、同図
(f)の接地電源電圧VSSのレベルが瞬時的に上昇す
ることにより、同図(g)のライトイネーブル信号XW
Eの対VSSレベルが瞬時的に低くなる、すなわち、ラ
イトイネーブル信号XWEに下向きノイズが印加されて
しまう。ここで、ライトイネーブル信号XWEの下向き
ノイズにより、その影響が入力回路60の出力信号にも
現れる。このライトイネーブル信号XWEの下向きノイ
ズによって書込み制御回路61が動作すると、同図
(h)のデータ書込み信号がイネーブルとなり、データ
読み出し動作中にもかかわらず、データの誤書込みが発
生し、メモリセルのデータが破壊されてしまうという問
題がある。
“L”のデータ出力時には、瞬時電流により、同図
(f)の接地電源電圧VSSのレベルが瞬時的に上昇す
ることにより、同図(g)のライトイネーブル信号XW
Eの対VSSレベルが瞬時的に低くなる、すなわち、ラ
イトイネーブル信号XWEに下向きノイズが印加されて
しまう。ここで、ライトイネーブル信号XWEの下向き
ノイズにより、その影響が入力回路60の出力信号にも
現れる。このライトイネーブル信号XWEの下向きノイ
ズによって書込み制御回路61が動作すると、同図
(h)のデータ書込み信号がイネーブルとなり、データ
読み出し動作中にもかかわらず、データの誤書込みが発
生し、メモリセルのデータが破壊されてしまうという問
題がある。
【0016】なお、このライトイネーブル信号XWEの
下向きノイズに対しては、入力回路60に遅延素子を利
用して短時間のノイズパルスを吸収し、内部回路へ伝送
しないように機能するノイズ除去回路を設けてノイズ耐
性を強化する方法があるが、副作用としてデータの書込
み動作が遅延してしまうという問題がある。したがっ
て、本発明の目的は、データ読み出し中のデータ誤書込
みを防止することができ、しかも、十分な書込み動作マ
ージンを確保することができる半導体記憶装置を提供す
るである。
下向きノイズに対しては、入力回路60に遅延素子を利
用して短時間のノイズパルスを吸収し、内部回路へ伝送
しないように機能するノイズ除去回路を設けてノイズ耐
性を強化する方法があるが、副作用としてデータの書込
み動作が遅延してしまうという問題がある。したがっ
て、本発明の目的は、データ読み出し中のデータ誤書込
みを防止することができ、しかも、十分な書込み動作マ
ージンを確保することができる半導体記憶装置を提供す
るである。
【0017】
【課題を解決するための手段】請求項1記載の半導体記
憶装置は、データ出力イネーブル信号に基づいて外部入
力信号の入力回路を制御するようにしている。この構成
によると、ノイズによるデータ読み出し動作時における
書込み制御回路の誤動作を未然に防止でき、しかも、除
去能力の高いノイズ除去回路は不要になるので十分な書
込み動作マージンを確保することができる。
憶装置は、データ出力イネーブル信号に基づいて外部入
力信号の入力回路を制御するようにしている。この構成
によると、ノイズによるデータ読み出し動作時における
書込み制御回路の誤動作を未然に防止でき、しかも、除
去能力の高いノイズ除去回路は不要になるので十分な書
込み動作マージンを確保することができる。
【0018】請求項2記載の半導体記憶装置は、データ
出力イネーブル信号に基づいてライトイネーブル信号の
入力回路を制御するようにしている。この構成による
と、ノイズによるデータ読み出し動作時における書込み
制御回路の誤動作を未然に防止でき、しかも、除去能力
の高いノイズ除去回路は不要になるので十分な書込み動
作マージンを確保することができる。
出力イネーブル信号に基づいてライトイネーブル信号の
入力回路を制御するようにしている。この構成による
と、ノイズによるデータ読み出し動作時における書込み
制御回路の誤動作を未然に防止でき、しかも、除去能力
の高いノイズ除去回路は不要になるので十分な書込み動
作マージンを確保することができる。
【0019】請求項3記載の半導体記憶装置は、請求項
2記載の半導体記憶装置において、ロウアドレスストロ
ーブ信号とデータ出力イネーブル信号とが入力されるO
R回路と、OR回路の出力信号とライトイネーブル信号
とが入力されるNOR回路とで入力回路を構成し、デー
タ出力イネーブル信号に基づいて、ライトイネーブル信
号の入力をデータ書込み動作時には有効とし、データ読
み出し動作時には無効としている。
2記載の半導体記憶装置において、ロウアドレスストロ
ーブ信号とデータ出力イネーブル信号とが入力されるO
R回路と、OR回路の出力信号とライトイネーブル信号
とが入力されるNOR回路とで入力回路を構成し、デー
タ出力イネーブル信号に基づいて、ライトイネーブル信
号の入力をデータ書込み動作時には有効とし、データ読
み出し動作時には無効としている。
【0020】この構成によると、ノイズによるデータ読
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、除去能力の高いノイズ除去回路は不
要になるので十分な書込み動作マージンを確保すること
ができる。請求項4記載の半導体記憶装置は、請求項2
記載の半導体記憶装置において、入力回路を以下のよう
に構成している。すなわち、ロウアドレスストローブ信
号をゲート入力とする第1のP型MOSトランジスタ
と、ライトイネーブル信号をゲート入力とする第2のP
型MOSトランジスタと、ライトイネーブル信号をゲー
ト入力とする第1および第2のN型MOSトランジスタ
とを縦列接続し、第1のP型MOSトランジスタのソー
スには供給電源を接続し、第1のP型MOSトランジス
タのドレインには第2のP型MOSトランジスタのソー
スを接続し、第2のP型MOSトランジスタのドレイン
には第1のN型MOSトランジスタのドレインを接続
し、第1のN型MOSトランジスタのソースには第2の
N型MOSトランジスタのドレインを接続し、第2のN
型MOSトランジスタのソースには接地電源を接続し、
第2のN型MOSトランジスタのドレインと接地電源と
の間にはデータ出力イネーブル信号をゲート入力とする
第3のN型MOSトランジスタを配置し、第1のN型M
OSトランジスタのドレインと接地電源との間にはロウ
アドレスイネーブル信号をゲート入力とする第4のN型
MOSトランジスタを配置することにより入力回路を構
成し、データ出力イネーブル信号に基づいて、データ読
み出し時のライトイネーブル信号の入力しきい値レベル
をデータ書込み時の入力しきい値レベルより低くしてい
る。
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、除去能力の高いノイズ除去回路は不
要になるので十分な書込み動作マージンを確保すること
ができる。請求項4記載の半導体記憶装置は、請求項2
記載の半導体記憶装置において、入力回路を以下のよう
に構成している。すなわち、ロウアドレスストローブ信
号をゲート入力とする第1のP型MOSトランジスタ
と、ライトイネーブル信号をゲート入力とする第2のP
型MOSトランジスタと、ライトイネーブル信号をゲー
ト入力とする第1および第2のN型MOSトランジスタ
とを縦列接続し、第1のP型MOSトランジスタのソー
スには供給電源を接続し、第1のP型MOSトランジス
タのドレインには第2のP型MOSトランジスタのソー
スを接続し、第2のP型MOSトランジスタのドレイン
には第1のN型MOSトランジスタのドレインを接続
し、第1のN型MOSトランジスタのソースには第2の
N型MOSトランジスタのドレインを接続し、第2のN
型MOSトランジスタのソースには接地電源を接続し、
第2のN型MOSトランジスタのドレインと接地電源と
の間にはデータ出力イネーブル信号をゲート入力とする
第3のN型MOSトランジスタを配置し、第1のN型M
OSトランジスタのドレインと接地電源との間にはロウ
アドレスイネーブル信号をゲート入力とする第4のN型
MOSトランジスタを配置することにより入力回路を構
成し、データ出力イネーブル信号に基づいて、データ読
み出し時のライトイネーブル信号の入力しきい値レベル
をデータ書込み時の入力しきい値レベルより低くしてい
る。
【0021】この構成によると、ノイズによるデータ読
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、除去能力の高いノイズ除去回路は不
要になるので十分な書込み動作マージンを確保すること
ができる。請求項5記載の半導体記憶装置は、請求項2
記載の半導体記憶装置において、ロウアドレスストロー
ブ信号とライトイネーブル信号とが入力されるNOR回
路と、ノイズ除去能力の異なる2つのノイズ除去回路
と、2つのノイズ除去回路の出力信号が入力されるNA
ND回路とで入力回路を構成し、2つのノイズ除去回路
のうちの1つのノイズ除去回路には、NOR回路の出力
信号とデータ出力イネーブル信号とを入力し、もう1つ
のノイズ除去回路には、NOR回路の出力信号とデータ
出力イネーブル信号の反転信号とを入力し、データ出力
イネーブル信号に基づいて、データ書込み動作時にはノ
イズ除去能力の小さなノイズ除去回路を選択し、データ
読み出し動作時にはノイズ除去能力の大きなノイズ除去
回路が選択するようにしている。
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、除去能力の高いノイズ除去回路は不
要になるので十分な書込み動作マージンを確保すること
ができる。請求項5記載の半導体記憶装置は、請求項2
記載の半導体記憶装置において、ロウアドレスストロー
ブ信号とライトイネーブル信号とが入力されるNOR回
路と、ノイズ除去能力の異なる2つのノイズ除去回路
と、2つのノイズ除去回路の出力信号が入力されるNA
ND回路とで入力回路を構成し、2つのノイズ除去回路
のうちの1つのノイズ除去回路には、NOR回路の出力
信号とデータ出力イネーブル信号とを入力し、もう1つ
のノイズ除去回路には、NOR回路の出力信号とデータ
出力イネーブル信号の反転信号とを入力し、データ出力
イネーブル信号に基づいて、データ書込み動作時にはノ
イズ除去能力の小さなノイズ除去回路を選択し、データ
読み出し動作時にはノイズ除去能力の大きなノイズ除去
回路が選択するようにしている。
【0022】この構成によると、ノイズによるデータ読
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、データ読み出し時とデータ書込み時
とでノイズ除去回路を選択しているので、十分な書込み
動作マージンを確保することができる。請求項6記載の
半導体記憶装置は、外部入力信号の入力回路にノイズ除
去能力の異なる複数個のノイズ除去回路を有し、動作モ
ードに応じて複数個のノイズ除去回路の中から最適なノ
イズ除去回路を選択的に使用可能としている。
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、データ読み出し時とデータ書込み時
とでノイズ除去回路を選択しているので、十分な書込み
動作マージンを確保することができる。請求項6記載の
半導体記憶装置は、外部入力信号の入力回路にノイズ除
去能力の異なる複数個のノイズ除去回路を有し、動作モ
ードに応じて複数個のノイズ除去回路の中から最適なノ
イズ除去回路を選択的に使用可能としている。
【0023】この構成によると、動作モードに応じてノ
イズ除去能力を最適に設定することができるので、ノイ
ズ除去を優先する動作モードでは、ノイズ除去能力を高
め、動作遅延の回避を優先する動作モードでは動作遅延
を少なくすることができる。したがって、ノイズによる
データ読み出し動作時における書込み制御回路の誤動作
を未然に防止でき、しかも、データ読み出し時とデータ
書込み時とでノイズ除去回路を選択しているので、十分
な書込み動作マージンを確保することができる。
イズ除去能力を最適に設定することができるので、ノイ
ズ除去を優先する動作モードでは、ノイズ除去能力を高
め、動作遅延の回避を優先する動作モードでは動作遅延
を少なくすることができる。したがって、ノイズによる
データ読み出し動作時における書込み制御回路の誤動作
を未然に防止でき、しかも、データ読み出し時とデータ
書込み時とでノイズ除去回路を選択しているので、十分
な書込み動作マージンを確保することができる。
【0024】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図1に本発明の第1の実施の
形態の半導体記憶装置のブロック図を示す。図1におい
て、109は従来例の入力回路111に代わる、入力回
路で、内部回路108から出力されるデータ出力イネー
ブル信号が入力されている点が入力回路111とは異な
る。この実施の形態では、外部入力信号であるライトイ
ネーブル信号の入力回路109にデータ出力イネーブル
信号を加えることで、データ出力時に、データ出力イネ
ーブル信号に基づいて入力回路109を制御するように
している。その制御としては、例えば、ライトイネーブ
ル信号の有効・無効を制御することが考えられる。すな
わち、データ出力イネーブル信号がアクティブのとき
は、ライトイネーブル信号を無効にし、データ出力イネ
ーブル信号がアクティブではないときは、ライトイネー
ブル信号を有効にするというような制御を行う。
を参照しながら説明する。図1に本発明の第1の実施の
形態の半導体記憶装置のブロック図を示す。図1におい
て、109は従来例の入力回路111に代わる、入力回
路で、内部回路108から出力されるデータ出力イネー
ブル信号が入力されている点が入力回路111とは異な
る。この実施の形態では、外部入力信号であるライトイ
ネーブル信号の入力回路109にデータ出力イネーブル
信号を加えることで、データ出力時に、データ出力イネ
ーブル信号に基づいて入力回路109を制御するように
している。その制御としては、例えば、ライトイネーブ
ル信号の有効・無効を制御することが考えられる。すな
わち、データ出力イネーブル信号がアクティブのとき
は、ライトイネーブル信号を無効にし、データ出力イネ
ーブル信号がアクティブではないときは、ライトイネー
ブル信号を有効にするというような制御を行う。
【0025】このように構成すると、ノイズによるデー
タ読み出し動作時における書込み制御回路110の誤動
作を未然に防止できるとともに、十分な書込み動作マー
ジンを確保することができる。しかも、データ書込み動
作時における書込み動作には全く支障がない。図2に本
発明の第2の実施の形態の半導体記憶装置における入力
回路の回路図を示す。この実施の形態は、半導体記憶装
置における入力回路の具体的な回路構成を示すものであ
る。図2において、1は入力回路、2は書込み制御回路
である。3は外部入力信号であるロウアドレスストロー
ブ信号XRASの入力端子、4はデータ出力イネーブル
信号の入力端子、5は外部入力信号であるライトイネー
ブル信号XWEの入力端子、6はデータ書込み信号の出
力端子である。
タ読み出し動作時における書込み制御回路110の誤動
作を未然に防止できるとともに、十分な書込み動作マー
ジンを確保することができる。しかも、データ書込み動
作時における書込み動作には全く支障がない。図2に本
発明の第2の実施の形態の半導体記憶装置における入力
回路の回路図を示す。この実施の形態は、半導体記憶装
置における入力回路の具体的な回路構成を示すものであ
る。図2において、1は入力回路、2は書込み制御回路
である。3は外部入力信号であるロウアドレスストロー
ブ信号XRASの入力端子、4はデータ出力イネーブル
信号の入力端子、5は外部入力信号であるライトイネー
ブル信号XWEの入力端子、6はデータ書込み信号の出
力端子である。
【0026】入力回路1は、ロウアドレスストローブ信
号XRASとデータ出力イネーブル信号が入力されるO
R回路7と、OR回路7の出力信号とライトイネーブル
信号XWEとが入力されるNOR回路8とからなり、入
力回路1の出力信号が書込み制御回路2に入力される構
成になっている。そして、入力端子4から加えられるデ
ータ出力イネーブル信号に基づいて、ライトイネーブル
信号XWEの入力がデータ書込み動作時には有効とし、
データ読み出し動作時には無効とするようにしている。
号XRASとデータ出力イネーブル信号が入力されるO
R回路7と、OR回路7の出力信号とライトイネーブル
信号XWEとが入力されるNOR回路8とからなり、入
力回路1の出力信号が書込み制御回路2に入力される構
成になっている。そして、入力端子4から加えられるデ
ータ出力イネーブル信号に基づいて、ライトイネーブル
信号XWEの入力がデータ書込み動作時には有効とし、
データ読み出し動作時には無効とするようにしている。
【0027】以下、本発明の第2の実施の形態の動作に
ついて、図面を参照しながら説明する。データ読み出し
動作時には、ロウアドレスストローブ信号XRASは
“L”、データ出力イネーブル信号は“H”で、OR回
路7の出力は“H”となるので、NOR回路8の出力は
ライトイネーブル信号XWEの電圧レベルにかかわらず
“L”になる。そのため、データ出力時の瞬時電流によ
り接地電源電圧VSSが瞬時的に上昇することによっ
て、ライトイネーブル信号XWEに下向きノイズが印加
されても、入力回路1からの出力信号は“L”を保持す
る。よって、書込み制御回路2は誤動作せず、出力端子
6から出力されるデータ書込み信号6、ディセーブル状
態を保持するので、メモリセルへの誤書込みによるデー
タ破壊を未然に防止することができる。
ついて、図面を参照しながら説明する。データ読み出し
動作時には、ロウアドレスストローブ信号XRASは
“L”、データ出力イネーブル信号は“H”で、OR回
路7の出力は“H”となるので、NOR回路8の出力は
ライトイネーブル信号XWEの電圧レベルにかかわらず
“L”になる。そのため、データ出力時の瞬時電流によ
り接地電源電圧VSSが瞬時的に上昇することによっ
て、ライトイネーブル信号XWEに下向きノイズが印加
されても、入力回路1からの出力信号は“L”を保持す
る。よって、書込み制御回路2は誤動作せず、出力端子
6から出力されるデータ書込み信号6、ディセーブル状
態を保持するので、メモリセルへの誤書込みによるデー
タ破壊を未然に防止することができる。
【0028】ところで、データ出力時のライトイネーブ
ル信号XWEの下向きノイズを除去するために、入力回
路に除去能力の高いノイズ除去回路を設ける方法がある
が、副作用としてデータの書込み動作が遅延してしまう
という問題があった。しかしながら、本発明の実施の形
態によれば、データ読み出し動作時はライトイネーブル
信号XWEの入力が無効になるため、除去能力の高いノ
イズ除去回路は不要になるので、十分な書込み動作マー
ジンを確保することができる。
ル信号XWEの下向きノイズを除去するために、入力回
路に除去能力の高いノイズ除去回路を設ける方法がある
が、副作用としてデータの書込み動作が遅延してしまう
という問題があった。しかしながら、本発明の実施の形
態によれば、データ読み出し動作時はライトイネーブル
信号XWEの入力が無効になるため、除去能力の高いノ
イズ除去回路は不要になるので、十分な書込み動作マー
ジンを確保することができる。
【0029】図3に本発明の第3の実施の形態の半導体
記憶装置おける入力回路の回路図を示す。この実施の形
態は、半導体記憶装置における入力回路の具体的な回路
構成を示すものである。図3において、11は入力回
路、12は書込み制御回路である。13はロウアドレス
ストローブ信号XRASの入力端子、14はライトイネ
ーブル信号XWEの入力端子、15はデータ出力イネー
ブル信号の入力端子、16はデータ書込み信号の出力端
子である。
記憶装置おける入力回路の回路図を示す。この実施の形
態は、半導体記憶装置における入力回路の具体的な回路
構成を示すものである。図3において、11は入力回
路、12は書込み制御回路である。13はロウアドレス
ストローブ信号XRASの入力端子、14はライトイネ
ーブル信号XWEの入力端子、15はデータ出力イネー
ブル信号の入力端子、16はデータ書込み信号の出力端
子である。
【0030】入力回路11は、出力信号が書込み制御回
路12に入力される構成となっているが、その具体的な
構成は以下に示す通りである。すなわち、入力回路11
は、ロウアドレスストローブ信号XRASをゲート信号
とするP型MOSトランジスタ17およびN型MOSト
ランジスタ22と、ライトイネーブル信号XWEをゲー
ト信号とするP型MOSトランジスタ18およびN型M
OSトランジスタ19,20と、入力端子15から加え
られるデータ出力イネーブル信号をゲート信号とするN
型MOSトランジスタ21とからなる。
路12に入力される構成となっているが、その具体的な
構成は以下に示す通りである。すなわち、入力回路11
は、ロウアドレスストローブ信号XRASをゲート信号
とするP型MOSトランジスタ17およびN型MOSト
ランジスタ22と、ライトイネーブル信号XWEをゲー
ト信号とするP型MOSトランジスタ18およびN型M
OSトランジスタ19,20と、入力端子15から加え
られるデータ出力イネーブル信号をゲート信号とするN
型MOSトランジスタ21とからなる。
【0031】そして、P型MOSトランジスタ17,1
8とN型MOSトランジスタ19,20とは供給電源電
圧VCCと接地電源電圧VSS間に縦列接続され、N型
MOSトランジスタ19,20間のP点と接地電源電圧
VSS間にはN型MOSトランジスタ21が配置され、
P型MOSトランジスタ18とN型MOSトランジスタ
19間のQ点と接地電源電圧VSS間にはN型MOSト
ランジスタ22が配置されている。
8とN型MOSトランジスタ19,20とは供給電源電
圧VCCと接地電源電圧VSS間に縦列接続され、N型
MOSトランジスタ19,20間のP点と接地電源電圧
VSS間にはN型MOSトランジスタ21が配置され、
P型MOSトランジスタ18とN型MOSトランジスタ
19間のQ点と接地電源電圧VSS間にはN型MOSト
ランジスタ22が配置されている。
【0032】以上のように構成された第3の実施の形態
について、以下その動作を説明する。まず、データ書込
み動作時には、ロウアドレスストローブ信号XRAS、
ライトイネーブル信号XWEの電圧レベルは“L”であ
るので、P型MOSトランジスタ17,18がオンし、
N型MOSトランジスタ19,20,22はオフとな
る。また、入力端子15のデータ出力イネーブル信号は
“L”であるので、N型MOSトランジスタ21はオフ
となる。よって、Q点は“H”にチャージされることに
なり、書込み制御回路12が動作し、出力端子16のデ
ータ書込み信号がイネーブルとなって書込み動作が行わ
れる。なお、データ書込み動作時のライトイネーブル信
号XWEの入力レベルは、供給電源電圧VCC−接地電
源電圧VSS間に縦列接続されているP型MOSトラン
ジスタ17,18とN型MOSトランジスタ19,20
のトランジスタサイズによって設定される。ライトイネ
ーブル信号XWEの入力レベルというのは、入力電圧の
ハイ、ロウ(論理レベル)を識別できる電圧レベルのこ
とである。
について、以下その動作を説明する。まず、データ書込
み動作時には、ロウアドレスストローブ信号XRAS、
ライトイネーブル信号XWEの電圧レベルは“L”であ
るので、P型MOSトランジスタ17,18がオンし、
N型MOSトランジスタ19,20,22はオフとな
る。また、入力端子15のデータ出力イネーブル信号は
“L”であるので、N型MOSトランジスタ21はオフ
となる。よって、Q点は“H”にチャージされることに
なり、書込み制御回路12が動作し、出力端子16のデ
ータ書込み信号がイネーブルとなって書込み動作が行わ
れる。なお、データ書込み動作時のライトイネーブル信
号XWEの入力レベルは、供給電源電圧VCC−接地電
源電圧VSS間に縦列接続されているP型MOSトラン
ジスタ17,18とN型MOSトランジスタ19,20
のトランジスタサイズによって設定される。ライトイネ
ーブル信号XWEの入力レベルというのは、入力電圧の
ハイ、ロウ(論理レベル)を識別できる電圧レベルのこ
とである。
【0033】つぎに、データ読み出し動作時には、ロウ
アドレスストローブ信号XRASは“L”、ライトイネ
ーブル信号XWEは“H”であるので、P型MOSトラ
ンジスタ17およびN型MOSトランジスタ19,20
がオンし、P型MOSトランジスタ18およびN型MO
Sトランジスタ22がオフとなり、Q点の電圧レベルは
“L”を保持するので、書込み制御回路12は動作せ
ず、出力端子16のデータ書込み信号はディセーブルの
ままである。なお、読み出し動作時は、入力端子15の
データ出力イネーブル信号は“H”で、N型MOSトラ
ンジスタ21がオンしているので、ライトイネーブル信
号XWEの入力しきい値レベルはデータ書込み動作時よ
り低いレベルになっており、ライトイネーブル信号XW
Eがイネーブルになりにくくなっている。
アドレスストローブ信号XRASは“L”、ライトイネ
ーブル信号XWEは“H”であるので、P型MOSトラ
ンジスタ17およびN型MOSトランジスタ19,20
がオンし、P型MOSトランジスタ18およびN型MO
Sトランジスタ22がオフとなり、Q点の電圧レベルは
“L”を保持するので、書込み制御回路12は動作せ
ず、出力端子16のデータ書込み信号はディセーブルの
ままである。なお、読み出し動作時は、入力端子15の
データ出力イネーブル信号は“H”で、N型MOSトラ
ンジスタ21がオンしているので、ライトイネーブル信
号XWEの入力しきい値レベルはデータ書込み動作時よ
り低いレベルになっており、ライトイネーブル信号XW
Eがイネーブルになりにくくなっている。
【0034】このように、本発明の第3の実施の形態に
よれば、データ出力イネーブル信号を用いることによっ
て、ライトイネーブル信号XWEの入力しきい値レベル
を低く設定することができるので、データ読み出し動作
時のライトイネーブル信号14の入力しきい値レベル
を、あらかじめノイズ印加時の波高値レベルより低いレ
ベルに設定しておけば、入力回路11の出力は“L”を
保持するので、書込み制御回路12は誤動作しない。ま
た、入力しきい値レベルを低くすることによってライト
イネーブル信号XWEの下向きノイズ耐性を強化するこ
とができ、除去能力の高いノイズ除去回路を設ける必要
もなく、十分な書込み動作マージンを確保できる。
よれば、データ出力イネーブル信号を用いることによっ
て、ライトイネーブル信号XWEの入力しきい値レベル
を低く設定することができるので、データ読み出し動作
時のライトイネーブル信号14の入力しきい値レベル
を、あらかじめノイズ印加時の波高値レベルより低いレ
ベルに設定しておけば、入力回路11の出力は“L”を
保持するので、書込み制御回路12は誤動作しない。ま
た、入力しきい値レベルを低くすることによってライト
イネーブル信号XWEの下向きノイズ耐性を強化するこ
とができ、除去能力の高いノイズ除去回路を設ける必要
もなく、十分な書込み動作マージンを確保できる。
【0035】図4に本発明の第4の実施の形態の半導体
記憶装置における入力回路の回路図を示す。この実施の
形態は、半導体記憶装置における入力回路の具体的な回
路構成を示すものである。図4において、30は入力回
路、31は書込み制御回路である。32はロウアドレス
ストローブ信号XRASの入力端子、33はライトイネ
ーブル信号XWEの入力端子、34はデータ出力イネー
ブル信号の入力端子、35はデータ書込み信号の出力端
子である。
記憶装置における入力回路の回路図を示す。この実施の
形態は、半導体記憶装置における入力回路の具体的な回
路構成を示すものである。図4において、30は入力回
路、31は書込み制御回路である。32はロウアドレス
ストローブ信号XRASの入力端子、33はライトイネ
ーブル信号XWEの入力端子、34はデータ出力イネー
ブル信号の入力端子、35はデータ書込み信号の出力端
子である。
【0036】入力回路30は、出力信号が書込み制御回
路31に入力される構成となっているが、その具体的な
構成は以下に示す通りである。すなわち、入力回路30
は、ロウアドレスストローブ信号XRASとライトイネ
ーブル信号XWEが入力されるNOR回路36と、NO
R回路36の出力信号と入力端子34のデータ出力イネ
ーブル信号のインバータ37による反転信号とが入力さ
れる第1のノイズ除去回路39と、NOR回路36の出
力信号と入力端子34のデータ出力イネーブル信号34
とが入力される第2のノイズ除去回路40と、第1のノ
イズ除去回路39および第2のノイズ除去回路40の出
力信号が入力されるNAND回路38とから構成され、
NAND回路38の出力信号が書込み制御回路31へ入
力される。
路31に入力される構成となっているが、その具体的な
構成は以下に示す通りである。すなわち、入力回路30
は、ロウアドレスストローブ信号XRASとライトイネ
ーブル信号XWEが入力されるNOR回路36と、NO
R回路36の出力信号と入力端子34のデータ出力イネ
ーブル信号のインバータ37による反転信号とが入力さ
れる第1のノイズ除去回路39と、NOR回路36の出
力信号と入力端子34のデータ出力イネーブル信号34
とが入力される第2のノイズ除去回路40と、第1のノ
イズ除去回路39および第2のノイズ除去回路40の出
力信号が入力されるNAND回路38とから構成され、
NAND回路38の出力信号が書込み制御回路31へ入
力される。
【0037】また、第1のノイズ除去回路39は、NO
R回路36の出力信号とデータ出力イネーブル信号34
のインバータ37による反転信号が入力されるNAND
回路41と、NAND回路41の出力信号を反転させる
インバータ43と、入力信号と同位相でかつ、一定の遅
延量を有する信号を生成するための遅延インバータ4
4,45,46,47および遅延容量48と、NOR回
路41の出力信号のインバータ43による反転信号と、
NOR回路41の出力信号のインバータ43によるの反
転信号と同位相でかつ、一定の遅延量を有する信号が入
力されるNAND回路42とからなる。
R回路36の出力信号とデータ出力イネーブル信号34
のインバータ37による反転信号が入力されるNAND
回路41と、NAND回路41の出力信号を反転させる
インバータ43と、入力信号と同位相でかつ、一定の遅
延量を有する信号を生成するための遅延インバータ4
4,45,46,47および遅延容量48と、NOR回
路41の出力信号のインバータ43による反転信号と、
NOR回路41の出力信号のインバータ43によるの反
転信号と同位相でかつ、一定の遅延量を有する信号が入
力されるNAND回路42とからなる。
【0038】また、第2のノイズ除去回路40は、NA
ND回路49に入力される信号が入力端子34のデータ
出力イネーブル信号と同相であることを除けば、第1の
ノイズ除去回路39と同じ構成であって、NOR回路3
6の出力信号と入力端子34のデータ出力イネーブル信
号の出力信号とが入力されるNAND回路49と、NA
ND回路49の出力信号を反転させるインバータ51
と、入力信号と同位相でかつ、一定の遅延量を有する信
号を生成するための遅延インバータ52,53,54,
55,56,57および遅延容量58,59と、NOR
回路49の出力信号のインバータ51による反転信号
と、NOR回路49の出力信号のインバータ51による
反転信号と同位相でかつ、一定の遅延量を有する信号が
入力されるNAND回路50とからなる。
ND回路49に入力される信号が入力端子34のデータ
出力イネーブル信号と同相であることを除けば、第1の
ノイズ除去回路39と同じ構成であって、NOR回路3
6の出力信号と入力端子34のデータ出力イネーブル信
号の出力信号とが入力されるNAND回路49と、NA
ND回路49の出力信号を反転させるインバータ51
と、入力信号と同位相でかつ、一定の遅延量を有する信
号を生成するための遅延インバータ52,53,54,
55,56,57および遅延容量58,59と、NOR
回路49の出力信号のインバータ51による反転信号
と、NOR回路49の出力信号のインバータ51による
反転信号と同位相でかつ、一定の遅延量を有する信号が
入力されるNAND回路50とからなる。
【0039】そして、入力回路30の出力、すなわちN
AND回路38の出力信号が書込み制御回路31に入力
される。ここで、第1のノイズ除去回路39および第2
のノイズ除去回路40のノイズ除去能力をそれぞれNR
1,NR2とすると、第1のノイズ除去回路39のノイ
ズ除去能力NR1はあらかじめ書込み動作の遅延に対
し、許容できる範囲の遅延量に設定しておき、第2のノ
イズ除去回路40のノイズ除去能力NR2はライトイネ
ーブル信号XWEの下向きノイズを十分に除去できる大
きな遅延量に設定しておく。すなわち、第1および第2
のノイズ除去回路39,40のノイズ除去能力NR1,
NR2には、NR1<NR2の関係が成り立つように設
定する。
AND回路38の出力信号が書込み制御回路31に入力
される。ここで、第1のノイズ除去回路39および第2
のノイズ除去回路40のノイズ除去能力をそれぞれNR
1,NR2とすると、第1のノイズ除去回路39のノイ
ズ除去能力NR1はあらかじめ書込み動作の遅延に対
し、許容できる範囲の遅延量に設定しておき、第2のノ
イズ除去回路40のノイズ除去能力NR2はライトイネ
ーブル信号XWEの下向きノイズを十分に除去できる大
きな遅延量に設定しておく。すなわち、第1および第2
のノイズ除去回路39,40のノイズ除去能力NR1,
NR2には、NR1<NR2の関係が成り立つように設
定する。
【0040】以上のように構成された第4の実施の形態
について、以下動作を説明する。まず、データ書込み動
作時には、入力端子34のデータ出力イネーブル信号が
“L”であるので、第2のノイズ除去回路40の出力信
号は“H”を保持する。このとき、第1のノイズ除去回
路39の出力信号は、ロウアドレスストローブ信号XR
ASとライトイネーブル信号XWEとがイネーブルにな
ってから、ノイズ除去能力NR1の遅延の後に“H”か
ら“L”になり、入力回路30の出力信号が“L”から
“H”になることによって書込み制御回路31が動作
し、メモリセルへの書込み動作が行われる。
について、以下動作を説明する。まず、データ書込み動
作時には、入力端子34のデータ出力イネーブル信号が
“L”であるので、第2のノイズ除去回路40の出力信
号は“H”を保持する。このとき、第1のノイズ除去回
路39の出力信号は、ロウアドレスストローブ信号XR
ASとライトイネーブル信号XWEとがイネーブルにな
ってから、ノイズ除去能力NR1の遅延の後に“H”か
ら“L”になり、入力回路30の出力信号が“L”から
“H”になることによって書込み制御回路31が動作
し、メモリセルへの書込み動作が行われる。
【0041】つぎに、データ読み出し時には、入力端子
34のデータ出力イネーブル信号は“H”であるので、
第1のノイズ除去回路39の出力信号は“H”を保持す
る。ここで、データ出力時の瞬時電流によりライトイネ
ーブル信号XWEに下向きノイズが印加されると、第2
のノイズ除去回路40の出力は、ロウアドレスストロー
ブ信号XRAS、ライトイネーブル信号XWEがイネー
ブルになってからNR2の遅延の後に“H”から“L”
になり、入力回路30の出力信号が“L”から“H”に
なると、書込み制御回路31が動作してしまうが、第2
のノイズ除去回路40におけるノイズ除去能力NR2は
ライトイネーブル信号XWEの下向きノイズを除去でき
る遅延量に設定しているため、書込み制御回路31は誤
動作せず、書込み動作は行われない。
34のデータ出力イネーブル信号は“H”であるので、
第1のノイズ除去回路39の出力信号は“H”を保持す
る。ここで、データ出力時の瞬時電流によりライトイネ
ーブル信号XWEに下向きノイズが印加されると、第2
のノイズ除去回路40の出力は、ロウアドレスストロー
ブ信号XRAS、ライトイネーブル信号XWEがイネー
ブルになってからNR2の遅延の後に“H”から“L”
になり、入力回路30の出力信号が“L”から“H”に
なると、書込み制御回路31が動作してしまうが、第2
のノイズ除去回路40におけるノイズ除去能力NR2は
ライトイネーブル信号XWEの下向きノイズを除去でき
る遅延量に設定しているため、書込み制御回路31は誤
動作せず、書込み動作は行われない。
【0042】つまり、本発明の実施の形態によれば、デ
ータ書込み動作時には第1のノイズ除去回路39が選択
されるので、書込み動作はあらかじめ設定された適正な
遅延量にて行われ、またデータ読み出し時には、データ
出力時の瞬時電流により接地電源電圧VSSが瞬時的に
上昇してライトイネーブル信号XWEに下向きノイズが
印加されても、ノイズ除去能力の高い第2のノイズ除去
回路40が選択されるので、あらかじめ第2のノイズ除
去回路40をノイズを除去できる大きな遅延量に設定し
ておけば、書込み制御回路33の誤動作を防止すること
ができる。
ータ書込み動作時には第1のノイズ除去回路39が選択
されるので、書込み動作はあらかじめ設定された適正な
遅延量にて行われ、またデータ読み出し時には、データ
出力時の瞬時電流により接地電源電圧VSSが瞬時的に
上昇してライトイネーブル信号XWEに下向きノイズが
印加されても、ノイズ除去能力の高い第2のノイズ除去
回路40が選択されるので、あらかじめ第2のノイズ除
去回路40をノイズを除去できる大きな遅延量に設定し
ておけば、書込み制御回路33の誤動作を防止すること
ができる。
【0043】以上のように、この実施の形態によると、
ノイズによるデータ読み出し動作時における書込み制御
回路の誤動作を未然に防止でき、しかも、データ書込み
時の書込み遅延を少なく抑えることができ、データ書込
み時において十分な書込み動作マージンを確保すること
ができる。上記の実施の形態では、入力回路に除去能力
の異なるノイズ除去回路を2つ有するケースについて述
べたが、除去能力の異なる3つ以上のノイズ除去回路を
設けて、動作モードに応じて最適なノイズ除去回路に切
り換えることによって同様の効果を得ることができる。
すなわち、外部入力信号の入力回路にノイズ除去能力の
異なる複数個のノイズ除去回路を設け、動作モードに応
じて複数個のノイズ除去回路の中から最適なノイズ除去
回路を選択的に使用可能としてもよい。この構成による
と、動作モードに応じてノイズ除去能力を最適に設定す
ることができるので、ノイズ除去を優先する動作モード
では、ノイズ除去能力を高め、動作遅延の回避を優先す
る動作モードでは動作遅延を少なくすることができる。
したがって、ノイズによるデータ読み出し動作時におけ
る書込み制御回路の誤動作を未然に防止でき、しかも、
データ読み出し時とデータ書込み時とでノイズ除去回路
を選択しているので、十分な書込み動作マージンを確保
することができる。
ノイズによるデータ読み出し動作時における書込み制御
回路の誤動作を未然に防止でき、しかも、データ書込み
時の書込み遅延を少なく抑えることができ、データ書込
み時において十分な書込み動作マージンを確保すること
ができる。上記の実施の形態では、入力回路に除去能力
の異なるノイズ除去回路を2つ有するケースについて述
べたが、除去能力の異なる3つ以上のノイズ除去回路を
設けて、動作モードに応じて最適なノイズ除去回路に切
り換えることによって同様の効果を得ることができる。
すなわち、外部入力信号の入力回路にノイズ除去能力の
異なる複数個のノイズ除去回路を設け、動作モードに応
じて複数個のノイズ除去回路の中から最適なノイズ除去
回路を選択的に使用可能としてもよい。この構成による
と、動作モードに応じてノイズ除去能力を最適に設定す
ることができるので、ノイズ除去を優先する動作モード
では、ノイズ除去能力を高め、動作遅延の回避を優先す
る動作モードでは動作遅延を少なくすることができる。
したがって、ノイズによるデータ読み出し動作時におけ
る書込み制御回路の誤動作を未然に防止でき、しかも、
データ読み出し時とデータ書込み時とでノイズ除去回路
を選択しているので、十分な書込み動作マージンを確保
することができる。
【0044】なお、上記実施の形態では、ライトイネー
ブル信号の入力回路を制御するものをあげているが、そ
れ以外でも、データ出力時にVSS配線に生じるノイズに
よって誤動作の原因となり得る外部入力信号はすべて本
発明の対象とすることができる。
ブル信号の入力回路を制御するものをあげているが、そ
れ以外でも、データ出力時にVSS配線に生じるノイズに
よって誤動作の原因となり得る外部入力信号はすべて本
発明の対象とすることができる。
【0045】
【発明の効果】本発明の半導体記憶装置によれば、デー
タ出力時に、データ出力イネーブル信号に基づいて入力
回路へのライトイネーブル信号等の外部入力信号の入力
回路を制御、具体的には、ライトイネーブル信号の有効
・無効を制御したり、あるいは、データ読み出し時のラ
イトイネーブル信号の入力しきい値レベルをデータ書込
み時の入力しきい値レベルより低くしたり、あるいはデ
ータ書込み動作時にはノイズ除去能力の小さなノイズ除
去回路を選択し、データ読み出し動作時にはノイズ除去
能力の大きなノイズ除去回路が選択したり、あるいは動
作モードに応じて複数個のノイズ除去回路の中から最適
なノイズ除去回路を選択するようにしたので、データ出
力時の瞬時的な接地電源電圧の変動に起因する書込み制
御回路の誤動作を防止することができ、除去能力の高い
ノイズ除去回路は不要になるので十分な書込み動作マー
ジンを確保することができる優れた半導体記憶装置を実
現できる。
タ出力時に、データ出力イネーブル信号に基づいて入力
回路へのライトイネーブル信号等の外部入力信号の入力
回路を制御、具体的には、ライトイネーブル信号の有効
・無効を制御したり、あるいは、データ読み出し時のラ
イトイネーブル信号の入力しきい値レベルをデータ書込
み時の入力しきい値レベルより低くしたり、あるいはデ
ータ書込み動作時にはノイズ除去能力の小さなノイズ除
去回路を選択し、データ読み出し動作時にはノイズ除去
能力の大きなノイズ除去回路が選択したり、あるいは動
作モードに応じて複数個のノイズ除去回路の中から最適
なノイズ除去回路を選択するようにしたので、データ出
力時の瞬時的な接地電源電圧の変動に起因する書込み制
御回路の誤動作を防止することができ、除去能力の高い
ノイズ除去回路は不要になるので十分な書込み動作マー
ジンを確保することができる優れた半導体記憶装置を実
現できる。
【図1】本発明の第1の実施の形態における半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図2】本発明の第2の実施の形態の半導体記憶装置に
おける入力回路の回路図である。
おける入力回路の回路図である。
【図3】本発明の第3の実施の形態の半導体記憶装置に
おける入力回路の回路図である。
おける入力回路の回路図である。
【図4】本発明の第4の実施の形態の半導体記憶装置に
おける入力回路の回路図である。
おける入力回路の回路図である。
【図5】従来例の半導体記憶装置の構成を示すブロック
図である。
図である。
【図6】図5の半導体記憶装置のデータ読み出し時の動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図7】図5の半導体記憶装置のデータ書込み時の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図8】従来の半導体記憶装置における入力回路の回路
図である。
図である。
【図9】従来の半導体記憶装置における読み出し動作時
のタイムチャートである。
のタイムチャートである。
1 入力回路 2 書込み制御回路 7 OR回路 8 NOR回路 11 入力回路 12 書込み制御回路 17 第1のP型MOSトランジスタ 18 第2のP型MOSトランジスタ 19 第1のN型MOSトランジスタ 20 第2のN型MOSトランジスタ 21 第3のN型MOSトランジスタ 22 第4のN型MOSトランジスタ 30 入力回路 31 書込み制御回路 36 NOR回路 37 インバータ 38 NAND回路 39 第1のノイズ除去回路 40 第2のノイズ除去回路 101 メモリセル 102 センスアンプ 103 バス切換回路 104 リードアンプ 105 ライトアンプ 106 出力バッファ回路 107 入力バッファ回路 108 内部回路 109 入力回路
Claims (6)
- 【請求項1】 データ出力時に、データ出力イネーブル
信号に基づいて外部入力信号の入力回路を制御するよう
にしたことを特徴とする半導体記憶装置。 - 【請求項2】 データ出力時に、データ出力イネーブル
信号に基づいてライトイネーブル信号の入力回路を制御
するようにしたことを特徴とする半導体記憶装置。 - 【請求項3】 ロウアドレスストローブ信号とデータ出
力イネーブル信号とが入力されるOR回路と、前記OR
回路の出力信号とライトイネーブル信号とが入力される
NOR回路とで入力回路を構成し、前記データ出力イネ
ーブル信号に基づいて、前記ライトイネーブル信号の入
力をデータ書込み動作時には有効とし、データ読み出し
動作時には無効とするようにしたことを特徴とする請求
項2記載の半導体記憶装置。 - 【請求項4】 ロウアドレスストローブ信号をゲート入
力とする第1のP型MOSトランジスタと、ライトイネ
ーブル信号をゲート入力とする第2のP型MOSトラン
ジスタと、前記ライトイネーブル信号をゲート入力とす
る第1および第2のN型MOSトランジスタとを縦列接
続し、前記第1のP型MOSトランジスタのソースには
供給電源を接続し、前記第1のP型MOSトランジスタ
のドレインには前記第2のP型MOSトランジスタのソ
ースを接続し、前記第2のP型MOSトランジスタのド
レインには前記第1のN型MOSトランジスタのドレイ
ンを接続し、前記第1のN型MOSトランジスタのソー
スには前記第2のN型MOSトランジスタのドレインを
接続し、前記第2のN型MOSトランジスタのソースに
は接地電源を接続し、前記第2のN型MOSトランジス
タのドレインと前記接地電源との間にはデータ出力イネ
ーブル信号をゲート入力とする第3のN型MOSトラン
ジスタを配置し、前記第1のN型MOSトランジスタの
ドレインと前記接地電源との間には前記ロウアドレスイ
ネーブル信号をゲート入力とする第4のN型MOSトラ
ンジスタを配置することにより入力回路を構成し、前記
データ出力イネーブル信号に基づいて、データ読み出し
時の前記ライトイネーブル信号の入力しきい値レベルを
データ書込み時の入力しきい値レベルより低くするよう
にしたことを特徴とする請求項2記載の半導体記憶装
置。 - 【請求項5】 ロウアドレスストローブ信号とライトイ
ネーブル信号とが入力されるNOR回路と、ノイズ除去
能力の異なる2つのノイズ除去回路と、前記2つのノイ
ズ除去回路の出力信号が入力されるNAND回路とで入
力回路を構成し、前記2つのノイズ除去回路のうちの1
つのノイズ除去回路には、前記NOR回路の出力信号と
データ出力イネーブル信号とを入力し、もう1つのノイ
ズ除去回路には、前記NOR回路の出力信号と前記デー
タ出力イネーブル信号の反転信号とを入力し、前記デー
タ出力イネーブル信号に基づいて、データ書込み動作時
にはノイズ除去能力の小さなノイズ除去回路を選択し、
データ読み出し動作時にはノイズ除去能力の大きなノイ
ズ除去回路を選択するようにしたことを特徴とする請求
項2記載の半導体記憶装置。 - 【請求項6】 外部入力信号の入力回路にノイズ除去能
力の異なる複数個のノイズ除去回路を有し、動作モード
に応じて複数個のノイズ除去回路の中から最適なノイズ
除去回路を選択的に使用可能としたことを特徴とする半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9271215A JPH11110968A (ja) | 1997-10-03 | 1997-10-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9271215A JPH11110968A (ja) | 1997-10-03 | 1997-10-03 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11110968A true JPH11110968A (ja) | 1999-04-23 |
Family
ID=17496959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9271215A Pending JPH11110968A (ja) | 1997-10-03 | 1997-10-03 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11110968A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100316718B1 (ko) * | 1999-12-13 | 2001-12-12 | 윤종용 | 데이터 스큐에 둔감한 데이터 수신기 |
JP2006351108A (ja) * | 2005-06-16 | 2006-12-28 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JP2013527551A (ja) * | 2010-04-30 | 2013-06-27 | フリースケール セミコンダクター インコーポレイテッド | ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路 |
JP2016095890A (ja) * | 2014-11-17 | 2016-05-26 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の制御方法 |
WO2023243928A1 (ko) * | 2022-06-13 | 2023-12-21 | 경희대학교 산학협력단 | 무전원 전기자극 인가 유닛, 그 제조방법, 및 인가방법 |
-
1997
- 1997-10-03 JP JP9271215A patent/JPH11110968A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100316718B1 (ko) * | 1999-12-13 | 2001-12-12 | 윤종용 | 데이터 스큐에 둔감한 데이터 수신기 |
JP2006351108A (ja) * | 2005-06-16 | 2006-12-28 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JP2013527551A (ja) * | 2010-04-30 | 2013-06-27 | フリースケール セミコンダクター インコーポレイテッド | ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路 |
JP2016095890A (ja) * | 2014-11-17 | 2016-05-26 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の制御方法 |
WO2023243928A1 (ko) * | 2022-06-13 | 2023-12-21 | 경희대학교 산학협력단 | 무전원 전기자극 인가 유닛, 그 제조방법, 및 인가방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4627103B2 (ja) | 半導体記憶装置及びその制御方法 | |
US7558125B2 (en) | Input buffer and method with AC positive feedback, and a memory device and computer system using same | |
US6496403B2 (en) | Semiconductor memory device | |
JP3681877B2 (ja) | 半導体装置の内部クロック発生回路及び内部クロック発生方法 | |
JPH09231767A (ja) | スタティック型半導体記憶装置 | |
US6483347B1 (en) | High speed digital signal buffer and method | |
US4739502A (en) | Clock signal generating circuit for dynamic type semiconductor memory device | |
KR100533384B1 (ko) | 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치 | |
JPH11110968A (ja) | 半導体記憶装置 | |
US7688649B2 (en) | Semiconductor memory device with debounced write control signal | |
US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
JPH06132747A (ja) | 半導体装置 | |
KR19990083389A (ko) | 반도체집적회로 | |
KR100303043B1 (ko) | 단일-칩다이나믹랜덤액세스메모리시스템및그시스템의동작방법 | |
KR100543929B1 (ko) | 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더 | |
JP2004158050A (ja) | 半導体記憶装置 | |
JP2833535B2 (ja) | 半導体記憶回路のワード線駆動回路 | |
JPH06349270A (ja) | 半導体記憶装置 | |
JP3192709B2 (ja) | 半導体記憶装置 | |
JP2644115B2 (ja) | 半導体装置 | |
JP3315998B2 (ja) | 半導体記憶装置 | |
JP5292661B2 (ja) | 半導体記憶装置 | |
JP3369706B2 (ja) | 半導体記憶装置 | |
US6166966A (en) | Semiconductor memory device including data output circuit capable of high speed data output | |
JPH0325878B2 (ja) |