JPH11110968A

JPH11110968A - 半導体記憶装置

Info

Publication number: JPH11110968A
Application number: JP9271215A
Authority: JP
Inventors: Toshiaki Kawasaki; 利昭川崎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-10-03
Filing date: 1997-10-03
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】書込み制御回路の誤動作を防止するととも
に、十分な書込み動作マージンを確保できる半導体記憶
装置を提供する。【解決手段】入力回路３０は、ロウアドレスストロー
ブ信号とライトイネーブル信号が入力されるＮＯＲ回路
３６と、除去能力の異なるノイズ除去回路３９，４０
と、ノイズ除去回路３９，４０の出力が入力されるＮＡ
ＮＤ回路３８とから構成され、データ出力イネーブル信
号に基づいてノイズ除去回路３９，４０の何れかを選択
する。この構成により、データ書込み時はノイズ除去回
路３９が選択され、書込み動作はあらかじめ設定された
適正な遅延量にて行われ、データ読み出し時は、ノイズ
除去できる大きな遅延量に設定してあるノイズ除去回路
４０が選択されるので、読み出し動作時における書込み
制御回路３１の誤動作を未然に防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にデータ出力時における入力回路の制御の方式に
係るものである。

【０００２】

【従来の技術】図５に従来の半導体記憶装置の全体のブ
ロック図を示し、その動作を図６および図７を参照しな
がら説明する。図５において、１０１はメモリセルであ
る。１０２はメモリセル１０１へのデータの読み出しを
行うセンスアンプである。１０３はセンスアンプ１０２
につながるデータバス１１２をリードデータバス１１３
およびライトデータバス１１４のいずれかに選択的に接
続するバス切換回路である。１０４はリードデータバス
１１３を通してバス切換回路１０３に接続されたリード
アンプである。１０５はライトデータバス１１４を通し
てバス切換回路１０３に接続されたライトアンプであ
る。１０６はリードアンプ１０４の出力信号をデータ出
力イネーブル信号に応答してデータ出力Ｄ_outとして出
力する出力バッファ回路である。１０７はデータ入力Ｄ
_inをライトアンプ１０５に供給する入力バッファ回路で
ある。１０８は外部入力信号としてのロウアドレススト
ローブ信号ＸＲＡＳ、コラムアドレスストローブ信号Ｘ
ＣＡＳ、ライトイネーブル信号ＸＷＥおよびアウトプッ
トイネーブル信号ＸＯＥを入力とし、データ出力イネー
ブル信号を出力する内部回路である。１１１は外部入力
信号としてのロウアドレスストローブ信号ＸＲＡＳ、コ
ラムアドレスストローブ信号ＸＣＡＳおよびライトイネ
ーブル信号ＸＷＥを入力する入力回路である。１１０は
入力回路１１１の出力信号に基づいてデータ書込み信号
を発生してバス切換回路１０３へ与える書込み制御回路
である。ＩＸＲＡＳは内部ロウアドレスストローブ信号
である。

【０００３】図６はデータ読み出し動作時に生成される
データ出力イネーブル信号およびそその他の信号のタイ
ムチャートを示している。図６において、（ａ）はロウ
アドレスストローブ信号ＸＲＡＳを、（ｂ）はコラムア
ドレスストローブ信号ＸＣＡＳを、（ｃ）はライトイネ
ーブル信号ＸＷＥを、（ｄ）はアウトプットイネーブル
信号ＸＯＥを、（ｅ）はデータ出力イネーブル信号を、
（ｆ）は出力データを示している。なお、Ｈｉ−Ｚはハ
イインピーダンス状態を示している。

【０００４】図７はデータ書込み動作時に生成されるデ
ータ書込み信号およびその他の信号のタイムチャートを
示している。図７において、（ａ）はロウアドレススト
ローブ信号ＸＲＡＳを、（ｂ）はコラムアドレスストロ
ーブ信号ＸＣＡＳを、（ｃ）はライトイネーブル信号Ｘ
ＷＥを、（ｄ）はライトデータバス１１４の状態を、
（ｅ）はデータバス１１２の状態を、（ｆ）はデータ書
込み信号を示している。

【０００５】以下、この半導体記憶装置におけるデータ
出力イネーブル信号とデータ書込み信号について説明す
る。まず、データ出力イネーブル信号の説明をする。メ
モリセル１０１のデータは、センスアンプ１０２で増幅
された後、データバス１１２を経て、データ読み出し動
作時にはバス切換回路１０３によってリードデータバス
１１３に接続され、リードアンプ１０４で増幅された後
に出力バッファ回路１０６に入力される。この出力バッ
ファ回路１０６は、内部回路１０８で発生されるデータ
出力イネーブル信号によって制御されており、図６のタ
イミングチャートに示すタイミングで、すなわちデータ
出力イネーブル信号の“Ｌ”から“Ｈ”への変化を受け
てデータを外部に出力する。

【０００６】このように、データ出力イネーブル信号
は、外部入力信号であるロウアドレスストローブ信号Ｘ
ＲＡＳ、コラムアドレスストローブ信号ＸＣＡＳ、ライ
トイネーブル信号ＸＷＥ、アウトプットイネーブル信号
ＸＯＥを用いて内部発生され、データ読み出し動作時に
“Ｈ”アクティブとなって、メモリセル１０１のデータ
を外部に出力する信号である。

【０００７】つぎに、データ書込み信号について説明す
る。データ書込み動作時には、外部から入力されたデー
タは、ライトアンプ１０５で増幅された後、ライトデー
タバス１１４を経て、バス切換回路１０３にてデータバ
ス１１２に接続され、メモリセル１０１に書き込まれ
る。ここで、バス切換回路１０３は入力回路１１１で内
部発生されるデータ書込み信号で制御されており、デー
タバス１１２をデータ読み出し動作時にはリードデータ
バス１１３に、またデータ書込み動作時にはライトデー
タバス１１４に接続する。

【０００８】このように、データ書込み信号は、外部入
力信号であるロウアドレスストローブ信号ＸＲＡＳ、コ
ラムアドレスストローブ信号ＸＣＡＳ、ライトイネーブ
ル信号ＸＷＥを用いて内部発生され、データ書込み動作
時に“Ｈ”アクティブとなり、ライトデータバス１１４
とデータバス１１２を接続して入力データをメモリセル
１０１に書き込む信号である。

【０００９】ここで、図６および図７のタイムチャート
について詳しく説明する。まず、データ出力イネーブル
信号は、図６に示すように、データ読み出し動作時にロ
ウアドレスストローブ信号ＸＲＡＳが“Ｌ”、ライトイ
ネーブル信号ＸＷＥが“Ｈ”で、かつコラムアドレスス
トローブ信号ＸＣＡＳの“Ｈ”から“Ｌ”への変化か、
アウトプットイネーブル信号ＸＯＥの“Ｈ”から“Ｌ”
への変化の遅い方のタイミング（実線または破線）でイ
ネーブルとなって、メモリセル１０１のデータを外部に
出力する信号である。

【００１０】つぎに、データ書込み信号は、図７に示す
ように、データ書込み動作時に、ロウアドレスストロー
ブ信号ＸＲＡＳが“Ｌ”で、かつコラムアドレスストロ
ーブ信号ＸＣＡＳの“Ｈ”から“Ｌ”への変化か、ライ
トイネーブル信号ＸＷＥの“Ｈ”から“Ｌ”への変化の
遅い方のタイミングでイネーブルとなり、データバス１
１２をライトデータバス１１４に接続することによっ
て、入力データをメモリセル１０１に書き込む信号であ
る。

【００１１】図７は、初期状態として“Ｌ”データを記
憶しているメモリセルに“Ｈ”データを書き込む場合の
タイミングチャートを示したものである。ロウアドレス
ストローブ信号ＸＲＡＳ、コラムアドレスストローブ信
号ＸＣＡＳ、ライトイネーブル信号ＸＷＥにより書込み
動作が確定すると、外部からの“Ｈ”データがライトア
ンプ１０５で増幅され、ライトデータバス１１４の状態
は、ＷＤＢ＝“Ｈ”、ＸＷＤＢ＝“Ｌ”となる。このと
き、データバス１１２の状態は、メモリセル１０１の
“Ｌ”データが読み出されてＤＢ＝“Ｌ”、ＸＤＢ＝
“Ｈ”となっている。ここで、データ書込み信号がイネ
ーブルになると、ライトデータバス１１４とデータバス
１１２とが接続、すなわちＷＤＢとＸＤＢとが接続さ
れ、ＸＷＤＢとＤＢが接続されるので、ＤＢは“Ｌ”か
ら“Ｈ”、ＸＤＢは“Ｈ”から“Ｌ”となって、メモリ
セル１０１には、“Ｈ”データが書き込まれる。

【００１２】図８に図５に示した従来の半導体記憶装置
におけるデータ書込み系の入力回路の具体例を示す。図
８において、６０は入力回路、６１は書込み制御回路で
ある。６２は外部入力信号であるロウアドレスストロー
ブ信号ＸＲＡＳの入力端子、６３は外部入力信号である
ライトイネーブル信号ＸＷＥの入力端子、６４はデータ
書込み信号の出力端子である。入力回路６０は、ＮＯＲ
回路６５で構成されており、ロウアドレスストローブ信
号ＸＲＡＳとライトイネーブル信号ＸＷＥとがＮＯＲ回
路６５に入力され、ＮＯＲ回路６５の出力信号が書込み
制御回路６１の入力信号となり、書込み制御回路６１か
らデータ書込み信号６４が出力される構成である。な
お、書込み制御回路６１は、入力回路６０の出力信号に
基づいて、半導体記憶装置内部の書込み動作を可能にす
るデータバス書込み信号を発生する動作をする。

【００１３】

【発明が解決しようとする課題】図９に半導体記憶装置
におけるデータ読み出し動作時のタイミングチャートを
示す。図９において、（ａ）はロウアドレスストローブ
信号ＸＲＡＳ、（ｂ）は外部入力信号であるコラムアド
レスストローブ信号ＸＣＡＳ、（ｃ）は外部入力信号で
あるアウトプットイネーブル信号ＸＯＥ、（ｄ）はデー
タ出力イネーブル信号、（ｅ）は出力データ、（ｆ）は
接地電源電圧ＶＳＳ、（ｇ）はライトイネーブル信号、
（ｈ）はデータ書込み信号である。

【００１４】読み出し動作時において、図９（ｃ）のア
ウトプットイネーブル信号ＸＯＥが“Ｌ”、同図（ｇ）
のライトイネーブル信号ＸＷＥが“Ｈ”で、同図（ａ）
のロウアドレスストローブ信号ＸＲＡＳおよび同図
（ｂ）のコラムアドレスストローブ信号ＸＣＡＳがイネ
ーブルになると、同図（ｄ）のデータ出力イネーブル信
号が“Ｈ”となり、このデータ出力イネーブル信号に基
づいて同図（ｅ）のデータが出力される。

【００１５】今、図９（ｅ）に示すように、“Ｈ”から
“Ｌ”のデータ出力時には、瞬時電流により、同図
（ｆ）の接地電源電圧ＶＳＳのレベルが瞬時的に上昇す
ることにより、同図（ｇ）のライトイネーブル信号ＸＷ
Ｅの対ＶＳＳレベルが瞬時的に低くなる、すなわち、ラ
イトイネーブル信号ＸＷＥに下向きノイズが印加されて
しまう。ここで、ライトイネーブル信号ＸＷＥの下向き
ノイズにより、その影響が入力回路６０の出力信号にも
現れる。このライトイネーブル信号ＸＷＥの下向きノイ
ズによって書込み制御回路６１が動作すると、同図
（ｈ）のデータ書込み信号がイネーブルとなり、データ
読み出し動作中にもかかわらず、データの誤書込みが発
生し、メモリセルのデータが破壊されてしまうという問
題がある。

【００１６】なお、このライトイネーブル信号ＸＷＥの
下向きノイズに対しては、入力回路６０に遅延素子を利
用して短時間のノイズパルスを吸収し、内部回路へ伝送
しないように機能するノイズ除去回路を設けてノイズ耐
性を強化する方法があるが、副作用としてデータの書込
み動作が遅延してしまうという問題がある。したがっ
て、本発明の目的は、データ読み出し中のデータ誤書込
みを防止することができ、しかも、十分な書込み動作マ
ージンを確保することができる半導体記憶装置を提供す
るである。

【００１７】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、データ出力イネーブル信号に基づいて外部入
力信号の入力回路を制御するようにしている。この構成
によると、ノイズによるデータ読み出し動作時における
書込み制御回路の誤動作を未然に防止でき、しかも、除
去能力の高いノイズ除去回路は不要になるので十分な書
込み動作マージンを確保することができる。

【００１８】請求項２記載の半導体記憶装置は、データ
出力イネーブル信号に基づいてライトイネーブル信号の
入力回路を制御するようにしている。この構成による
と、ノイズによるデータ読み出し動作時における書込み
制御回路の誤動作を未然に防止でき、しかも、除去能力
の高いノイズ除去回路は不要になるので十分な書込み動
作マージンを確保することができる。

【００１９】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置において、ロウアドレスストロ
ーブ信号とデータ出力イネーブル信号とが入力されるＯ
Ｒ回路と、ＯＲ回路の出力信号とライトイネーブル信号
とが入力されるＮＯＲ回路とで入力回路を構成し、デー
タ出力イネーブル信号に基づいて、ライトイネーブル信
号の入力をデータ書込み動作時には有効とし、データ読
み出し動作時には無効としている。

【００２０】この構成によると、ノイズによるデータ読
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、除去能力の高いノイズ除去回路は不
要になるので十分な書込み動作マージンを確保すること
ができる。請求項４記載の半導体記憶装置は、請求項２
記載の半導体記憶装置において、入力回路を以下のよう
に構成している。すなわち、ロウアドレスストローブ信
号をゲート入力とする第１のＰ型ＭＯＳトランジスタ
と、ライトイネーブル信号をゲート入力とする第２のＰ
型ＭＯＳトランジスタと、ライトイネーブル信号をゲー
ト入力とする第１および第２のＮ型ＭＯＳトランジスタ
とを縦列接続し、第１のＰ型ＭＯＳトランジスタのソー
スには供給電源を接続し、第１のＰ型ＭＯＳトランジス
タのドレインには第２のＰ型ＭＯＳトランジスタのソー
スを接続し、第２のＰ型ＭＯＳトランジスタのドレイン
には第１のＮ型ＭＯＳトランジスタのドレインを接続
し、第１のＮ型ＭＯＳトランジスタのソースには第２の
Ｎ型ＭＯＳトランジスタのドレインを接続し、第２のＮ
型ＭＯＳトランジスタのソースには接地電源を接続し、
第２のＮ型ＭＯＳトランジスタのドレインと接地電源と
の間にはデータ出力イネーブル信号をゲート入力とする
第３のＮ型ＭＯＳトランジスタを配置し、第１のＮ型Ｍ
ＯＳトランジスタのドレインと接地電源との間にはロウ
アドレスイネーブル信号をゲート入力とする第４のＮ型
ＭＯＳトランジスタを配置することにより入力回路を構
成し、データ出力イネーブル信号に基づいて、データ読
み出し時のライトイネーブル信号の入力しきい値レベル
をデータ書込み時の入力しきい値レベルより低くしてい
る。

【００２１】この構成によると、ノイズによるデータ読
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、除去能力の高いノイズ除去回路は不
要になるので十分な書込み動作マージンを確保すること
ができる。請求項５記載の半導体記憶装置は、請求項２
記載の半導体記憶装置において、ロウアドレスストロー
ブ信号とライトイネーブル信号とが入力されるＮＯＲ回
路と、ノイズ除去能力の異なる２つのノイズ除去回路
と、２つのノイズ除去回路の出力信号が入力されるＮＡ
ＮＤ回路とで入力回路を構成し、２つのノイズ除去回路
のうちの１つのノイズ除去回路には、ＮＯＲ回路の出力
信号とデータ出力イネーブル信号とを入力し、もう１つ
のノイズ除去回路には、ＮＯＲ回路の出力信号とデータ
出力イネーブル信号の反転信号とを入力し、データ出力
イネーブル信号に基づいて、データ書込み動作時にはノ
イズ除去能力の小さなノイズ除去回路を選択し、データ
読み出し動作時にはノイズ除去能力の大きなノイズ除去
回路が選択するようにしている。

【００２２】この構成によると、ノイズによるデータ読
み出し動作時における書込み制御回路の誤動作を未然に
防止でき、しかも、データ読み出し時とデータ書込み時
とでノイズ除去回路を選択しているので、十分な書込み
動作マージンを確保することができる。請求項６記載の
半導体記憶装置は、外部入力信号の入力回路にノイズ除
去能力の異なる複数個のノイズ除去回路を有し、動作モ
ードに応じて複数個のノイズ除去回路の中から最適なノ
イズ除去回路を選択的に使用可能としている。

【００２３】この構成によると、動作モードに応じてノ
イズ除去能力を最適に設定することができるので、ノイ
ズ除去を優先する動作モードでは、ノイズ除去能力を高
め、動作遅延の回避を優先する動作モードでは動作遅延
を少なくすることができる。したがって、ノイズによる
データ読み出し動作時における書込み制御回路の誤動作
を未然に防止でき、しかも、データ読み出し時とデータ
書込み時とでノイズ除去回路を選択しているので、十分
な書込み動作マージンを確保することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１に本発明の第１の実施の
形態の半導体記憶装置のブロック図を示す。図１におい
て、１０９は従来例の入力回路１１１に代わる、入力回
路で、内部回路１０８から出力されるデータ出力イネー
ブル信号が入力されている点が入力回路１１１とは異な
る。この実施の形態では、外部入力信号であるライトイ
ネーブル信号の入力回路１０９にデータ出力イネーブル
信号を加えることで、データ出力時に、データ出力イネ
ーブル信号に基づいて入力回路１０９を制御するように
している。その制御としては、例えば、ライトイネーブ
ル信号の有効・無効を制御することが考えられる。すな
わち、データ出力イネーブル信号がアクティブのとき
は、ライトイネーブル信号を無効にし、データ出力イネ
ーブル信号がアクティブではないときは、ライトイネー
ブル信号を有効にするというような制御を行う。

【００２５】このように構成すると、ノイズによるデー
タ読み出し動作時における書込み制御回路１１０の誤動
作を未然に防止できるとともに、十分な書込み動作マー
ジンを確保することができる。しかも、データ書込み動
作時における書込み動作には全く支障がない。図２に本
発明の第２の実施の形態の半導体記憶装置における入力
回路の回路図を示す。この実施の形態は、半導体記憶装
置における入力回路の具体的な回路構成を示すものであ
る。図２において、１は入力回路、２は書込み制御回路
である。３は外部入力信号であるロウアドレスストロー
ブ信号ＸＲＡＳの入力端子、４はデータ出力イネーブル
信号の入力端子、５は外部入力信号であるライトイネー
ブル信号ＸＷＥの入力端子、６はデータ書込み信号の出
力端子である。

【００２６】入力回路１は、ロウアドレスストローブ信
号ＸＲＡＳとデータ出力イネーブル信号が入力されるＯ
Ｒ回路７と、ＯＲ回路７の出力信号とライトイネーブル
信号ＸＷＥとが入力されるＮＯＲ回路８とからなり、入
力回路１の出力信号が書込み制御回路２に入力される構
成になっている。そして、入力端子４から加えられるデ
ータ出力イネーブル信号に基づいて、ライトイネーブル
信号ＸＷＥの入力がデータ書込み動作時には有効とし、
データ読み出し動作時には無効とするようにしている。

【００２７】以下、本発明の第２の実施の形態の動作に
ついて、図面を参照しながら説明する。データ読み出し
動作時には、ロウアドレスストローブ信号ＸＲＡＳは
“Ｌ”、データ出力イネーブル信号は“Ｈ”で、ＯＲ回
路７の出力は“Ｈ”となるので、ＮＯＲ回路８の出力は
ライトイネーブル信号ＸＷＥの電圧レベルにかかわらず
“Ｌ”になる。そのため、データ出力時の瞬時電流によ
り接地電源電圧ＶＳＳが瞬時的に上昇することによっ
て、ライトイネーブル信号ＸＷＥに下向きノイズが印加
されても、入力回路１からの出力信号は“Ｌ”を保持す
る。よって、書込み制御回路２は誤動作せず、出力端子
６から出力されるデータ書込み信号６、ディセーブル状
態を保持するので、メモリセルへの誤書込みによるデー
タ破壊を未然に防止することができる。

【００２８】ところで、データ出力時のライトイネーブ
ル信号ＸＷＥの下向きノイズを除去するために、入力回
路に除去能力の高いノイズ除去回路を設ける方法がある
が、副作用としてデータの書込み動作が遅延してしまう
という問題があった。しかしながら、本発明の実施の形
態によれば、データ読み出し動作時はライトイネーブル
信号ＸＷＥの入力が無効になるため、除去能力の高いノ
イズ除去回路は不要になるので、十分な書込み動作マー
ジンを確保することができる。

【００２９】図３に本発明の第３の実施の形態の半導体
記憶装置おける入力回路の回路図を示す。この実施の形
態は、半導体記憶装置における入力回路の具体的な回路
構成を示すものである。図３において、１１は入力回
路、１２は書込み制御回路である。１３はロウアドレス
ストローブ信号ＸＲＡＳの入力端子、１４はライトイネ
ーブル信号ＸＷＥの入力端子、１５はデータ出力イネー
ブル信号の入力端子、１６はデータ書込み信号の出力端
子である。

【００３０】入力回路１１は、出力信号が書込み制御回
路１２に入力される構成となっているが、その具体的な
構成は以下に示す通りである。すなわち、入力回路１１
は、ロウアドレスストローブ信号ＸＲＡＳをゲート信号
とするＰ型ＭＯＳトランジスタ１７およびＮ型ＭＯＳト
ランジスタ２２と、ライトイネーブル信号ＸＷＥをゲー
ト信号とするＰ型ＭＯＳトランジスタ１８およびＮ型Ｍ
ＯＳトランジスタ１９，２０と、入力端子１５から加え
られるデータ出力イネーブル信号をゲート信号とするＮ
型ＭＯＳトランジスタ２１とからなる。

【００３１】そして、Ｐ型ＭＯＳトランジスタ１７，１
８とＮ型ＭＯＳトランジスタ１９，２０とは供給電源電
圧ＶＣＣと接地電源電圧ＶＳＳ間に縦列接続され、Ｎ型
ＭＯＳトランジスタ１９，２０間のＰ点と接地電源電圧
ＶＳＳ間にはＮ型ＭＯＳトランジスタ２１が配置され、
Ｐ型ＭＯＳトランジスタ１８とＮ型ＭＯＳトランジスタ
１９間のＱ点と接地電源電圧ＶＳＳ間にはＮ型ＭＯＳト
ランジスタ２２が配置されている。

【００３２】以上のように構成された第３の実施の形態
について、以下その動作を説明する。まず、データ書込
み動作時には、ロウアドレスストローブ信号ＸＲＡＳ、
ライトイネーブル信号ＸＷＥの電圧レベルは“Ｌ”であ
るので、Ｐ型ＭＯＳトランジスタ１７，１８がオンし、
Ｎ型ＭＯＳトランジスタ１９，２０，２２はオフとな
る。また、入力端子１５のデータ出力イネーブル信号は
“Ｌ”であるので、Ｎ型ＭＯＳトランジスタ２１はオフ
となる。よって、Ｑ点は“Ｈ”にチャージされることに
なり、書込み制御回路１２が動作し、出力端子１６のデ
ータ書込み信号がイネーブルとなって書込み動作が行わ
れる。なお、データ書込み動作時のライトイネーブル信
号ＸＷＥの入力レベルは、供給電源電圧ＶＣＣ−接地電
源電圧ＶＳＳ間に縦列接続されているＰ型ＭＯＳトラン
ジスタ１７，１８とＮ型ＭＯＳトランジスタ１９，２０
のトランジスタサイズによって設定される。ライトイネ
ーブル信号ＸＷＥの入力レベルというのは、入力電圧の
ハイ、ロウ（論理レベル）を識別できる電圧レベルのこ
とである。

【００３３】つぎに、データ読み出し動作時には、ロウ
アドレスストローブ信号ＸＲＡＳは“Ｌ”、ライトイネ
ーブル信号ＸＷＥは“Ｈ”であるので、Ｐ型ＭＯＳトラ
ンジスタ１７およびＮ型ＭＯＳトランジスタ１９，２０
がオンし、Ｐ型ＭＯＳトランジスタ１８およびＮ型ＭＯ
Ｓトランジスタ２２がオフとなり、Ｑ点の電圧レベルは
“Ｌ”を保持するので、書込み制御回路１２は動作せ
ず、出力端子１６のデータ書込み信号はディセーブルの
ままである。なお、読み出し動作時は、入力端子１５の
データ出力イネーブル信号は“Ｈ”で、Ｎ型ＭＯＳトラ
ンジスタ２１がオンしているので、ライトイネーブル信
号ＸＷＥの入力しきい値レベルはデータ書込み動作時よ
り低いレベルになっており、ライトイネーブル信号ＸＷ
Ｅがイネーブルになりにくくなっている。

【００３４】このように、本発明の第３の実施の形態に
よれば、データ出力イネーブル信号を用いることによっ
て、ライトイネーブル信号ＸＷＥの入力しきい値レベル
を低く設定することができるので、データ読み出し動作
時のライトイネーブル信号１４の入力しきい値レベル
を、あらかじめノイズ印加時の波高値レベルより低いレ
ベルに設定しておけば、入力回路１１の出力は“Ｌ”を
保持するので、書込み制御回路１２は誤動作しない。ま
た、入力しきい値レベルを低くすることによってライト
イネーブル信号ＸＷＥの下向きノイズ耐性を強化するこ
とができ、除去能力の高いノイズ除去回路を設ける必要
もなく、十分な書込み動作マージンを確保できる。

【００３５】図４に本発明の第４の実施の形態の半導体
記憶装置における入力回路の回路図を示す。この実施の
形態は、半導体記憶装置における入力回路の具体的な回
路構成を示すものである。図４において、３０は入力回
路、３１は書込み制御回路である。３２はロウアドレス
ストローブ信号ＸＲＡＳの入力端子、３３はライトイネ
ーブル信号ＸＷＥの入力端子、３４はデータ出力イネー
ブル信号の入力端子、３５はデータ書込み信号の出力端
子である。

【００３６】入力回路３０は、出力信号が書込み制御回
路３１に入力される構成となっているが、その具体的な
構成は以下に示す通りである。すなわち、入力回路３０
は、ロウアドレスストローブ信号ＸＲＡＳとライトイネ
ーブル信号ＸＷＥが入力されるＮＯＲ回路３６と、ＮＯ
Ｒ回路３６の出力信号と入力端子３４のデータ出力イネ
ーブル信号のインバータ３７による反転信号とが入力さ
れる第１のノイズ除去回路３９と、ＮＯＲ回路３６の出
力信号と入力端子３４のデータ出力イネーブル信号３４
とが入力される第２のノイズ除去回路４０と、第１のノ
イズ除去回路３９および第２のノイズ除去回路４０の出
力信号が入力されるＮＡＮＤ回路３８とから構成され、
ＮＡＮＤ回路３８の出力信号が書込み制御回路３１へ入
力される。

【００３７】また、第１のノイズ除去回路３９は、ＮＯ
Ｒ回路３６の出力信号とデータ出力イネーブル信号３４
のインバータ３７による反転信号が入力されるＮＡＮＤ
回路４１と、ＮＡＮＤ回路４１の出力信号を反転させる
インバータ４３と、入力信号と同位相でかつ、一定の遅
延量を有する信号を生成するための遅延インバータ４
４，４５，４６，４７および遅延容量４８と、ＮＯＲ回
路４１の出力信号のインバータ４３による反転信号と、
ＮＯＲ回路４１の出力信号のインバータ４３によるの反
転信号と同位相でかつ、一定の遅延量を有する信号が入
力されるＮＡＮＤ回路４２とからなる。

【００３８】また、第２のノイズ除去回路４０は、ＮＡ
ＮＤ回路４９に入力される信号が入力端子３４のデータ
出力イネーブル信号と同相であることを除けば、第１の
ノイズ除去回路３９と同じ構成であって、ＮＯＲ回路３
６の出力信号と入力端子３４のデータ出力イネーブル信
号の出力信号とが入力されるＮＡＮＤ回路４９と、ＮＡ
ＮＤ回路４９の出力信号を反転させるインバータ５１
と、入力信号と同位相でかつ、一定の遅延量を有する信
号を生成するための遅延インバータ５２，５３，５４，
５５，５６，５７および遅延容量５８，５９と、ＮＯＲ
回路４９の出力信号のインバータ５１による反転信号
と、ＮＯＲ回路４９の出力信号のインバータ５１による
反転信号と同位相でかつ、一定の遅延量を有する信号が
入力されるＮＡＮＤ回路５０とからなる。

【００３９】そして、入力回路３０の出力、すなわちＮ
ＡＮＤ回路３８の出力信号が書込み制御回路３１に入力
される。ここで、第１のノイズ除去回路３９および第２
のノイズ除去回路４０のノイズ除去能力をそれぞれＮＲ
１，ＮＲ２とすると、第１のノイズ除去回路３９のノイ
ズ除去能力ＮＲ１はあらかじめ書込み動作の遅延に対
し、許容できる範囲の遅延量に設定しておき、第２のノ
イズ除去回路４０のノイズ除去能力ＮＲ２はライトイネ
ーブル信号ＸＷＥの下向きノイズを十分に除去できる大
きな遅延量に設定しておく。すなわち、第１および第２
のノイズ除去回路３９，４０のノイズ除去能力ＮＲ１，
ＮＲ２には、ＮＲ１＜ＮＲ２の関係が成り立つように設
定する。

【００４０】以上のように構成された第４の実施の形態
について、以下動作を説明する。まず、データ書込み動
作時には、入力端子３４のデータ出力イネーブル信号が
“Ｌ”であるので、第２のノイズ除去回路４０の出力信
号は“Ｈ”を保持する。このとき、第１のノイズ除去回
路３９の出力信号は、ロウアドレスストローブ信号ＸＲ
ＡＳとライトイネーブル信号ＸＷＥとがイネーブルにな
ってから、ノイズ除去能力ＮＲ１の遅延の後に“Ｈ”か
ら“Ｌ”になり、入力回路３０の出力信号が“Ｌ”から
“Ｈ”になることによって書込み制御回路３１が動作
し、メモリセルへの書込み動作が行われる。

【００４１】つぎに、データ読み出し時には、入力端子
３４のデータ出力イネーブル信号は“Ｈ”であるので、
第１のノイズ除去回路３９の出力信号は“Ｈ”を保持す
る。ここで、データ出力時の瞬時電流によりライトイネ
ーブル信号ＸＷＥに下向きノイズが印加されると、第２
のノイズ除去回路４０の出力は、ロウアドレスストロー
ブ信号ＸＲＡＳ、ライトイネーブル信号ＸＷＥがイネー
ブルになってからＮＲ２の遅延の後に“Ｈ”から“Ｌ”
になり、入力回路３０の出力信号が“Ｌ”から“Ｈ”に
なると、書込み制御回路３１が動作してしまうが、第２
のノイズ除去回路４０におけるノイズ除去能力ＮＲ２は
ライトイネーブル信号ＸＷＥの下向きノイズを除去でき
る遅延量に設定しているため、書込み制御回路３１は誤
動作せず、書込み動作は行われない。

【００４２】つまり、本発明の実施の形態によれば、デ
ータ書込み動作時には第１のノイズ除去回路３９が選択
されるので、書込み動作はあらかじめ設定された適正な
遅延量にて行われ、またデータ読み出し時には、データ
出力時の瞬時電流により接地電源電圧ＶＳＳが瞬時的に
上昇してライトイネーブル信号ＸＷＥに下向きノイズが
印加されても、ノイズ除去能力の高い第２のノイズ除去
回路４０が選択されるので、あらかじめ第２のノイズ除
去回路４０をノイズを除去できる大きな遅延量に設定し
ておけば、書込み制御回路３３の誤動作を防止すること
ができる。

【００４３】以上のように、この実施の形態によると、
ノイズによるデータ読み出し動作時における書込み制御
回路の誤動作を未然に防止でき、しかも、データ書込み
時の書込み遅延を少なく抑えることができ、データ書込
み時において十分な書込み動作マージンを確保すること
ができる。上記の実施の形態では、入力回路に除去能力
の異なるノイズ除去回路を２つ有するケースについて述
べたが、除去能力の異なる３つ以上のノイズ除去回路を
設けて、動作モードに応じて最適なノイズ除去回路に切
り換えることによって同様の効果を得ることができる。
すなわち、外部入力信号の入力回路にノイズ除去能力の
異なる複数個のノイズ除去回路を設け、動作モードに応
じて複数個のノイズ除去回路の中から最適なノイズ除去
回路を選択的に使用可能としてもよい。この構成による
と、動作モードに応じてノイズ除去能力を最適に設定す
ることができるので、ノイズ除去を優先する動作モード
では、ノイズ除去能力を高め、動作遅延の回避を優先す
る動作モードでは動作遅延を少なくすることができる。
したがって、ノイズによるデータ読み出し動作時におけ
る書込み制御回路の誤動作を未然に防止でき、しかも、
データ読み出し時とデータ書込み時とでノイズ除去回路
を選択しているので、十分な書込み動作マージンを確保
することができる。

【００４４】なお、上記実施の形態では、ライトイネー
ブル信号の入力回路を制御するものをあげているが、そ
れ以外でも、データ出力時にＶ_SS配線に生じるノイズに
よって誤動作の原因となり得る外部入力信号はすべて本
発明の対象とすることができる。

【００４５】

【発明の効果】本発明の半導体記憶装置によれば、デー
タ出力時に、データ出力イネーブル信号に基づいて入力
回路へのライトイネーブル信号等の外部入力信号の入力
回路を制御、具体的には、ライトイネーブル信号の有効
・無効を制御したり、あるいは、データ読み出し時のラ
イトイネーブル信号の入力しきい値レベルをデータ書込
み時の入力しきい値レベルより低くしたり、あるいはデ
ータ書込み動作時にはノイズ除去能力の小さなノイズ除
去回路を選択し、データ読み出し動作時にはノイズ除去
能力の大きなノイズ除去回路が選択したり、あるいは動
作モードに応じて複数個のノイズ除去回路の中から最適
なノイズ除去回路を選択するようにしたので、データ出
力時の瞬時的な接地電源電圧の変動に起因する書込み制
御回路の誤動作を防止することができ、除去能力の高い
ノイズ除去回路は不要になるので十分な書込み動作マー
ジンを確保することができる優れた半導体記憶装置を実
現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体記憶
装置の構成を示すブロック図である。

【図２】本発明の第２の実施の形態の半導体記憶装置に
おける入力回路の回路図である。

【図３】本発明の第３の実施の形態の半導体記憶装置に
おける入力回路の回路図である。

【図４】本発明の第４の実施の形態の半導体記憶装置に
おける入力回路の回路図である。

【図５】従来例の半導体記憶装置の構成を示すブロック
図である。

【図６】図５の半導体記憶装置のデータ読み出し時の動
作を示すタイムチャートである。

【図７】図５の半導体記憶装置のデータ書込み時の動作
を示すタイムチャートである。

【図８】従来の半導体記憶装置における入力回路の回路
図である。

【図９】従来の半導体記憶装置における読み出し動作時
のタイムチャートである。

【符号の説明】

１入力回路２書込み制御回路７ＯＲ回路８ＮＯＲ回路１１入力回路１２書込み制御回路１７第１のＰ型ＭＯＳトランジスタ１８第２のＰ型ＭＯＳトランジスタ１９第１のＮ型ＭＯＳトランジスタ２０第２のＮ型ＭＯＳトランジスタ２１第３のＮ型ＭＯＳトランジスタ２２第４のＮ型ＭＯＳトランジスタ３０入力回路３１書込み制御回路３６ＮＯＲ回路３７インバータ３８ＮＡＮＤ回路３９第１のノイズ除去回路４０第２のノイズ除去回路１０１メモリセル１０２センスアンプ１０３バス切換回路１０４リードアンプ１０５ライトアンプ１０６出力バッファ回路１０７入力バッファ回路１０８内部回路１０９入力回路

Claims

【特許請求の範囲】

【請求項１】データ出力時に、データ出力イネーブル
信号に基づいて外部入力信号の入力回路を制御するよう
にしたことを特徴とする半導体記憶装置。
【請求項２】データ出力時に、データ出力イネーブル
信号に基づいてライトイネーブル信号の入力回路を制御
するようにしたことを特徴とする半導体記憶装置。
【請求項３】ロウアドレスストローブ信号とデータ出
力イネーブル信号とが入力されるＯＲ回路と、前記ＯＲ
回路の出力信号とライトイネーブル信号とが入力される
ＮＯＲ回路とで入力回路を構成し、前記データ出力イネ
ーブル信号に基づいて、前記ライトイネーブル信号の入
力をデータ書込み動作時には有効とし、データ読み出し
動作時には無効とするようにしたことを特徴とする請求
項２記載の半導体記憶装置。
【請求項４】ロウアドレスストローブ信号をゲート入
力とする第１のＰ型ＭＯＳトランジスタと、ライトイネ
ーブル信号をゲート入力とする第２のＰ型ＭＯＳトラン
ジスタと、前記ライトイネーブル信号をゲート入力とす
る第１および第２のＮ型ＭＯＳトランジスタとを縦列接
続し、前記第１のＰ型ＭＯＳトランジスタのソースには
供給電源を接続し、前記第１のＰ型ＭＯＳトランジスタ
のドレインには前記第２のＰ型ＭＯＳトランジスタのソ
ースを接続し、前記第２のＰ型ＭＯＳトランジスタのド
レインには前記第１のＮ型ＭＯＳトランジスタのドレイ
ンを接続し、前記第１のＮ型ＭＯＳトランジスタのソー
スには前記第２のＮ型ＭＯＳトランジスタのドレインを
接続し、前記第２のＮ型ＭＯＳトランジスタのソースに
は接地電源を接続し、前記第２のＮ型ＭＯＳトランジス
タのドレインと前記接地電源との間にはデータ出力イネ
ーブル信号をゲート入力とする第３のＮ型ＭＯＳトラン
ジスタを配置し、前記第１のＮ型ＭＯＳトランジスタの
ドレインと前記接地電源との間には前記ロウアドレスイ
ネーブル信号をゲート入力とする第４のＮ型ＭＯＳトラ
ンジスタを配置することにより入力回路を構成し、前記
データ出力イネーブル信号に基づいて、データ読み出し
時の前記ライトイネーブル信号の入力しきい値レベルを
データ書込み時の入力しきい値レベルより低くするよう
にしたことを特徴とする請求項２記載の半導体記憶装
置。
【請求項５】ロウアドレスストローブ信号とライトイ
ネーブル信号とが入力されるＮＯＲ回路と、ノイズ除去
能力の異なる２つのノイズ除去回路と、前記２つのノイ
ズ除去回路の出力信号が入力されるＮＡＮＤ回路とで入
力回路を構成し、前記２つのノイズ除去回路のうちの１
つのノイズ除去回路には、前記ＮＯＲ回路の出力信号と
データ出力イネーブル信号とを入力し、もう１つのノイ
ズ除去回路には、前記ＮＯＲ回路の出力信号と前記デー
タ出力イネーブル信号の反転信号とを入力し、前記デー
タ出力イネーブル信号に基づいて、データ書込み動作時
にはノイズ除去能力の小さなノイズ除去回路を選択し、
データ読み出し動作時にはノイズ除去能力の大きなノイ
ズ除去回路を選択するようにしたことを特徴とする請求
項２記載の半導体記憶装置。
【請求項６】外部入力信号の入力回路にノイズ除去能
力の異なる複数個のノイズ除去回路を有し、動作モード
に応じて複数個のノイズ除去回路の中から最適なノイズ
除去回路を選択的に使用可能としたことを特徴とする半
導体記憶装置。