JP2001297316A

JP2001297316A - メモリカード及びその制御方法

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Publication number: JP2001297316A
Application number: JP2000112995A
Authority: JP
Inventors: Hidenori Mitani; 秀徳三谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-04-14
Filing date: 2000-04-14
Publication date: 2001-10-26
Also published as: US6633956B1

Abstract

(57)【要約】【課題】メモリカードの仕様をその用途に合わせて種
々に調整し、処理能力や動作電力を可変にする。【解決手段】コントローラ１には、水晶発信器２５か
ら得られた発信信号に基づいて原クロックを生成する原
クロック発生回路２と、原クロックをそのまま、あるい
は分周してクロック信号ＣＬＫを生成する分周回路３が
備えられている。分周回路３が実行する分周の分周比
は、ＲＡＭ４に設けられる分周レジスタ４１において、
２ビット８０を用いて設定される。例えば２ビット８０
の値がそれぞれ“００”、“０１”、“１０”、“１
１”であることに対して、１，１／２，１／４，１／８
の分周比が設定される。メモリカード１００が接続され
るホストが消費電力の低減を要求する機器であれば、メ
モリカード１００の動作周波数を低下すべく、分周比を
例えば１／８に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は少なくとも一つの
記憶素子を備えた記憶装置において、その動作電流を抑
制する技術に関する。

【０００２】

【従来の技術】現在、種々の機器の記憶媒体、例えばＨ
ＤＤ（ハードディスクドライブ）の代替、あるいは増設
メモリとして、種々のメモリカードが使用されている。

【０００３】これらのメモリカードは、その使用目的に
よって要求される仕様が異なる。例えばデスクトップ型
のパーソナルコンピュータや産業用機器等で使用される
場合には消費電流よりも、書き込み速度や読み出し速度
で代表される処理能力が要求される。一方、例えばモバ
イル型パーソナルコンピュータやデジタルカメラのよう
に、処理能力がある水準を満たしていることを前提とし
て、消費電力の低減が重視される機器もある。

【０００４】

【発明が解決しようとする課題】しかし、要求される仕
様に応じて多種多様のメモリカードを用意することは不
便である。また、同一メモリカードが異なる機種間を媒
介する場合にはこれらの機種間のそれぞれに相応した仕
様で使用されることが望ましい。例えばメモリカード
を、デジタルカメラの様に消費電力の低減を重視する機
器に装備してこれに画像データを格納した後、処理能力
が重視されるデスクトップ型のパーソナルコンピュータ
に装備し直して画像データを読み出す場合である。

【０００５】本発明は上記の要求に応えるべく、メモリ
カードの仕様をその用途に合わせて種々に調整し、処理
能力や動作電力を可変にする技術を提供する。

【０００６】なお書き込み時間を安定させ、また可変に
する目的で、外部からのクロック信号を分周する分周器
を内蔵するＥＥＰＲＯＭが、例えば特開平２−１２４７
５号公報に開示されている。

【０００７】

【課題を解決するための手段】この発明のうち請求項１
にかかるものはメモリカードであって、少なくとも一つ
の記憶素子と、原クロックを生成する原クロック発生回
路と、前記原クロックを可変の分周比で分周し、前記記
憶素子の動作周波数を規定するクロック信号を生成する
分周回路とを備える。

【０００８】この発明のうち請求項２にかかるものは、
請求項１記載のメモリカードであって、前記メモリカー
ドに対して消費電流の設定が為されたことに対応して、
前記分周比が設定される。

【０００９】この発明のうち請求項３にかかるものは、
請求項１又は請求項２に記載のメモリカードであって、
前記分周比を設定する分周レジスタを更に備える。

【００１０】この発明のうち請求項４にかかるものはメ
モリカードであって、複数の記憶素子と、前記複数の記
憶素子に書き込みが行われた物理アドレスを格納する、
複数のタスクレジスタとを備える。

【００１１】この発明のうち請求項５にかかるものは、
請求項４記載のメモリカードであって、一の前記複数の
タスクレジスタは、前記複数の記憶素子の少なくとも２
つについての前記物理アドレスを交互に格納する。

【００１２】この発明のうち請求項６にかかるものは、
請求項４又は請求項５に記載のメモリカードであって、
前記タスクレジスタに対応して設けられ、前記物理アド
レスに書き込まれた書き込みデータを格納するデータレ
ジスタを更に備える。

【００１３】この発明のうち請求項７にかかるものは、
少なくとも一つの記憶素子と、原クロックを生成する原
クロック発生回路と、前記原クロックに基づいて前記記
憶素子の動作周波数を規定するクロック信号を生成する
分周回路とを備えるメモリカードを制御する方法であっ
て、前記分周回路の分周比を可変に制御する。

【００１４】この発明のうち請求項８にかかるものは、
請求項７記載のメモリカードの制御方法であって、前記
メモリカードに対して消費電流の設定が為されたことに
対応して、前記分周比を設定する。

【００１５】この発明のうち請求項９にかかるものは、
複数の記憶素子と、前記複数の記憶素子に書き込みが行
われた物理アドレスを格納する、複数のタスクレジスタ
とを備えるメモリカードを制御する方法である。そし
て、（ａ）第１の前記記憶素子の書き込みの際に用いら
れた物理アドレスを第１の前記タスクレジスタに格納す
る工程と、（ｂ）第２の前記記憶素子に対する書き込み
を行う工程と、（ｃ）前記工程（ａ），（ｂ）の後に、
前記第１の記憶素子のステータスを確認する工程と、
（ｄ）前記工程（ｃ）の結果がエラーであった場合に、
前記第１のタスクレジスタに格納された前記物理アドレ
スを用いて再度の書き込みを行う工程とを備える。

【００１６】この発明のうち請求項１０にかかるもの
は、請求項９記載のメモリカードの制御方法であって、
一の前記複数のタスクレジスタは、前記複数の記憶素子
の少なくとも２つについての前記物理アドレスを交互に
格納する。

【００１７】

【発明の実施の形態】実施の形態１．本実施の形態では
メモリカードの動作周波数を可変にする技術を示す。図
１は本発明の実施の形態１にかかるメモリカード１００
の構成を示すブロック図である。メモリカード１００は
大別してフラッシュメモリ群２０、コントローラ１、水
晶発信器２５から構成されている。もちろん、水晶発振
器２５はセラミックなど、水晶を用いない発信器に代替
することができる。

【００１８】フラッシュメモリ群２０は少なくとも一つ
のフラッシュメモリから構成されており、本実施の形態
では、４つのフラッシュメモリ２０ａ，２０ｂ，２０
ｃ，２０ｄが備えられている場合が例示されている。

【００１９】フラッシュメモリ２０ａ〜２０ｄが複数あ
ることや、それぞれに不良セクタが存在する場合もある
ため、内部の物理アドレスは連続していない。そこでメ
モリカードでは、これをホスト側から見て連続したアド
レス空間を構成する論理アドレスに変換するためのコン
トローラ１が設けられている。

【００２０】コントローラ１は、これらの変換や、ホス
ト側からの要求に応じてフラッシュメモリの管理、制御
を行うＣＰＵ（中央処理ユニット）５を備えている。コ
ントローラ１は更に、メモリカード１００が装備される
対象となるホスト側とのインターフェース仕様を整合す
るためのホストインターフェース（ホストＩ／Ｆ）９、
及びフラッシュメモリ群２０側とのインターフェース仕
様を整合するためのフラッシュインターフェース（フラ
ッシュＩ／Ｆ）８も備えている。またコントローラ１に
は、ＣＰＵ５からの命令に基づいて動作するシーケンサ
６も備えられ、これにより、あるいはＣＰＵ４が直接
に、フラッシュインターフェース８に対して処理を行
う。

【００２１】ＣＰＵ５には、物理アドレスと論理アドレ
スとの対応を採る管理テーブルを格納するためのＲＡＭ
４が付設されており、上記テーブルはメモリカード１０
０を製造する工場の集荷時にファクトリフォーマットの
一環として作成される。ファクトリフォーマットの実行
は、管理テーブルの作成の他、ユーザ領域、代替領域の
設定、ＦＡＴ（File Allocation Table）なるファイル
システム用のアンフォーマット情報の作成、ＤＯＳ（Di
sk Operating System）のフォーマットコマンドによる
フォーマットの実行を含む。管理テーブルの作成、ユー
ザ領域、代替領域の設定は、コントローラ１の内部でＣ
ＰＵ５がＲＡＭ４を用いたファームウェアとして実行
し、フラッシュメモリ群２０に格納する。

【００２２】コントローラ１には、水晶発信器２５から
得られた発信信号に基づいて原クロックを生成する原ク
ロック発生回路２と、原クロックをそのまま、あるいは
分周してクロック信号ＣＬＫを生成する分周回路３も備
えられている。クロック信号ＣＬＫはＣＰＵ５、ホスト
インターフェース９やシーケンサ６に与えられ、これら
の動作周波数、ひいてはフラッシュメモリ群２０の動作
周波数を規定する。

【００２３】分周回路３が実行する分周の分周比は、Ｒ
ＡＭ４において設定される。図２はＲＡＭ４に設けられ
る、分周比設定用の分周レジスタ４１の内容を例示する
図である。この分周レジスタ４１の全ビット数はＲＡＭ
４を使用する態様によって異なるものの、その内のＮビ
ット（Ｎ≧１）を使用して、分周比（分周しない場合、
即ち分周比が１の場合を含んでも良い）を２^N種類の内
から一つ設定することができる。

【００２４】例えば上記分周レジスタ４１のＬＳＢ及び
その上位１ビットからなる２ビット８０を分周比の設定
に使用する。２ビット８０の値がそれぞれ“００”、
“０１”、“１０”、“１１”であることに対して、
１，１／２，１／４，１／８の分周比が設定される。２
ビット８０よりも上位のビットに関しては、例えば未定
義のビットとすることができる。

【００２５】メモリカード１００が接続されるホストが
デジタルカメラであった場合、消費電力を低減するため
にメモリカード１００の動作周波数を低下することが望
ましい。ホストインターフェース９を介して、ホスト側
機器がデジタルカメラであることを認識すると、分周比
を例えば１／８に設定するため、ＣＰＵ５は分周レジス
タ４１にアクセスして２ビット８０の内容を“１１”に
設定する。

【００２６】シーケンサ６は、ＣＰＵ５が設定した分周
比で分周するように分周回路３を制御する。あるいは分
周回路３が直接に２ビット８０の値に基づいて動作す
る。同様にしてメモリカード１００が接続されるホスト
がデスクトップ型のパーソナルコンピュータであった場
合、処理能力を向上させるためにメモリカード１００の
動作周波数を増大することが望ましい。よって例えば分
周比を１にすべく、２ビット８０の内容は“００”に設
定される。

【００２７】以上のように、本実施の形態によれば、原
クロックを分周する（分周しない場合、即ち分周比が１
の場合を含んでもよい）分周回路３を設け、その分周比
を可変としたので、ホスト側の機器に応じてメモリカー
ド１００の動作周波数を制御することができる。よって
メモリカード１００をその用途に合わせて種々に調整
し、処理能力や動作電力を可変にすることができる。し
かも分周比はＲＡＭ４の分周レジスタ４１において設定
できるので、分周比をメモリカード１００の内部で制御
することができる。

【００２８】実施の形態２．メモリカードとしては例え
ばＡＴＡ（米国規格協会によって標準化されたインター
フェース規格：ＡＴＡｔｔａｃｈｍｅｎｔ）に則った
ものがある（以下「ＡＴＡカード」と称する）。そして
ＡＴＡカードの場合、その仕様データを表すフォーマッ
ト情報はドライブパラメータと呼ばれて定義されてい
る。ドライブパラメータにはベンダーユニークな情報を
定義できる部分があるため、その部分に実施の形態１で
示された分周比を設定できる。ドライブパラメータは例
えばフラッシュメモリ群２０に格納されている。

【００２９】図３はメモリカード１００の動作周波数を
設定するフローチャートである。ステップＳ０において
メモリカード１００に電源が供給されることにより、フ
ローが開始する。そしてステップＳ１に進み、ドライブ
パラメータの分周比が、フラッシュインターフェース８
を介してフラッシュメモリ群２０から読み出され、分周
レジスタ４１の２ビット８０に書き込まれる。これによ
り、メモリカード１００の動作周波数のデフォルト値を
設定することができる。そしてステップＳ２に進み、２
ビット８０の値に基づく分周比を用いて、分周回路３が
デフォルト周波数を有するクロック信号ＣＬＫが生成さ
れる。

【００３０】ＡＴＡカードにはＡＴＡカードを動作さ
せ、あるいは制御するためのＡＴＡコマンドが設定され
る。ＡＴＡコマンドの中には消費電流値を設定する「Se
t Feature」コマンドも存在する。ステップＳ３以降は
ＡＴＡカードの消費電流を変える場合の処理が例示され
ている。つまりステップＳ３においてSet Featureコマ
ンドを用いて、具体的にはホストインターフェース９を
介してホスト側から、所望の消費電流値をセットする。
そしてステップＳ４へと進み、ＣＰＵ５が、消費電流値
に鑑みてクロック信号を適切な周波数に設定するための
分周比を、ＲＡＭ４の分周レジスタ４１内の２ビット８
０に格納する。

【００３１】そしてステップＳ５に進み、ステップＳ２
と同様にして、分周回路３がクロック信号ＣＬＫを、２
ビット８０の値に基づく新たな周波数で生成する。

【００３２】本実施の形態では、以上のようにして、特
にコマンドが与えられない場合にはデフォルト周波数
で、また消費電流を規定するコマンドが与えられれば当
該消費電流に適した周波数で、それぞれクロック信号が
生成される。従ってホスト側の要求に応じてメモリカー
ド１００の動作周波数を制御することができる。

【００３３】実施の形態３．図４はコントローラ１とフ
ラッシュメモリ群２０との信号授受を部分的に示すブロ
ック図である。通常、ＡＴＡカードでは書き込み処理
（以下、メモリカード１００の内部での書き込みに対し
て「書き込み処理」との用語を使用する）の速度を早く
するため、フラッシュメモリ群２０には複数のフラッシ
ュメモリ２０ａ〜２０ｄが設けられており、図１に示さ
れたフラッシュインターフェース８の制御によって並列
に動作する。ここではフラッシュメモリ群２０に４個の
フラッシュメモリがそれぞれ個別のＩＣ（集積回路）と
して実装されている場合が例示されている。

【００３４】読み出し／書き込みを行うフラッシュメモ
リを選択するため、フラッシュメモリ２０ａ，２０ｂ，
２０ｃ，２０ｄのそれぞれに対応するチップセレクト信
号１２ａ，１２ｂ，１２ｃ，１２ｄがコントローラ１で
生成される。チップセレクト信号以外の信号、例えばデ
ータ、アドレス、レディ信号、ビジィ信号、書き込み命
令等は、全て一括して制御信号１１として表されてい
る。

【００３５】一般にフラッシュメモリの書き込み動作
（以下、フラッシュメモリの各々が行う書き込みに対し
て、「書き込み動作」との用語を使用する）が開始して
から完了するまでには数ｍｓの時間がかかるため、メモ
リカード１００全体としての書き込み処理の速度を高め
るべく、並列的な書き込み処理が行われる。並列的な書
き込み処理は、例えば特開平５−１２０８９０号公報に
開示されている。なお、読み出し処理は、各フラッシュ
メモリ毎に実行される。

【００３６】例えばフラッシュメモリ２０ａに対してチ
ップセレクト信号１２ａがアクティブに設定され、書き
込み命令が実行されることによって第１の書き込みデー
タがフラッシュメモリ２０ａに書き込まれる。フラッシ
ュメモリ２０ａは、書き込み動作を開始するとコントロ
ーラ１に対してビジィ信号を与える。これに応答してコ
ントローラ１はチップセレクト信号１２ａを非アクティ
ブに設定する。

【００３７】次にコントローラ１はチップセレクト信号
１２ｂをアクティブに設定し、書き込み命令を与えるこ
とによって、第１の書き込みデータに続く第２の書き込
みデータがフラッシュメモリ２０ｂに書き込まれる。

【００３８】このような動作を繰り返し、第２のデータ
に続く第３の書き込みデータがフラッシュメモリ２０ｃ
に書き込まれ、第３のデータに続く第４の書き込みデー
タがフラッシュメモリ２０ｄに書き込まれると、第４の
データに続く第５の書き込みデータの書き込み処理の対
象としてフラッシュメモリ２０ａが選択される。つまり
チップセレクト信号１２ａがアクティブに設定される。

【００３９】しかしフラッシュメモリ２０ａは既に第１
のデータの書き込み動作を開始していたので、その書き
込み動作が終了しているか否かを確認する必要がある。
そのため、フラッシュメモリ２０ａに対する新たな書き
込み命令を行う前に、フラッシュメモリ２０ａのステー
タスレジスタを確認する。ステータスにエラーが発生し
ていなければ第１のデータの書き込み処理は完了してい
る。しかしエラーが発生していた場合には第１のデータ
を再度フラッシュメモリ２０ａに書き込む必要がある。
そして、このステータスの確認や再度の書き込み処理を
書き込み命令毎に行っていては、並列した書き込み処理
を行うことができない。

【００４０】そこで本実施の形態では、各フラッシュメ
モリ２０ａ〜２０ｄに対する書き込み処理を一つのタス
クとして扱う。これらフラッシュメモリの複数について
一つのタスクを設定するため、図１に示されるＲＡＭ４
にはフラッシュメモリ群２０が備えるフラッシュメモリ
の数（ここでは４個）と同数のタスクレジスタが設定さ
れる。

【００４１】図５はタスクレジスタ群４０と、書き込み
命令Ｗ_m〜Ｗ_m+7（ｍは正整数）との関係を示す模式図で
ある。タスクレジスタ群４０はタスクレジスタ４０ａ，
４０ｂ，４０ｃ，４０ｄで構成される。また書き込み命
令Ｗ_m+4n，Ｗ_m+4n+1，Ｗ_m+4n ₊₂，Ｗ_m+4n+3（ｎは正の整
数又は零）は、それぞれフラッシュメモリ２０ａ，２０
ｂ，２０ｃ，２０ｄに対する書き込み命令を表し、書き
込み命令Ｗ_m〜Ｗ_m+7はこの順に実行される。

【００４２】ホストから書き込みが要求された（以下、
ホストから要求された書き込みに対して「書き込み要
求」との用語を使用する）コントローラ１は、論理アド
レス、データを入力する。ホストから入力された論理ア
ドレスは管理テーブルを用いて物理アドレスに変換され
る。以下では書き込み要求の最初の論理アドレスが、フ
ラッシュメモリ２０ａに対応した物理アドレスに変換さ
れるものとして説明を進める。

【００４３】まず最初の論理アドレスと、これに対応す
る物理アドレスとがタスクレジスタ４０ａに格納され
る。そしてフラッシュメモリ群２０に対して書き込み命
令Ｗ_mを与えて、フラッシュメモリ２０ａの書き込み動
作が開始し、フラッシュメモリ２０ａはコントローラ１
へビジィ信号を出力する。同様にして、次に書き込むべ
きデータは書き込み命令Ｗ_m+1によってフラッシュメモ
リ２０ｂに書き込まれる。

【００４４】（ｉ）ホストからの書き込み要求が、フラ
ッシュメモリ２０ａ，２０ｂに対する一度のデータの書
き込み処理で足りた場合：書き込み命令Ｗ_m+1が実行さ
れた後、書き込み処理が正常に終わっているか否かの確
認が行われる。コントローラ１はタスクレジスタ４０ａ
から物理アドレスの値を読み出し、そのアドレスに相当
するフラッシュメモリ、ここではフラッシュメモリ２０
ａのステータスを確認する。ステータスがＯＫであれ
ば、フラッシュメモリ２０ａの書き込み動作は完了して
いるので、コントローラ１はタスクレジスタ４０ｂから
物理アドレスの値を読み出す。そしてそのアドレスに相
当するフラッシュメモリ２０ｂのステータスを確認す
る。

【００４５】以上のステータスの確認においてエラーが
出た場合、タスクレジスタに格納された物理アドレスに
対して再度書き込みを行う。フラッシュメモリのステー
タスの確認が行われた後は、このフラッシュメモリに対
応するタスクレジスタに格納されているアドレスを消去
する。

【００４６】このような再度のデータの書き込みのた
め、バッファ７にはタスクレジスタに対応した数のデー
タレジスタが設けられる。例えばタスクレジスタ４０
ａ，４０ｂ，４０ｃ，４０ｄに対応してデータバッファ
７０ａ，７０ｂ，７０ｃ，７０ｄが設けられる。先の例
ではフラッシュメモリ２０ａのステータスを確認した結
果がエラーであれば、書き込み命令Ｗ_mについての書き
込みデータがデータバッファ７０ａから読み出される。

【００４７】以上のようにして、タスクレジスタ４０ａ
には命令Ｗ_mによる書き込み処理において用いられた物
理アドレスが格納されており、またデータバッファ７０
ａには書き込みデータが格納されている。よってフラッ
シュメモリ２０ａへの書き込みが正常に行われていなく
ても、フラッシュメモリ２０ａへの再度の書き込みを、
フラッシュメモリ２０ｂへの書き込み処理が終了してか
ら行うことができる。従ってフラッシュメモリ２０ａへ
の書き込み命令Ｗ_mが実行された後、命令Ｗ_mによる書き
込み処理が正常に終わっているか否かの確認を行わず
に、フラッシュメモリ２０ｂへの書き込み命令Ｗ_m+1を
実行し、並列した書き込み処理を容易に行うことができ
る。

【００４８】（ｉｉ）ホストからの要求された書き込み
処理が、フラッシュメモリ２０ａ〜２０ｄに対する一度
のデータの書き込みで足りない場合：この場合にはホス
トからの一つの書き込み要求に対してメモリカード１０
０が行う書き込み処理の回数が、フラッシュメモリ群２
０の備えるフラッシュメモリの数を上回る。図５に則し
て言えば、書き込み命令Ｗ_m〜Ｗ_m+3では足りず、書き込
み命令Ｗ_m+4以降も必要となる場合である。

【００４９】既述のように、フラッシュメモリ２０ｄに
対する書き込み処理が行われた後に、書き込み処理の対
象となるのはフラッシュメモリ２０ａである。そして
（ｉ）の場合と同様に、コントローラ１はタスクレジス
タ４０ａから物理アドレスの値を読み出し、そのアドレ
スに相当するフラッシュメモリ、ここではフラッシュメ
モリ２０ａのステータスを確認する。

【００５０】フラッシュメモリ２０ａへの２度目の書き
込み処理（書き込み命令Ｗ_m+4に対応）を始める前に、
ステータスの確認は為されていない。従ってタスクレジ
スタ４０ａには物理アドレスが消去されずに残ってい
る。物理アドレスが存在するタスクレジスタに対応する
フラッシュメモリに対しては、ステータス確認が行われ
る。フラッシュメモリ２０ａのステータスがＯＫであれ
ば、書き込み命令Ｗ_m+4に対する書き込み処理が実行さ
れる。また、エラーであれば１度目の書き込み命令Ｗ_m
についての書き込みデータを再度フラッシュメモリ２０
ａに書き込んでから、書き込み命令Ｗ_m+4に対する書き
込み処理が実行される。

【００５１】以上のようにして、もしもフラッシュメモ
リ２０ａへの書き込みが正常に行われていなくても、タ
スクレジスタ４０ａには命令Ｗ_mによる書き込み処理に
おいて用いられた物理アドレスが格納されており、また
データバッファ７０ａには書き込みデータが格納されて
いるので、フラッシュメモリ２０ａへの再度の書き込み
を、フラッシュメモリ２０ｄへの書き込み処理が終了し
てから行うことができる。従ってフラッシュメモリ２０
ａへの書き込み命令Ｗ_mが実行された後、命令Ｗ_mによる
書き込み処理が正常に終わっているか否かの確認を行わ
ずに、フラッシュメモリ２０ｂ，２０ｃ，２０ｄへの書
き込み命令Ｗ_m+1，Ｗ_m+2，Ｗ_m+3を実行することができ
る。

【００５２】図６は上記（ｉ），（ｉｉ）の場合に共通
して採用され得る書き込み処理を示すフローチャートで
ある。ステップＳ１０においてホストから書き込み要求
を受けると、メモリカード１００は所定のフラッシュメ
モリへデータを書き込む。（ｉ），（ｉｉ）の場合に即
して言えば、最初にステップＳ１１が実行される際のフ
ラッシュメモリはフラッシュメモリ２０ａである。次に
ステップＳ１２に進み、ホストからの書き込み要求が完
了したか否かを判断する。（ｉ），（ｉｉ）のいずれの
場合も、フラッシュメモリ２０ａへのデータの書き込み
処理のみではホストからの書き込み要求が完了しないの
で、ステップＳ１２での判断はＮＯとなり、ステップＳ
２１へと進む。ステップＳ２１では、フラッシュメモリ
の変更が行われる。ステップＳ１１での書き込み処理の
対象が、フラッシュメモリ２０ａ，２０ｂ，２０ｃ，２
０ｄであれば、ステップＳ２１の実行後は、それぞれフ
ラッシュメモリ２０ｂ，２０ｃ，２０ｄ，２０ａあるい
はこれに対応するタスクレジスタ、データレジスタが、
各フローの対象となる。先の例で言えば、ステップＳ１
１での書き込み処理の対象がフラッシュメモリ２０ａで
あったので、フラッシュメモリ２０ｂあるいはこれに対
応するタスクレジスタ４０ｂ、データレジスタ７０ｂ
が、ステップＳ２２〜Ｓ２４の対象となり得る。

【００５３】ステップＳ２１からステップＳ２２へと進
み、現在着目しているフラッシュメモリに対応するタス
クレジスタにおいて、物理アドレスが存在するか否かが
判断される。（ｉ），（ｉｉ）のいずれの場合もフラッ
シュメモリ２０ｂには未だ書き込み処理が行われていな
いので、対応するタスクレジスタ４０ｂには未だ物理ア
ドレスが格納されておらず、ステップＳ２２の判断はＮ
Ｏとなり、ステップＳ１１へと戻る。

【００５４】ステップＳ０が実行された後の２回目に実
行されるステップＳ１１では、（ｉ），（ｉｉ）のいず
れの場合もフラッシュメモリ２０ｂに対してデータが書
き込まれ、ステップＳ１２へ進む。

【００５５】これ以降、（ｉ），（ｉｉ）によってフロ
ーの進み方が異なる。（ｉ）の場合にはステップＳ１２
の判断はＹＥＳとなり、ステップＳ１３へと進む。そし
て書き込んだフラッシュメモリ２０ａ，２０ｂのステー
タスが確認される。そしてエラーが生じていればステッ
プＳ１４へと進み、既述のように、対応するデータレジ
スタに格納されたデータを再度書き込む。一方、ステー
タスがＯＫであれば、書き込み要求に対する書き込み処
理が全て行われたので、このフローは終了する。

【００５６】（ｉｉ）の場合には、少なくともフラッシ
ュメモリ２０ａ〜２０ｄに１回書き込み処理を行い、更
にフラッシュメモリ２０ａに２回目の書き込み処理が行
われる。従って、ステップＳ１１においてフラッシュメ
モリ２０ｂに対する１回目の書き込み処理が行われた直
後のステップＳ１２の判断はＮＯとなり、ステップＳ２
１に進む。ステップＳ２１では着目するフラッシュメモ
リがフラッシュメモリ２０ｃへと変更される。そして更
にステップＳ２２，Ｓ１１，Ｓ１２，Ｓ２１が２回繰り
返されたのち、ステップＳ２２ではフラッシュメモリ２
０ａに対応するタスクレジスタ４０ａに物理アドレスが
格納されているか否かが判断される。既述のようにステ
ップＳ１０が実行されてからステータスの確認が行われ
なかったので、タスクレジスタ４０ａには物理アドレス
が格納されている。従ってステップＳ２２の判断は初め
てＹＥＳとなり、ステップＳ２３へと進む。

【００５７】ステップＳ２３ではステップＳ１３と同様
にして、現在着目している、即ちタスクレジスタ４０ａ
に存在した物理アドレスに対応するフラッシュメモリ２
０ａのステータスが確認される。ステータスがＯＫであ
ればステップＳ１１へと進み、フラッシュメモリへ２０
ａへとデータを書き込む。一方、ステータスがエラーで
あればステップＳ２４へと進み、ステップＳ１４と同様
にして、対応するデータレジスタに格納されたデータを
再度書き込む。そしてステップＳ１１へと戻って、フラ
ッシュメモリ２０ａに更に、新たなデータが書き込まれ
る。

【００５８】実施の形態４．実施の形態３のように、フ
ラッシュメモリ群２０が有するフラッシュメモリ２０ａ
〜２０ｄの数と同数のタスクレジスタ４０ａ〜４０ｄ
（上記の例では４個）を備えている場合でも、消費電力
を抑制する制御を行うことができる。もしも消費電力を
抑制する要求が存在すれば、例えばホストからの指示が
あれば、あるいはホストが処理能力よりも電力低減を指
向する機器であるとＣＰＵ５が認識すれば、使用される
タスクレジスタの数が制限される。

【００５９】図７は本実施の形態にかかるタスクレジス
タ群４０と、書き込み命令Ｗ_m〜Ｗ_m ₊₃との関係を示す模
式図である。ここでも書き込み命令Ｗ_m〜Ｗ_m+3は、それ
ぞれフラッシュメモリ２０ａ〜２０ｄに対する書き込み
処理である。そしてホストからの要求された書き込み処
理が、フラッシュメモリ２０ａ，２０ｂに対する一度の
データの書き込みで足りない場合、例えば書き込み要求
に対して少なくとも書き込み命令Ｗ_m〜Ｗ_m+4が必要な場
合が例示されている。

【００６０】図７では実施の形態３に示された場合より
も消費電力を低減する場合を示しており、フラッシュメ
モリ２０ａ，２０ｃにはタスクレジスタ４０ａが、フラ
ッシュメモリ２０ｂ、２０ｄにはタスクレジスタ４０ｂ
が、それぞれ対応して機能する。

【００６１】書き込み命令Ｗ_mが実行された後、実施の
形態３と同様に、フラッシュメモリ２０ａのステータス
確認を行うことなく、フラッシュメモリ２０ｂへの書き
込み処理を行う書き込み命令Ｗ_m+1が実行される。そし
て書き込み命令Ｗ_m+1が実行された後、フラッシュメモ
リ２０ｂのステータス確認を行うことなく、フラッシュ
メモリ２０ｃへの書き込み処理を行う書き込み命令Ｗ
_m+2が実行される。

【００６２】しかし、実施の形態３とは異なり、書き込
み命令Ｗ_m+1が実行されてから書き込み命令Ｗ_m+2が実行
される前に、コントローラ１はタスクレジスタ４０ａか
ら物理アドレスの値を読み出し、この物理アドレスを有
するフラッシュメモリ２０ａのステータスを確認する。
書き込み命令Ｗ_m+2を実行すると、書き込み命令Ｗ_m ₊₂に
ついての物理アドレスがタスクレジスタ４０ａに格納さ
れ、書き込み命令Ｗ _mについての物理アドレスが格納さ
れなくなるからである。

【００６３】フラッシュメモリ２０ａのステータスがエ
ラーであるかＯＫであるかに対応して、それぞれ再度の
書き込み処理の有無を経て、書き込み命令Ｗ_m+2に基づ
いてフラッシュメモリ２０ｃへの書き込み処理が行われ
る。そして書き込み命令Ｗ_m+ ₂についての物理アドレス
は図５に示されたタスクレジスタ４０ｃではなく、タス
クレジスタ４０ａに格納される。つまりタスクレジスタ
４０ａは対応するフラッシュメモリ２０ａ，２０ｃに対
して為される書き込み処理についての物理アドレスを、
交互に格納することになる。

【００６４】フラッシュメモリ２０ｄへの書き込み処理
を行う書き込み命令Ｗ_m+3についても同様に、まずタス
クレジスタ４０ｂから物理アドレスの値を読み出し、フ
ラッシュメモリ２０ｂのステータスを確認する。そして
必要に応じてフラッシュメモリ２０ｂへの再度の書き込
みを行って、タスクレジスタ４０ｂに書き込み命令Ｗ
_m+3についての物理アドレスを格納する。

【００６５】更にフラッシュメモリ２０ａへの書き込み
処理を行う書き込み命令Ｗ_m+4についても同様に、まず
タスクレジスタ４０ａから物理アドレスの値を読み出
し、フラッシュメモリ２０ｃのステータスを確認する。

【００６６】上記の動作を行うことにより、機能するタ
スクレジスタ４０ａ，４０ｂの数よりも多い数のフラッ
シュメモリに対して並列した書き込み処理を行えない。
従って、フラッシュメモリ群２０において消費される電
力を低減することができる。

【００６７】なお、本実施の形態ではデータバッファ７
０ａをフラッシュメモリ２０ａ，２０ｃに対応して、デ
ータバッファ７０ｂをフラッシュメモリ２０ｃ，２０ｄ
に対応して、それぞれ機能させることができる。物理ア
ドレスを格納しないタスクバッファ４０ｃ，４０ｄに対
応するデータバッファ７０ｃ，７０ｄにデータを格納し
ても、このデータは再度の書き込みには使用されないか
らである。

【００６８】上記のタスクレジスタの使用数の設定は、
実施の形態１と同様に、ＲＡＭ４に使用数設定レジスタ
４２を設けておき、ドライブパラメータやファクトリフ
ォーマット時にそこにセットすることで可能となる。ま
た使用数設定レジスタ４２は分周レジスタ１４とマージ
する、例えば２ビット８０よりも上位のビットを使用す
ることで実現しても良い。

【００６９】またＡＴＡカードでは、タスクレジスタの
使用数をデフォルト値として設定していても、ＡＴＡコ
マンドと使用数設定レジスタ４２とを対応づけること
で、Feature Setコマンドによって並列動作可能なフラ
ッシュメモリの変更が可能となる。図８はかかる変更を
示すフローチャートである。

【００７０】ステップＳ３０においてメモリカード１０
０に電源が供給されることにより、フローが開始する。
そしてステップＳ３１に進み、ＣＰＵ５はドライブパラ
メータに設定されていたタスクレジスタの使用数を、フ
ラッシュインターフェース８を介してフラッシュメモリ
群２０から読み出し、ＲＡＭ４に設けられた使用数設定
レジスタ４２に書き込む。これにより、タスクレジスタ
の使用数についてのデフォルト値が設定される。上述の
例で言えば、例えばタスクレジスタの使用数のデフォル
ト値を、ＣＰＵ４に設定されたタスクレジスタ４０ａ〜
４０ｄの総数である４個に設定する。そしてステップＳ
３２に進み、ＣＰＵ５が、使用するタスクレジスタを、
使用数レジスタの値に基づいて決定する。ここではタス
クレジスタ４０ａ〜４０ｄを全て使用し、それぞれフラ
ッシュメモリ２０ａ〜２０ｄに対応づける。

【００７１】ステップＳ３３以降はＡＴＡカードの消費
電流を変える場合の処理が例示されている。つまりステ
ップＳ３３においてSet Featureコマンドを用いて、所
望の消費電流値をセットする。そしてステップＳ３４へ
と進み、ＣＰＵ５が消費電流値に鑑みて、タスクレジス
タの使用数を決定し、これをＲＡＭ４の使用数設定レジ
スタ４２にセットする。次にステップＳ３５へと進み、
どのタスクレジスタがどのフラッシュメモリに対応する
かをＣＰＵ５で決定する。

【００７２】例えば図７に則して言えば、ステップＳ３
４においてタスクレジスタの使用数が２に設定され、フ
ラッシュメモリ２０ａ，２０ｃに対してタスクレジスタ
４０ａが、フラッシュメモリ２０ｂ、２０ｄに対してタ
スクレジスタ４０ｂが、それぞれ対応して使用される。
もちろん、フラッシュメモリ２０ａ，２０ｃに対してタ
スクレジスタ４０ｂが、フラッシュメモリ２０ｂ、２０
ｄに対してタスクレジスタ４０ｃが、それぞれ対応して
使用されてもよい。しかし、並列した書き込み処理を行
うためには、タスクレジスタの使用数をＮとすると、書
き込み処理において連続してアクセスされるＮ個のフラ
ッシュメモリに対し、それぞれ異なるタスクレジスタが
対応して使用されることが望ましい。例えばＮ＝３の場
合にはタスクレジスタ４０ａがフラッシュメモリ２０
ａ，２０ｄ，２０ｃ，２０ｂ，２０ａ，…に対応した物
理アドレスを順次交互に格納することになる。

【００７３】もちろん、タスクレジスタのデフォルト値
を、フラッシュメモリ群２０の有するフラッシュメモリ
の数未満に設定する場合には、ステップＳ３２において
もステップＳ３５と同様にして、使用されるタスクレジ
スタを決定する。

【００７４】本実施の形態では、以上のようにして、特
にコマンドが与えられない場合にはデフォルトの数で、
また消費電流を規定するコマンドが与えられれば当該消
費電流に適した数周波数で、それぞれタスクレジスタの
使用数が設定される。そしてタスクレジスタの使用数に
よって、書き込み処理が並列に行われる対象となるフラ
ッシュメモリの数が決定されるので、ホスト側の要求に
応じてメモリカード１００の消費電力を低減することが
できる。

【００７５】なお、並列して行われる書き込み処理の数
を増大させるため、フラッシュメモリ群２０が有するフ
ラッシュメモリの数よりも、タスクレジスタ群４０が有
するタスクレジスタの数を多くしてもよい。例えばフラ
ッシュメモリ群２０がフラッシュメモリ２０ａ，２０ｂ
の２つを有している場合に、タスクレジスタ４０ａ〜４
０ｄが設けられていても良い。この場合には、フラッシ
ュメモリ２０ａ，２０ｂに対してそれぞれ２回の書き込
み処理がなされてから、ステータスの確認が行われるこ
とになる。

【００７６】

【発明の効果】この発明のうち請求項１にかかるメモリ
カード及び請求項７にかかるメモリカードの制御方法に
よれば、分周比が可変であるので、記憶素子の動作周波
数が可変となる。従って、メモリカードの処理能力や動
作電力を可変にすることができる。

【００７７】この発明のうち請求項２にかかるメモリカ
ード及び請求項８にかかるメモリカードの制御方法によ
れば、消費電力を低減するために、消費電流を設定すれ
ば、これに対応した動作周波数で記憶素子が動作する。

【００７８】この発明のうち請求項３にかかるメモリカ
ードによれば、メモリカード内部で分周比を設定でき
る。

【００７９】この発明のうち請求項４にかかるメモリカ
ード及び請求項９にかかるメモリカードの制御方法によ
れば、第１の記憶素子の書き込みの際に用いられた物理
アドレスがタスクレジスタに記憶されるので、第１の記
憶素子の書き込み命令が正常に行われなかった場合であ
っても、再度の書き込み処理を行うことができる。よっ
て第１の記憶素子に書き込み命令を実行後、その終了を
確認することなく第２の記憶素子に書き込み命令を実行
するという並列した書き込み処理を行うことが容易とな
る。

【００８０】この発明のうち請求項５にかかるメモリカ
ード及び請求項１０にかかるメモリカードの制御方法に
よれば、書き込み処理が並列に行われる記憶素子の数
は、使用されるタスクレジスタの数を上限とするので、
タスクレジスタの数を制御して、消費電力を低減するこ
とができる。

【００８１】この発明のうち請求項６にかかるメモリカ
ードによれば、既に書き込まれたデータをデータレジス
タが格納しているので、再度の書き込みを行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の構成を示すブロック
図である。

【図２】分周レジスタの内容を例示する図である。

【図３】本発明の実施の形態２の動作を示すフローチ
ャートである。

【図４】本発明の実施の形態３の動作を示すブロック
図である。

【図５】本発明の実施の形態３の動作を示す図であ
る。

【図６】本発明の実施の形態３の動作を示すフローチ
ャートである。

【図７】本発明の実施の形態４の動作を示す図であ
る。

【図８】本発明の実施の形態４の動作を示すフローチ
ャートである。

【符号の説明】

２原クロック発生回路、３分周回路、４ＲＡＭ、
２０ａ〜２０ｄフラッシュメモリ、２５水晶発振
器、４０ａ〜４０ｄタスクレジスタ、４１分周レジ
スタ、４２使用数設定レジスタ。

Claims

【特許請求の範囲】

【請求項１】少なくとも一つの記憶素子と、原クロックを生成する原クロック発生回路と、前記原クロックを可変の分周比で分周し、前記記憶素子
の動作周波数を規定するクロック信号を生成する分周回
路とを備えるメモリカード。
【請求項２】前記メモリカードに対して消費電流の設
定が為されたことに対応して、前記分周比が設定され
る、請求項１記載のメモリカード。
【請求項３】前記分周比を設定する分周レジスタを更
に備える、請求項１又は請求項２に記載のメモリカー
ド。
【請求項４】複数の記憶素子と、前記複数の記憶素子に書き込みが行われた物理アドレス
を格納する、複数のタスクレジスタとを備えるメモリカ
ード。
【請求項５】一の前記複数のタスクレジスタは、前記
複数の記憶素子の少なくとも２つについての前記物理ア
ドレスを交互に格納する、請求項４記載のメモリカー
ド。
【請求項６】前記タスクレジスタに対応して設けら
れ、前記物理アドレスに書き込まれた書き込みデータを
格納するデータレジスタを更に備える、請求項４又は請
求項５に記載のメモリカード。
【請求項７】少なくとも一つの記憶素子と、原クロックを生成する原クロック発生回路と、前記原クロックに基づいて前記記憶素子の動作周波数を
規定するクロック信号を生成する分周回路とを備えるメ
モリカードを制御する方法であって、前記分周回路の分周比を可変に制御する、メモリカード
の制御方法。
【請求項８】前記メモリカードに対して消費電流の設
定が為されたことに対応して、前記分周比を設定する、
請求項７記載のメモリカードの制御方法。
【請求項９】複数の記憶素子と、前記複数の記憶素子に書き込みが行われた物理アドレス
を格納する、複数のタスクレジスタとを備えるメモリカ
ードを制御する方法であって、（ａ）第１の前記記憶素子の書き込みの際に用いられた
物理アドレスを第１の前記タスクレジスタに格納する工
程と、（ｂ）第２の前記記憶素子に対する書き込みを行う工程
と、（ｃ）前記工程（ａ），（ｂ）の後に、前記第１の記憶
素子のステータスを確認する工程と、（ｄ）前記工程（ｃ）の結果がエラーであった場合に、
前記第１のタスクレジスタに格納された前記物理アドレ
スを用いて再度の書き込みを行う工程とを備える、メモ
リカードの制御方法。
【請求項１０】一の前記複数のタスクレジスタは、前
記複数の記憶素子の少なくとも２つについての前記物理
アドレスを交互に格納する、請求項９記載のメモリカー
ドの制御方法。