JP2001297316A - メモリカード及びその制御方法 - Google Patents
メモリカード及びその制御方法Info
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Abstract
々に調整し、処理能力や動作電力を可変にする。 【解決手段】 コントローラ1には、水晶発信器25か
ら得られた発信信号に基づいて原クロックを生成する原
クロック発生回路2と、原クロックをそのまま、あるい
は分周してクロック信号CLKを生成する分周回路3が
備えられている。分周回路3が実行する分周の分周比
は、RAM4に設けられる分周レジスタ41において、
2ビット80を用いて設定される。例えば2ビット80
の値がそれぞれ“00”、“01”、“10”、“1
1”であることに対して、1,1/2,1/4,1/8
の分周比が設定される。メモリカード100が接続され
るホストが消費電力の低減を要求する機器であれば、メ
モリカード100の動作周波数を低下すべく、分周比を
例えば1/8に設定する。
Description
記憶素子を備えた記憶装置において、その動作電流を抑
制する技術に関する。
DD(ハードディスクドライブ)の代替、あるいは増設
メモリとして、種々のメモリカードが使用されている。
よって要求される仕様が異なる。例えばデスクトップ型
のパーソナルコンピュータや産業用機器等で使用される
場合には消費電流よりも、書き込み速度や読み出し速度
で代表される処理能力が要求される。一方、例えばモバ
イル型パーソナルコンピュータやデジタルカメラのよう
に、処理能力がある水準を満たしていることを前提とし
て、消費電力の低減が重視される機器もある。
様に応じて多種多様のメモリカードを用意することは不
便である。また、同一メモリカードが異なる機種間を媒
介する場合にはこれらの機種間のそれぞれに相応した仕
様で使用されることが望ましい。例えばメモリカード
を、デジタルカメラの様に消費電力の低減を重視する機
器に装備してこれに画像データを格納した後、処理能力
が重視されるデスクトップ型のパーソナルコンピュータ
に装備し直して画像データを読み出す場合である。
カードの仕様をその用途に合わせて種々に調整し、処理
能力や動作電力を可変にする技術を提供する。
する目的で、外部からのクロック信号を分周する分周器
を内蔵するEEPROMが、例えば特開平2−1247
5号公報に開示されている。
にかかるものはメモリカードであって、少なくとも一つ
の記憶素子と、原クロックを生成する原クロック発生回
路と、前記原クロックを可変の分周比で分周し、前記記
憶素子の動作周波数を規定するクロック信号を生成する
分周回路とを備える。
請求項1記載のメモリカードであって、前記メモリカー
ドに対して消費電流の設定が為されたことに対応して、
前記分周比が設定される。
請求項1又は請求項2に記載のメモリカードであって、
前記分周比を設定する分周レジスタを更に備える。
モリカードであって、複数の記憶素子と、前記複数の記
憶素子に書き込みが行われた物理アドレスを格納する、
複数のタスクレジスタとを備える。
請求項4記載のメモリカードであって、一の前記複数の
タスクレジスタは、前記複数の記憶素子の少なくとも2
つについての前記物理アドレスを交互に格納する。
請求項4又は請求項5に記載のメモリカードであって、
前記タスクレジスタに対応して設けられ、前記物理アド
レスに書き込まれた書き込みデータを格納するデータレ
ジスタを更に備える。
少なくとも一つの記憶素子と、原クロックを生成する原
クロック発生回路と、前記原クロックに基づいて前記記
憶素子の動作周波数を規定するクロック信号を生成する
分周回路とを備えるメモリカードを制御する方法であっ
て、前記分周回路の分周比を可変に制御する。
請求項7記載のメモリカードの制御方法であって、前記
メモリカードに対して消費電流の設定が為されたことに
対応して、前記分周比を設定する。
複数の記憶素子と、前記複数の記憶素子に書き込みが行
われた物理アドレスを格納する、複数のタスクレジスタ
とを備えるメモリカードを制御する方法である。そし
て、(a)第1の前記記憶素子の書き込みの際に用いら
れた物理アドレスを第1の前記タスクレジスタに格納す
る工程と、(b)第2の前記記憶素子に対する書き込み
を行う工程と、(c)前記工程(a),(b)の後に、
前記第1の記憶素子のステータスを確認する工程と、
(d)前記工程(c)の結果がエラーであった場合に、
前記第1のタスクレジスタに格納された前記物理アドレ
スを用いて再度の書き込みを行う工程とを備える。
は、請求項9記載のメモリカードの制御方法であって、
一の前記複数のタスクレジスタは、前記複数の記憶素子
の少なくとも2つについての前記物理アドレスを交互に
格納する。
メモリカードの動作周波数を可変にする技術を示す。図
1は本発明の実施の形態1にかかるメモリカード100
の構成を示すブロック図である。メモリカード100は
大別してフラッシュメモリ群20、コントローラ1、水
晶発信器25から構成されている。もちろん、水晶発振
器25はセラミックなど、水晶を用いない発信器に代替
することができる。
のフラッシュメモリから構成されており、本実施の形態
では、4つのフラッシュメモリ20a,20b,20
c,20dが備えられている場合が例示されている。
ることや、それぞれに不良セクタが存在する場合もある
ため、内部の物理アドレスは連続していない。そこでメ
モリカードでは、これをホスト側から見て連続したアド
レス空間を構成する論理アドレスに変換するためのコン
トローラ1が設けられている。
ト側からの要求に応じてフラッシュメモリの管理、制御
を行うCPU(中央処理ユニット)5を備えている。コ
ントローラ1は更に、メモリカード100が装備される
対象となるホスト側とのインターフェース仕様を整合す
るためのホストインターフェース(ホストI/F)9、
及びフラッシュメモリ群20側とのインターフェース仕
様を整合するためのフラッシュインターフェース(フラ
ッシュI/F)8も備えている。またコントローラ1に
は、CPU5からの命令に基づいて動作するシーケンサ
6も備えられ、これにより、あるいはCPU4が直接
に、フラッシュインターフェース8に対して処理を行
う。
スとの対応を採る管理テーブルを格納するためのRAM
4が付設されており、上記テーブルはメモリカード10
0を製造する工場の集荷時にファクトリフォーマットの
一環として作成される。ファクトリフォーマットの実行
は、管理テーブルの作成の他、ユーザ領域、代替領域の
設定、FAT(File Allocation Table)なるファイル
システム用のアンフォーマット情報の作成、DOS(Di
sk Operating System)のフォーマットコマンドによる
フォーマットの実行を含む。管理テーブルの作成、ユー
ザ領域、代替領域の設定は、コントローラ1の内部でC
PU5がRAM4を用いたファームウェアとして実行
し、フラッシュメモリ群20に格納する。
得られた発信信号に基づいて原クロックを生成する原ク
ロック発生回路2と、原クロックをそのまま、あるいは
分周してクロック信号CLKを生成する分周回路3も備
えられている。クロック信号CLKはCPU5、ホスト
インターフェース9やシーケンサ6に与えられ、これら
の動作周波数、ひいてはフラッシュメモリ群20の動作
周波数を規定する。
AM4において設定される。図2はRAM4に設けられ
る、分周比設定用の分周レジスタ41の内容を例示する
図である。この分周レジスタ41の全ビット数はRAM
4を使用する態様によって異なるものの、その内のNビ
ット(N≧1)を使用して、分周比(分周しない場合、
即ち分周比が1の場合を含んでも良い)を2N種類の内
から一つ設定することができる。
その上位1ビットからなる2ビット80を分周比の設定
に使用する。2ビット80の値がそれぞれ“00”、
“01”、“10”、“11”であることに対して、
1,1/2,1/4,1/8の分周比が設定される。2
ビット80よりも上位のビットに関しては、例えば未定
義のビットとすることができる。
デジタルカメラであった場合、消費電力を低減するため
にメモリカード100の動作周波数を低下することが望
ましい。ホストインターフェース9を介して、ホスト側
機器がデジタルカメラであることを認識すると、分周比
を例えば1/8に設定するため、CPU5は分周レジス
タ41にアクセスして2ビット80の内容を“11”に
設定する。
比で分周するように分周回路3を制御する。あるいは分
周回路3が直接に2ビット80の値に基づいて動作す
る。同様にしてメモリカード100が接続されるホスト
がデスクトップ型のパーソナルコンピュータであった場
合、処理能力を向上させるためにメモリカード100の
動作周波数を増大することが望ましい。よって例えば分
周比を1にすべく、2ビット80の内容は“00”に設
定される。
クロックを分周する(分周しない場合、即ち分周比が1
の場合を含んでもよい)分周回路3を設け、その分周比
を可変としたので、ホスト側の機器に応じてメモリカー
ド100の動作周波数を制御することができる。よって
メモリカード100をその用途に合わせて種々に調整
し、処理能力や動作電力を可変にすることができる。し
かも分周比はRAM4の分周レジスタ41において設定
できるので、分周比をメモリカード100の内部で制御
することができる。
ばATA(米国規格協会によって標準化されたインター
フェース規格:AT Attachment)に則った
ものがある(以下「ATAカード」と称する)。そして
ATAカードの場合、その仕様データを表すフォーマッ
ト情報はドライブパラメータと呼ばれて定義されてい
る。ドライブパラメータにはベンダーユニークな情報を
定義できる部分があるため、その部分に実施の形態1で
示された分周比を設定できる。ドライブパラメータは例
えばフラッシュメモリ群20に格納されている。
設定するフローチャートである。ステップS0において
メモリカード100に電源が供給されることにより、フ
ローが開始する。そしてステップS1に進み、ドライブ
パラメータの分周比が、フラッシュインターフェース8
を介してフラッシュメモリ群20から読み出され、分周
レジスタ41の2ビット80に書き込まれる。これによ
り、メモリカード100の動作周波数のデフォルト値を
設定することができる。そしてステップS2に進み、2
ビット80の値に基づく分周比を用いて、分周回路3が
デフォルト周波数を有するクロック信号CLKが生成さ
れる。
せ、あるいは制御するためのATAコマンドが設定され
る。ATAコマンドの中には消費電流値を設定する「Se
t Feature」コマンドも存在する。ステップS3以降は
ATAカードの消費電流を変える場合の処理が例示され
ている。つまりステップS3においてSet Featureコマ
ンドを用いて、具体的にはホストインターフェース9を
介してホスト側から、所望の消費電流値をセットする。
そしてステップS4へと進み、CPU5が、消費電流値
に鑑みてクロック信号を適切な周波数に設定するための
分周比を、RAM4の分周レジスタ41内の2ビット8
0に格納する。
と同様にして、分周回路3がクロック信号CLKを、2
ビット80の値に基づく新たな周波数で生成する。
にコマンドが与えられない場合にはデフォルト周波数
で、また消費電流を規定するコマンドが与えられれば当
該消費電流に適した周波数で、それぞれクロック信号が
生成される。従ってホスト側の要求に応じてメモリカー
ド100の動作周波数を制御することができる。
ラッシュメモリ群20との信号授受を部分的に示すブロ
ック図である。通常、ATAカードでは書き込み処理
(以下、メモリカード100の内部での書き込みに対し
て「書き込み処理」との用語を使用する)の速度を早く
するため、フラッシュメモリ群20には複数のフラッシ
ュメモリ20a〜20dが設けられており、図1に示さ
れたフラッシュインターフェース8の制御によって並列
に動作する。ここではフラッシュメモリ群20に4個の
フラッシュメモリがそれぞれ個別のIC(集積回路)と
して実装されている場合が例示されている。
リを選択するため、フラッシュメモリ20a,20b,
20c,20dのそれぞれに対応するチップセレクト信
号12a,12b,12c,12dがコントローラ1で
生成される。チップセレクト信号以外の信号、例えばデ
ータ、アドレス、レディ信号、ビジィ信号、書き込み命
令等は、全て一括して制御信号11として表されてい
る。
(以下、フラッシュメモリの各々が行う書き込みに対し
て、「書き込み動作」との用語を使用する)が開始して
から完了するまでには数msの時間がかかるため、メモ
リカード100全体としての書き込み処理の速度を高め
るべく、並列的な書き込み処理が行われる。並列的な書
き込み処理は、例えば特開平5−120890号公報に
開示されている。なお、読み出し処理は、各フラッシュ
メモリ毎に実行される。
ップセレクト信号12aがアクティブに設定され、書き
込み命令が実行されることによって第1の書き込みデー
タがフラッシュメモリ20aに書き込まれる。フラッシ
ュメモリ20aは、書き込み動作を開始するとコントロ
ーラ1に対してビジィ信号を与える。これに応答してコ
ントローラ1はチップセレクト信号12aを非アクティ
ブに設定する。
12bをアクティブに設定し、書き込み命令を与えるこ
とによって、第1の書き込みデータに続く第2の書き込
みデータがフラッシュメモリ20bに書き込まれる。
に続く第3の書き込みデータがフラッシュメモリ20c
に書き込まれ、第3のデータに続く第4の書き込みデー
タがフラッシュメモリ20dに書き込まれると、第4の
データに続く第5の書き込みデータの書き込み処理の対
象としてフラッシュメモリ20aが選択される。つまり
チップセレクト信号12aがアクティブに設定される。
のデータの書き込み動作を開始していたので、その書き
込み動作が終了しているか否かを確認する必要がある。
そのため、フラッシュメモリ20aに対する新たな書き
込み命令を行う前に、フラッシュメモリ20aのステー
タスレジスタを確認する。ステータスにエラーが発生し
ていなければ第1のデータの書き込み処理は完了してい
る。しかしエラーが発生していた場合には第1のデータ
を再度フラッシュメモリ20aに書き込む必要がある。
そして、このステータスの確認や再度の書き込み処理を
書き込み命令毎に行っていては、並列した書き込み処理
を行うことができない。
モリ20a〜20dに対する書き込み処理を一つのタス
クとして扱う。これらフラッシュメモリの複数について
一つのタスクを設定するため、図1に示されるRAM4
にはフラッシュメモリ群20が備えるフラッシュメモリ
の数(ここでは4個)と同数のタスクレジスタが設定さ
れる。
命令Wm〜Wm+7(mは正整数)との関係を示す模式図で
ある。タスクレジスタ群40はタスクレジスタ40a,
40b,40c,40dで構成される。また書き込み命
令Wm+4n,Wm+4n+1,Wm+4n +2,Wm+4n+3(nは正の整
数又は零)は、それぞれフラッシュメモリ20a,20
b,20c,20dに対する書き込み命令を表し、書き
込み命令Wm〜Wm+7はこの順に実行される。
ホストから要求された書き込みに対して「書き込み要
求」との用語を使用する)コントローラ1は、論理アド
レス、データを入力する。ホストから入力された論理ア
ドレスは管理テーブルを用いて物理アドレスに変換され
る。以下では書き込み要求の最初の論理アドレスが、フ
ラッシュメモリ20aに対応した物理アドレスに変換さ
れるものとして説明を進める。
る物理アドレスとがタスクレジスタ40aに格納され
る。そしてフラッシュメモリ群20に対して書き込み命
令Wmを与えて、フラッシュメモリ20aの書き込み動
作が開始し、フラッシュメモリ20aはコントローラ1
へビジィ信号を出力する。同様にして、次に書き込むべ
きデータは書き込み命令Wm+1によってフラッシュメモ
リ20bに書き込まれる。
ッシュメモリ20a,20bに対する一度のデータの書
き込み処理で足りた場合:書き込み命令Wm+1が実行さ
れた後、書き込み処理が正常に終わっているか否かの確
認が行われる。コントローラ1はタスクレジスタ40a
から物理アドレスの値を読み出し、そのアドレスに相当
するフラッシュメモリ、ここではフラッシュメモリ20
aのステータスを確認する。ステータスがOKであれ
ば、フラッシュメモリ20aの書き込み動作は完了して
いるので、コントローラ1はタスクレジスタ40bから
物理アドレスの値を読み出す。そしてそのアドレスに相
当するフラッシュメモリ20bのステータスを確認す
る。
出た場合、タスクレジスタに格納された物理アドレスに
対して再度書き込みを行う。フラッシュメモリのステー
タスの確認が行われた後は、このフラッシュメモリに対
応するタスクレジスタに格納されているアドレスを消去
する。
め、バッファ7にはタスクレジスタに対応した数のデー
タレジスタが設けられる。例えばタスクレジスタ40
a,40b,40c,40dに対応してデータバッファ
70a,70b,70c,70dが設けられる。先の例
ではフラッシュメモリ20aのステータスを確認した結
果がエラーであれば、書き込み命令Wmについての書き
込みデータがデータバッファ70aから読み出される。
には命令Wmによる書き込み処理において用いられた物
理アドレスが格納されており、またデータバッファ70
aには書き込みデータが格納されている。よってフラッ
シュメモリ20aへの書き込みが正常に行われていなく
ても、フラッシュメモリ20aへの再度の書き込みを、
フラッシュメモリ20bへの書き込み処理が終了してか
ら行うことができる。従ってフラッシュメモリ20aへ
の書き込み命令Wmが実行された後、命令Wmによる書き
込み処理が正常に終わっているか否かの確認を行わず
に、フラッシュメモリ20bへの書き込み命令Wm+1を
実行し、並列した書き込み処理を容易に行うことができ
る。
処理が、フラッシュメモリ20a〜20dに対する一度
のデータの書き込みで足りない場合:この場合にはホス
トからの一つの書き込み要求に対してメモリカード10
0が行う書き込み処理の回数が、フラッシュメモリ群2
0の備えるフラッシュメモリの数を上回る。図5に則し
て言えば、書き込み命令Wm〜Wm+3では足りず、書き込
み命令Wm+4以降も必要となる場合である。
対する書き込み処理が行われた後に、書き込み処理の対
象となるのはフラッシュメモリ20aである。そして
(i)の場合と同様に、コントローラ1はタスクレジス
タ40aから物理アドレスの値を読み出し、そのアドレ
スに相当するフラッシュメモリ、ここではフラッシュメ
モリ20aのステータスを確認する。
込み処理(書き込み命令Wm+4に対応)を始める前に、
ステータスの確認は為されていない。従ってタスクレジ
スタ40aには物理アドレスが消去されずに残ってい
る。物理アドレスが存在するタスクレジスタに対応する
フラッシュメモリに対しては、ステータス確認が行われ
る。フラッシュメモリ20aのステータスがOKであれ
ば、書き込み命令Wm+4に対する書き込み処理が実行さ
れる。また、エラーであれば1度目の書き込み命令Wm
についての書き込みデータを再度フラッシュメモリ20
aに書き込んでから、書き込み命令Wm+4に対する書き
込み処理が実行される。
リ20aへの書き込みが正常に行われていなくても、タ
スクレジスタ40aには命令Wmによる書き込み処理に
おいて用いられた物理アドレスが格納されており、また
データバッファ70aには書き込みデータが格納されて
いるので、フラッシュメモリ20aへの再度の書き込み
を、フラッシュメモリ20dへの書き込み処理が終了し
てから行うことができる。従ってフラッシュメモリ20
aへの書き込み命令Wmが実行された後、命令Wmによる
書き込み処理が正常に終わっているか否かの確認を行わ
ずに、フラッシュメモリ20b,20c,20dへの書
き込み命令Wm+1,Wm+2,Wm+3を実行することができ
る。
して採用され得る書き込み処理を示すフローチャートで
ある。ステップS10においてホストから書き込み要求
を受けると、メモリカード100は所定のフラッシュメ
モリへデータを書き込む。(i),(ii)の場合に即
して言えば、最初にステップS11が実行される際のフ
ラッシュメモリはフラッシュメモリ20aである。次に
ステップS12に進み、ホストからの書き込み要求が完
了したか否かを判断する。(i),(ii)のいずれの
場合も、フラッシュメモリ20aへのデータの書き込み
処理のみではホストからの書き込み要求が完了しないの
で、ステップS12での判断はNOとなり、ステップS
21へと進む。ステップS21では、フラッシュメモリ
の変更が行われる。ステップS11での書き込み処理の
対象が、フラッシュメモリ20a,20b,20c,2
0dであれば、ステップS21の実行後は、それぞれフ
ラッシュメモリ20b,20c,20d,20aあるい
はこれに対応するタスクレジスタ、データレジスタが、
各フローの対象となる。先の例で言えば、ステップS1
1での書き込み処理の対象がフラッシュメモリ20aで
あったので、フラッシュメモリ20bあるいはこれに対
応するタスクレジスタ40b、データレジスタ70b
が、ステップS22〜S24の対象となり得る。
み、現在着目しているフラッシュメモリに対応するタス
クレジスタにおいて、物理アドレスが存在するか否かが
判断される。(i),(ii)のいずれの場合もフラッ
シュメモリ20bには未だ書き込み処理が行われていな
いので、対応するタスクレジスタ40bには未だ物理ア
ドレスが格納されておらず、ステップS22の判断はN
Oとなり、ステップS11へと戻る。
行されるステップS11では、(i),(ii)のいず
れの場合もフラッシュメモリ20bに対してデータが書
き込まれ、ステップS12へ進む。
ーの進み方が異なる。(i)の場合にはステップS12
の判断はYESとなり、ステップS13へと進む。そし
て書き込んだフラッシュメモリ20a,20bのステー
タスが確認される。そしてエラーが生じていればステッ
プS14へと進み、既述のように、対応するデータレジ
スタに格納されたデータを再度書き込む。一方、ステー
タスがOKであれば、書き込み要求に対する書き込み処
理が全て行われたので、このフローは終了する。
ュメモリ20a〜20dに1回書き込み処理を行い、更
にフラッシュメモリ20aに2回目の書き込み処理が行
われる。従って、ステップS11においてフラッシュメ
モリ20bに対する1回目の書き込み処理が行われた直
後のステップS12の判断はNOとなり、ステップS2
1に進む。ステップS21では着目するフラッシュメモ
リがフラッシュメモリ20cへと変更される。そして更
にステップS22,S11,S12,S21が2回繰り
返されたのち、ステップS22ではフラッシュメモリ2
0aに対応するタスクレジスタ40aに物理アドレスが
格納されているか否かが判断される。既述のようにステ
ップS10が実行されてからステータスの確認が行われ
なかったので、タスクレジスタ40aには物理アドレス
が格納されている。従ってステップS22の判断は初め
てYESとなり、ステップS23へと進む。
にして、現在着目している、即ちタスクレジスタ40a
に存在した物理アドレスに対応するフラッシュメモリ2
0aのステータスが確認される。ステータスがOKであ
ればステップS11へと進み、フラッシュメモリへ20
aへとデータを書き込む。一方、ステータスがエラーで
あればステップS24へと進み、ステップS14と同様
にして、対応するデータレジスタに格納されたデータを
再度書き込む。そしてステップS11へと戻って、フラ
ッシュメモリ20aに更に、新たなデータが書き込まれ
る。
ラッシュメモリ群20が有するフラッシュメモリ20a
〜20dの数と同数のタスクレジスタ40a〜40d
(上記の例では4個)を備えている場合でも、消費電力
を抑制する制御を行うことができる。もしも消費電力を
抑制する要求が存在すれば、例えばホストからの指示が
あれば、あるいはホストが処理能力よりも電力低減を指
向する機器であるとCPU5が認識すれば、使用される
タスクレジスタの数が制限される。
タ群40と、書き込み命令Wm〜Wm +3との関係を示す模
式図である。ここでも書き込み命令Wm〜Wm+3は、それ
ぞれフラッシュメモリ20a〜20dに対する書き込み
処理である。そしてホストからの要求された書き込み処
理が、フラッシュメモリ20a,20bに対する一度の
データの書き込みで足りない場合、例えば書き込み要求
に対して少なくとも書き込み命令Wm〜Wm+4が必要な場
合が例示されている。
も消費電力を低減する場合を示しており、フラッシュメ
モリ20a,20cにはタスクレジスタ40aが、フラ
ッシュメモリ20b、20dにはタスクレジスタ40b
が、それぞれ対応して機能する。
形態3と同様に、フラッシュメモリ20aのステータス
確認を行うことなく、フラッシュメモリ20bへの書き
込み処理を行う書き込み命令Wm+1が実行される。そし
て書き込み命令Wm+1が実行された後、フラッシュメモ
リ20bのステータス確認を行うことなく、フラッシュ
メモリ20cへの書き込み処理を行う書き込み命令W
m+2が実行される。
み命令Wm+1が実行されてから書き込み命令Wm+2が実行
される前に、コントローラ1はタスクレジスタ40aか
ら物理アドレスの値を読み出し、この物理アドレスを有
するフラッシュメモリ20aのステータスを確認する。
書き込み命令Wm+2を実行すると、書き込み命令Wm +2に
ついての物理アドレスがタスクレジスタ40aに格納さ
れ、書き込み命令W mについての物理アドレスが格納さ
れなくなるからである。
ラーであるかOKであるかに対応して、それぞれ再度の
書き込み処理の有無を経て、書き込み命令Wm+2に基づ
いてフラッシュメモリ20cへの書き込み処理が行われ
る。そして書き込み命令Wm+ 2についての物理アドレス
は図5に示されたタスクレジスタ40cではなく、タス
クレジスタ40aに格納される。つまりタスクレジスタ
40aは対応するフラッシュメモリ20a,20cに対
して為される書き込み処理についての物理アドレスを、
交互に格納することになる。
を行う書き込み命令Wm+3についても同様に、まずタス
クレジスタ40bから物理アドレスの値を読み出し、フ
ラッシュメモリ20bのステータスを確認する。そして
必要に応じてフラッシュメモリ20bへの再度の書き込
みを行って、タスクレジスタ40bに書き込み命令W
m+3についての物理アドレスを格納する。
処理を行う書き込み命令Wm+4についても同様に、まず
タスクレジスタ40aから物理アドレスの値を読み出
し、フラッシュメモリ20cのステータスを確認する。
スクレジスタ40a,40bの数よりも多い数のフラッ
シュメモリに対して並列した書き込み処理を行えない。
従って、フラッシュメモリ群20において消費される電
力を低減することができる。
0aをフラッシュメモリ20a,20cに対応して、デ
ータバッファ70bをフラッシュメモリ20c,20d
に対応して、それぞれ機能させることができる。物理ア
ドレスを格納しないタスクバッファ40c,40dに対
応するデータバッファ70c,70dにデータを格納し
ても、このデータは再度の書き込みには使用されないか
らである。
実施の形態1と同様に、RAM4に使用数設定レジスタ
42を設けておき、ドライブパラメータやファクトリフ
ォーマット時にそこにセットすることで可能となる。ま
た使用数設定レジスタ42は分周レジスタ14とマージ
する、例えば2ビット80よりも上位のビットを使用す
ることで実現しても良い。
使用数をデフォルト値として設定していても、ATAコ
マンドと使用数設定レジスタ42とを対応づけること
で、Feature Setコマンドによって並列動作可能なフラ
ッシュメモリの変更が可能となる。図8はかかる変更を
示すフローチャートである。
0に電源が供給されることにより、フローが開始する。
そしてステップS31に進み、CPU5はドライブパラ
メータに設定されていたタスクレジスタの使用数を、フ
ラッシュインターフェース8を介してフラッシュメモリ
群20から読み出し、RAM4に設けられた使用数設定
レジスタ42に書き込む。これにより、タスクレジスタ
の使用数についてのデフォルト値が設定される。上述の
例で言えば、例えばタスクレジスタの使用数のデフォル
ト値を、CPU4に設定されたタスクレジスタ40a〜
40dの総数である4個に設定する。そしてステップS
32に進み、CPU5が、使用するタスクレジスタを、
使用数レジスタの値に基づいて決定する。ここではタス
クレジスタ40a〜40dを全て使用し、それぞれフラ
ッシュメモリ20a〜20dに対応づける。
電流を変える場合の処理が例示されている。つまりステ
ップS33においてSet Featureコマンドを用いて、所
望の消費電流値をセットする。そしてステップS34へ
と進み、CPU5が消費電流値に鑑みて、タスクレジス
タの使用数を決定し、これをRAM4の使用数設定レジ
スタ42にセットする。次にステップS35へと進み、
どのタスクレジスタがどのフラッシュメモリに対応する
かをCPU5で決定する。
4においてタスクレジスタの使用数が2に設定され、フ
ラッシュメモリ20a,20cに対してタスクレジスタ
40aが、フラッシュメモリ20b、20dに対してタ
スクレジスタ40bが、それぞれ対応して使用される。
もちろん、フラッシュメモリ20a,20cに対してタ
スクレジスタ40bが、フラッシュメモリ20b、20
dに対してタスクレジスタ40cが、それぞれ対応して
使用されてもよい。しかし、並列した書き込み処理を行
うためには、タスクレジスタの使用数をNとすると、書
き込み処理において連続してアクセスされるN個のフラ
ッシュメモリに対し、それぞれ異なるタスクレジスタが
対応して使用されることが望ましい。例えばN=3の場
合にはタスクレジスタ40aがフラッシュメモリ20
a,20d,20c,20b,20a,…に対応した物
理アドレスを順次交互に格納することになる。
を、フラッシュメモリ群20の有するフラッシュメモリ
の数未満に設定する場合には、ステップS32において
もステップS35と同様にして、使用されるタスクレジ
スタを決定する。
にコマンドが与えられない場合にはデフォルトの数で、
また消費電流を規定するコマンドが与えられれば当該消
費電流に適した数周波数で、それぞれタスクレジスタの
使用数が設定される。そしてタスクレジスタの使用数に
よって、書き込み処理が並列に行われる対象となるフラ
ッシュメモリの数が決定されるので、ホスト側の要求に
応じてメモリカード100の消費電力を低減することが
できる。
を増大させるため、フラッシュメモリ群20が有するフ
ラッシュメモリの数よりも、タスクレジスタ群40が有
するタスクレジスタの数を多くしてもよい。例えばフラ
ッシュメモリ群20がフラッシュメモリ20a,20b
の2つを有している場合に、タスクレジスタ40a〜4
0dが設けられていても良い。この場合には、フラッシ
ュメモリ20a,20bに対してそれぞれ2回の書き込
み処理がなされてから、ステータスの確認が行われるこ
とになる。
カード及び請求項7にかかるメモリカードの制御方法に
よれば、分周比が可変であるので、記憶素子の動作周波
数が可変となる。従って、メモリカードの処理能力や動
作電力を可変にすることができる。
ード及び請求項8にかかるメモリカードの制御方法によ
れば、消費電力を低減するために、消費電流を設定すれ
ば、これに対応した動作周波数で記憶素子が動作する。
ードによれば、メモリカード内部で分周比を設定でき
る。
ード及び請求項9にかかるメモリカードの制御方法によ
れば、第1の記憶素子の書き込みの際に用いられた物理
アドレスがタスクレジスタに記憶されるので、第1の記
憶素子の書き込み命令が正常に行われなかった場合であ
っても、再度の書き込み処理を行うことができる。よっ
て第1の記憶素子に書き込み命令を実行後、その終了を
確認することなく第2の記憶素子に書き込み命令を実行
するという並列した書き込み処理を行うことが容易とな
る。
ード及び請求項10にかかるメモリカードの制御方法に
よれば、書き込み処理が並列に行われる記憶素子の数
は、使用されるタスクレジスタの数を上限とするので、
タスクレジスタの数を制御して、消費電力を低減するこ
とができる。
ードによれば、既に書き込まれたデータをデータレジス
タが格納しているので、再度の書き込みを行うことがで
きる。
図である。
ャートである。
図である。
る。
ャートである。
る。
ャートである。
20a〜20d フラッシュメモリ、25 水晶発振
器、40a〜40d タスクレジスタ、41 分周レジ
スタ、42 使用数設定レジスタ。
Claims (10)
- 【請求項1】 少なくとも一つの記憶素子と、 原クロックを生成する原クロック発生回路と、 前記原クロックを可変の分周比で分周し、前記記憶素子
の動作周波数を規定するクロック信号を生成する分周回
路とを備えるメモリカード。 - 【請求項2】 前記メモリカードに対して消費電流の設
定が為されたことに対応して、前記分周比が設定され
る、請求項1記載のメモリカード。 - 【請求項3】 前記分周比を設定する分周レジスタを更
に備える、請求項1又は請求項2に記載のメモリカー
ド。 - 【請求項4】 複数の記憶素子と、 前記複数の記憶素子に書き込みが行われた物理アドレス
を格納する、複数のタスクレジスタとを備えるメモリカ
ード。 - 【請求項5】 一の前記複数のタスクレジスタは、前記
複数の記憶素子の少なくとも2つについての前記物理ア
ドレスを交互に格納する、請求項4記載のメモリカー
ド。 - 【請求項6】 前記タスクレジスタに対応して設けら
れ、前記物理アドレスに書き込まれた書き込みデータを
格納するデータレジスタを更に備える、請求項4又は請
求項5に記載のメモリカード。 - 【請求項7】 少なくとも一つの記憶素子と、 原クロックを生成する原クロック発生回路と、 前記原クロックに基づいて前記記憶素子の動作周波数を
規定するクロック信号を生成する分周回路とを備えるメ
モリカードを制御する方法であって、 前記分周回路の分周比を可変に制御する、メモリカード
の制御方法。 - 【請求項8】 前記メモリカードに対して消費電流の設
定が為されたことに対応して、前記分周比を設定する、
請求項7記載のメモリカードの制御方法。 - 【請求項9】 複数の記憶素子と、 前記複数の記憶素子に書き込みが行われた物理アドレス
を格納する、複数のタスクレジスタとを備えるメモリカ
ードを制御する方法であって、 (a)第1の前記記憶素子の書き込みの際に用いられた
物理アドレスを第1の前記タスクレジスタに格納する工
程と、 (b)第2の前記記憶素子に対する書き込みを行う工程
と、 (c)前記工程(a),(b)の後に、前記第1の記憶
素子のステータスを確認する工程と、 (d)前記工程(c)の結果がエラーであった場合に、
前記第1のタスクレジスタに格納された前記物理アドレ
スを用いて再度の書き込みを行う工程とを備える、メモ
リカードの制御方法。 - 【請求項10】 一の前記複数のタスクレジスタは、前
記複数の記憶素子の少なくとも2つについての前記物理
アドレスを交互に格納する、請求項9記載のメモリカー
ドの制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000112995A JP2001297316A (ja) | 2000-04-14 | 2000-04-14 | メモリカード及びその制御方法 |
US09/690,730 US6633956B1 (en) | 2000-04-14 | 2000-10-18 | Memory card with task registers storing physical addresses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000112995A JP2001297316A (ja) | 2000-04-14 | 2000-04-14 | メモリカード及びその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001297316A true JP2001297316A (ja) | 2001-10-26 |
JP2001297316A5 JP2001297316A5 (ja) | 2007-03-22 |
Family
ID=18625048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000112995A Pending JP2001297316A (ja) | 2000-04-14 | 2000-04-14 | メモリカード及びその制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6633956B1 (ja) |
JP (1) | JP2001297316A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003036202A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 記憶装置 |
WO2005057475A1 (ja) * | 2003-11-28 | 2005-06-23 | Matsushita Electric Industrial Co., Ltd. | 記録装置 |
JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
WO2006051779A1 (ja) * | 2004-11-10 | 2006-05-18 | Matsushita Electric Industrial Co., Ltd. | 不揮発性記憶装置の制御方法、メモリコントローラ及び不揮発性記憶装置 |
JP2006195569A (ja) * | 2005-01-11 | 2006-07-27 | Sony Corp | 記憶装置 |
JPWO2005029311A1 (ja) * | 2003-09-18 | 2006-11-30 | 松下電器産業株式会社 | 半導体メモリカード、半導体メモリ制御装置及び半導体メモリ制御方法 |
JP2008518283A (ja) * | 2004-07-28 | 2008-05-29 | サンディスク コーポレイション | 最適化された不揮発性記憶システム |
JP2008536232A (ja) * | 2005-04-12 | 2008-09-04 | サンディスク アイエル リミテッド | スマートカードの電力管理 |
KR101038146B1 (ko) | 2008-05-21 | 2011-05-31 | 가부시끼가이샤 도시바 | 반도체 기억 장치를 갖는 메모리 시스템 |
JP2012043451A (ja) * | 2006-01-18 | 2012-03-01 | Apple Inc | フラッシュメモリ用インターリーブポリシー |
US9070426B2 (en) | 2013-09-09 | 2015-06-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of setting an internal state of a NAND flash memory in response to a set feature command |
US9411721B2 (en) | 2013-11-15 | 2016-08-09 | Sandisk Technologies Llc | Detecting access sequences for data compression on non-volatile memory devices |
US10365841B2 (en) | 2011-12-12 | 2019-07-30 | Sandisk Technologies Llc | Non-volatile storage systems with go to sleep adaption |
Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003140980A (ja) * | 2001-10-31 | 2003-05-16 | Hitachi Ltd | 記録装置 |
EP1324207B1 (en) * | 2001-12-11 | 2007-02-14 | Matsushita Electric Industrial Co., Ltd. | Ic card and data processing method therefor |
US7062619B2 (en) * | 2002-01-31 | 2006-06-13 | Saifun Semiconductor Ltd. | Mass storage device architecture and operation |
US6928527B2 (en) * | 2002-01-31 | 2005-08-09 | Saifun Semiconductors Ltd. | Look ahead methods and apparatus |
US7010662B2 (en) * | 2002-02-27 | 2006-03-07 | Microsoft Corporation | Dynamic data structures for tracking file system free space in a flash memory device |
US6901499B2 (en) * | 2002-02-27 | 2005-05-31 | Microsoft Corp. | System and method for tracking data stored in a flash memory device |
US7085879B2 (en) * | 2002-02-27 | 2006-08-01 | Microsoft Corporation | Dynamic data structures for tracking data stored in a flash memory device |
US7533214B2 (en) | 2002-02-27 | 2009-05-12 | Microsoft Corporation | Open architecture flash driver |
US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US7093101B2 (en) * | 2002-11-21 | 2006-08-15 | Microsoft Corporation | Dynamic data structures for tracking file system free space in a flash memory device |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
CN100437458C (zh) * | 2004-07-12 | 2008-11-26 | 株式会社东芝 | 存储器件和主机装置 |
BRPI0510494B8 (pt) * | 2004-07-12 | 2022-06-28 | Kk Toshiba Toshiba Corporation | Dispositivo de armazenagem e aparelho hospedeiro |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
WO2008070803A1 (en) | 2006-12-06 | 2008-06-12 | Fusion Multisystems, Inc. (Dba Fusion-Io) | Apparatus, system, and method for managing data from a requesting device with an empty data token directive |
US8489817B2 (en) | 2007-12-06 | 2013-07-16 | Fusion-Io, Inc. | Apparatus, system, and method for caching data |
US9104599B2 (en) | 2007-12-06 | 2015-08-11 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for destaging cached data |
US8706968B2 (en) * | 2007-12-06 | 2014-04-22 | Fusion-Io, Inc. | Apparatus, system, and method for redundant write caching |
US8443134B2 (en) * | 2006-12-06 | 2013-05-14 | Fusion-Io, Inc. | Apparatus, system, and method for graceful cache device degradation |
US7895457B2 (en) * | 2007-08-20 | 2011-02-22 | Supertalent Electronics, Inc. | Memory card with power saving |
US9519540B2 (en) | 2007-12-06 | 2016-12-13 | Sandisk Technologies Llc | Apparatus, system, and method for destaging cached data |
US7836226B2 (en) | 2007-12-06 | 2010-11-16 | Fusion-Io, Inc. | Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment |
JP4772891B2 (ja) * | 2009-06-30 | 2011-09-14 | 株式会社東芝 | ホストコントローラ、コンピュータ端末およびカードアクセス方法 |
US9021158B2 (en) | 2009-09-09 | 2015-04-28 | SanDisk Technologies, Inc. | Program suspend/resume for memory |
US9223514B2 (en) | 2009-09-09 | 2015-12-29 | SanDisk Technologies, Inc. | Erase suspend/resume for memory |
US8429436B2 (en) * | 2009-09-09 | 2013-04-23 | Fusion-Io, Inc. | Apparatus, system, and method for power reduction in a storage device |
US8285920B2 (en) | 2010-07-09 | 2012-10-09 | Nokia Corporation | Memory device with dynamic controllable physical logical mapping table loading |
US8984216B2 (en) | 2010-09-09 | 2015-03-17 | Fusion-Io, Llc | Apparatus, system, and method for managing lifetime of a storage device |
EP2652623B1 (en) | 2010-12-13 | 2018-08-01 | SanDisk Technologies LLC | Apparatus, system, and method for auto-commit memory |
US9047178B2 (en) | 2010-12-13 | 2015-06-02 | SanDisk Technologies, Inc. | Auto-commit memory synchronization |
US10817502B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent memory management |
US9208071B2 (en) | 2010-12-13 | 2015-12-08 | SanDisk Technologies, Inc. | Apparatus, system, and method for accessing memory |
US9218278B2 (en) | 2010-12-13 | 2015-12-22 | SanDisk Technologies, Inc. | Auto-commit memory |
US10817421B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent data structures |
WO2012106362A2 (en) | 2011-01-31 | 2012-08-09 | Fusion-Io, Inc. | Apparatus, system, and method for managing eviction of data |
WO2012109677A2 (en) | 2011-02-11 | 2012-08-16 | Fusion-Io, Inc. | Apparatus, system, and method for managing operations for data storage media |
WO2012116369A2 (en) | 2011-02-25 | 2012-08-30 | Fusion-Io, Inc. | Apparatus, system, and method for managing contents of a cache |
US9767032B2 (en) | 2012-01-12 | 2017-09-19 | Sandisk Technologies Llc | Systems and methods for cache endurance |
US9251086B2 (en) | 2012-01-24 | 2016-02-02 | SanDisk Technologies, Inc. | Apparatus, system, and method for managing a cache |
US8812744B1 (en) | 2013-03-14 | 2014-08-19 | Microsoft Corporation | Assigning priorities to data for hybrid drives |
US9626126B2 (en) | 2013-04-24 | 2017-04-18 | Microsoft Technology Licensing, Llc | Power saving mode hybrid drive access management |
US9946495B2 (en) | 2013-04-25 | 2018-04-17 | Microsoft Technology Licensing, Llc | Dirty data management for hybrid drives |
US9666244B2 (en) | 2014-03-01 | 2017-05-30 | Fusion-Io, Inc. | Dividing a storage procedure |
US9933950B2 (en) | 2015-01-16 | 2018-04-03 | Sandisk Technologies Llc | Storage operation interrupt |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH064399A (ja) * | 1992-06-22 | 1994-01-14 | Hitachi Ltd | 半導体記憶装置 |
JPH06325586A (ja) * | 1993-05-14 | 1994-11-25 | Fujitsu Ltd | 半導体記憶装置 |
JPH07281952A (ja) * | 1994-04-12 | 1995-10-27 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH09251519A (ja) * | 1996-03-14 | 1997-09-22 | Toshiba Corp | Icカード |
JP2000020663A (ja) * | 1998-06-29 | 2000-01-21 | Ntt Data Corp | Ic搭載カード及びカードシステム |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4829425A (en) * | 1986-10-21 | 1989-05-09 | Intel Corporation | Memory-based interagent communication mechanism |
JPH06101043B2 (ja) | 1988-06-30 | 1994-12-12 | 三菱電機株式会社 | マイクロコンピュータ |
AU2418492A (en) * | 1991-08-07 | 1993-03-02 | Adaptec, Inc. | Intelligent hardware for automatically reading and writing multiple sectors of data between a computer bus and a disk drive |
JPH05120890A (ja) | 1991-10-25 | 1993-05-18 | Hitachi Maxell Ltd | 情報媒体 |
JP3110866B2 (ja) * | 1992-06-01 | 2000-11-20 | 株式会社東芝 | マイクロプロセッサ |
US6041396A (en) * | 1996-03-14 | 2000-03-21 | Advanced Micro Devices, Inc. | Segment descriptor cache addressed by part of the physical address of the desired descriptor |
GB9614551D0 (en) * | 1996-07-11 | 1996-09-04 | Memory Corp Plc | Memory system |
US6263412B1 (en) * | 1998-06-24 | 2001-07-17 | Phoenix Technologies Ltd. | Method and apparatus for RAM emulation using a processor register set |
JP2000173289A (ja) * | 1998-12-10 | 2000-06-23 | Toshiba Corp | エラー訂正可能なフラッシュメモリシステム |
US6442656B1 (en) * | 1999-08-18 | 2002-08-27 | Ati Technologies Srl | Method and apparatus for interfacing memory with a bus |
-
2000
- 2000-04-14 JP JP2000112995A patent/JP2001297316A/ja active Pending
- 2000-10-18 US US09/690,730 patent/US6633956B1/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH064399A (ja) * | 1992-06-22 | 1994-01-14 | Hitachi Ltd | 半導体記憶装置 |
JPH06325586A (ja) * | 1993-05-14 | 1994-11-25 | Fujitsu Ltd | 半導体記憶装置 |
JPH07281952A (ja) * | 1994-04-12 | 1995-10-27 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH09251519A (ja) * | 1996-03-14 | 1997-09-22 | Toshiba Corp | Icカード |
JP2000020663A (ja) * | 1998-06-29 | 2000-01-21 | Ntt Data Corp | Ic搭載カード及びカードシステム |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003036202A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 記憶装置 |
JPWO2005029311A1 (ja) * | 2003-09-18 | 2006-11-30 | 松下電器産業株式会社 | 半導体メモリカード、半導体メモリ制御装置及び半導体メモリ制御方法 |
WO2005057475A1 (ja) * | 2003-11-28 | 2005-06-23 | Matsushita Electric Industrial Co., Ltd. | 記録装置 |
US7512816B2 (en) | 2003-11-28 | 2009-03-31 | Panasonic Corporation | Recording apparatus receiving current supply from an accessing apparatus |
JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP4662019B2 (ja) * | 2004-06-18 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
US8292177B2 (en) | 2004-07-28 | 2012-10-23 | Sandisk Technologies Inc. | Optimized non-volatile storage systems |
JP2008518283A (ja) * | 2004-07-28 | 2008-05-29 | サンディスク コーポレイション | 最適化された不揮発性記憶システム |
WO2006051779A1 (ja) * | 2004-11-10 | 2006-05-18 | Matsushita Electric Industrial Co., Ltd. | 不揮発性記憶装置の制御方法、メモリコントローラ及び不揮発性記憶装置 |
JP2006195569A (ja) * | 2005-01-11 | 2006-07-27 | Sony Corp | 記憶装置 |
KR101256664B1 (ko) | 2005-01-11 | 2013-04-19 | 소니 주식회사 | 기억 장치 |
US8511558B2 (en) | 2005-04-12 | 2013-08-20 | Sandisk Il Ltd. | Smartcard power management |
JP4898784B2 (ja) * | 2005-04-12 | 2012-03-21 | サンディスク アイエル リミテッド | スマートカードの電力管理 |
JP2008536232A (ja) * | 2005-04-12 | 2008-09-04 | サンディスク アイエル リミテッド | スマートカードの電力管理 |
JP2012043451A (ja) * | 2006-01-18 | 2012-03-01 | Apple Inc | フラッシュメモリ用インターリーブポリシー |
KR101038146B1 (ko) | 2008-05-21 | 2011-05-31 | 가부시끼가이샤 도시바 | 반도체 기억 장치를 갖는 메모리 시스템 |
US10365841B2 (en) | 2011-12-12 | 2019-07-30 | Sandisk Technologies Llc | Non-volatile storage systems with go to sleep adaption |
US11157182B2 (en) | 2011-12-12 | 2021-10-26 | Sandisk Technologies Llc | Storage systems with go to sleep adaption |
US9070426B2 (en) | 2013-09-09 | 2015-06-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of setting an internal state of a NAND flash memory in response to a set feature command |
US9411721B2 (en) | 2013-11-15 | 2016-08-09 | Sandisk Technologies Llc | Detecting access sequences for data compression on non-volatile memory devices |
Also Published As
Publication number | Publication date |
---|---|
US6633956B1 (en) | 2003-10-14 |
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