KR101256664B1 - 기억 장치 - Google Patents

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KR101256664B1
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케이이치 츠츠이
켄이치 나카니시
히데아키 반도
히데아키 오쿠보
요시타카 아오키
타마키 콘노
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소니 주식회사
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Abstract

본 발명은 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 적절히 변화시킬 수 있도록 하는 것으로서, 상기 목적을 달성하기 위한 해결 수단에 있어서, 이 반도체 기억 장치(1)의 컨트롤러(3)는, 설정 장치(11)로부터 그레이드를 지정하기 위한 그레이드 지정 신호를 수신하면, 해당 수신한 그레이드 지정 신호에 의해 지정된 그레이드에 대응하는 개수의 플래시 메모리 칩(CP)에 대해 데이터 기록 처리 및 데이터 읽어냄 처리를 병렬적으로 실행할 수 있도록 논리 블록 할당 처리를 실행하도록 하였다.
Figure R1020060001608
기억 장치

Description

기억 장치{MEMORY DEVICE}
도 1은 제 1의 실시예에 있어서의 반도체 기억 장치의 구성을 도시한 약선도.
도 2는 플래시 메모리부의 구성을 도시한 약선도(略線圖).
도 3은 각 그레이드의 내용을 도시한 테이블.
도 4는 메모리 인터리브의 양상을 도시한 약선도.
도 5는 각 그레이드에서 활성화시키는 플래시 메모리 칩의 수를 도시한 약선도.
도 6은 데이터 전송 속도 설정 처리 순서(1)를 도시한 시퀀스 차트.
도 7은 그레이드 1의 경우에 있어서의 논리 블록의 할당을 도시한 약선도.
도 8은 그레이드 2의 경우에 있어서의 논리 블록의 할당을 도시한 약선도.
도 9는 그레이드 3의 경우에 있어서의 논리 블록의 할당을 도시한 약선도.
도 10은 제 2의 실시예에서의 반도체 기억 장치의 구성을 도시한 약선도.
도 11은 반도체 기억 장치의 외관 구성을 도시한 약선도.
도 12는 딥 스위치의 양상을 도시한 약선도.
도 13은 데이터 전송 속도 설정 처리 순서(2)를 도시한 플로우 차트.
도 14는 데이터 전송 속도 설정 처리 순서(3)를 도시한 시퀀스 차트.
(도면의 주요부분에 대한 부호의 설명)
1, 1X : 반도체 기억 장치 2 : 플래시 메모리부
3 : 컨트롤러 9 : 그레이드 레지스터부
CP : 플래시 메모리 칩 SW : 딥 스위치
기술분야
본 발명은 기억 장치에 관한 것으로, 예를 들면, 퍼스널 컴퓨터나 디지털 카메라 등의 정보 처리 장치로부터 공급되는 데이터를 내부의 반도체 메모리에 대해 기억하도록 된 반도체 기억 장치에 적용하는데 알맞는 것이다.
종래기술
종래 이런 종류의 반도체 기억 장치는, 퍼스널 컴퓨터나 디지털 카메라 등에 상당하는 정보 처리 장치에 접속되면, 이 정보 처리 장치로부터 공급되는 전력에 의해, 이 정보 처리 장치로부터 공급되는 데이터를 내부의 반도체 메모리에 기록하는 데이터 기록 처리나, 이 정보 처리 장치로부터 요구되는 데이터를 내부의 반도체 메모리로부터 읽어내는 데이터 읽어냄 처리를 실행하도록 되어 있다(예를 들면 특허 문헌 1 참조).
[특허 문헌 1] 미국 특허6,148,354호
그런데, 이와 같은 반도체 기억 장치를 접속한 정보 처리 장치가, 예를 들면 그 내부에 마련된 배터리로부터 공급되는 전력에 의해 동작하는 디지털 카메라에 상당하는 경우, 이 반도체 기억 장치에 있어서의 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 어느 정도 저하시킬 수 있으면, 디지털 카메라의 소비 전력을 저감시킬 수 있는 등의 효과를 얻을 수 있다.
또한, 이와 같은 반도체 기억 장치를 접속한 정보 처리 장치가, 예를 들면 가정 내의 상용 전원으로부터의 전원 공급을 받아서 동작한 퍼스널 컴퓨터에 상당하는 경우, 이 반도체 기억 장치에 있어서의 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 올릴 수 있으면, 데이터 기록 처리나 데이터 읽어냄 처리의 처리 시간을 단축할 수 있는 등의 효과를 얻을 수 있다.
이와 같이 반도체 기억 장치가 이용된 상황에 따라, 이 반도체 기억 장치의 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 변경할 수 있으면, 편리성을 현격하게 향상시킬 수 있다고 고려된다.
또한, 이와 같은 반도체 기억 장치에서는, 읽어냄/기록되는 데이터의 종류(동화상 데이터나 음악(음성) 데이터)에 따라, 최저의 데이터 기록 처리 속도나 최저의 데이터 읽어냄 처리 속도를 보장할 수 있으면, 코마 누락하지 않고 동화상 데이터를 녹화시킬 수 있다는 효과나, 음악(음성) 데이터를 잘린곳 없이 녹음/재생시킬 수 있다는 효과 등을 얻을 수 있다.
본 발명은 이상의 점을 고려하여 이루어진 것으로, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 적절히 변경할 수 있는 기억 장치, 및, 데이터 기록 처 리 속도나 데이터 읽어냄 처리 속도를 보장할 수 있는 기억 장치를 제안하고자 하는 것이다.
이러한 과제를 해결하기 위해 본 발명에서는, 기억 장치에 있어서, 데이터를 기억하는 복수의 메모리 수단과, 메모리 수단을 제어하는 제어 수단을 마련하고, 제어 수단은, 공급된 지정 신호에 의해 지정된 개수의 메모리 수단에 대해, 접속하고 있는 접속처 장치로부터 공급된 데이터를 기록하는 데이터 기록 처리 또는 접속처 장치로부터 요구된 데이터를 읽어내는 데이터 읽어냄 처리를 병렬적으로 실행하도록 하였다.
이 결과 이 기억 장치에 의하면, 지정 신호에 의해 지정하는 메모리 수단의 개수를 변화시킴에 의해, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 적절히 변경할 수 있다.
또한 본 발명에서는, 기억 장치에 있어서, 데이터를 기억하는 복수의 메모리 수단과, 메모리 수단을 제어하는 제어 수단을 마련하고, 접속하고 있는 접속처 장치로부터 공급된 데이터를 기록하는 데이터 기록 처리 속도 또는 접속처 장치로부터 요구된 데이터를 읽어내는 데이터 읽어냄 처리 속도를 보장하도록 하였다.
이 결과 이 기억 장치에 의하면, 최저의 데이터 기록 처리 속도나 최저의 데이터 읽어냄 처리 속도를 보장할 수 있기 때문에, 코마 누락하지 않고 동화상 데이터를 녹화시킬 수 있다는 효과나, 음악(음성) 데이터를 잘린곳 없이 녹음/재생시킬 수 있다는 효과 등을 얻을 수 있다.
본 발명에 의하면, 지정 신호에 의해 지정하는 메모리 수단의 개수를 변화시 킴에 의해, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 적절히 변경할 수 있다. 또한 본 발명에 의하면, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 보장할 수 있다.
이하 도면에 관해, 본 발명의 한 실시예를 상세히 기술한다.
(1) 제 1의 실시예
도 1에서, 1은 전체로서 제 1의 실시예에서의 반도체 기억 장치를 나타내고, 이 반도체 기억 장치(1)는, 예를 들면 커넥터에 상당하는 접속부(도면중에 명시 생략)를 가지며, 이 접속부를 통하여 정보 처리 장치측의 PCI 익스프레스(PCI Express) 버스에 접속하고, 이로써 PCI 익스프레스 방식에 의거하여 이 정보 처리 장치와 데이터 통신하도록 되어 있다.
여기서 이 PCI 익스프레스란, PCI-SIG(PCI Special Interest Group)에서 그 규격이 책정 관리되고 있는 것이다. 또한 본 실시예의 경우 이 반도체 기억 장치(1)는, 그 외관이 카드형으로 형성되어 있고, 예를 들면 PC 카드의 크기/형상에 유사한 것이다.
이 반도체 기억 장치(1)는, 데이터를 기억하기 위한 플래시 메모리부(2)를 갖는다. 또한 이 반도체 기억 장치(1)는, 접속부를 통하여 접속하고 있는 정보 처리 장치로부터의 데이터를 플래시 메모리부(2)에 대해 기록하는 데이터 기록 처리 및 이 정보 처리 장치로부터 요구된 데이터를 플래시 메모리부(2)로부터 읽어내는 데이터 읽어냄 처리를 실행하기 위한 컨트롤러(3)를 갖는다.
실제상 이 플래시 메모리부(2)는, 데이터가 기억되는 플래시 메모리 칩(CP)이 복수 접속되어 구성되어 있다. 즉 이 플래시 메모리부(2)는, 예를 들면 도 2에 도시한 바와 같이, 컨트롤러(3)로부터 연장하는 제 1 데이터 전송선(L1), 제 2 데이터 전송선(L2), 제 3 데이터 전송선(L3) 및 제 4 데이터 전송선(L4)의 각각에 대해, 제 1 내지 제 4 플래시 메모리 칩(CPA0 내지 A3), 제 5 내지 제 8 플래시 메모리 칩(CPB0 내지 B3), 제 9 내지 제 12 플래시 메모리 칩(CPC0 내지 C3), 및 제 13 내지 제 16 플래시 메모리 칩(CPD0 내지 D3)이 접속되어 구성되어 있다.
또한 컨트롤러(3) 내부에는, 메인 메모리부(4)에 격납되어 있는 팜 웨어 등에 따라 컨트롤러(3) 전체를 제어하도록 된 CPU(Central Processing Unit)(5)가 마련되어 있다. 또한 이 컨트롤러(3) 내부에는, 접속부를 통하여 접속하고 있는 정보 처리 장치와 PCI 익스프레스 방식에 의거하여 데이터 통신하기 위한 호스트 인터페이스부(6)가 마련되어 있다.
이로써 이 반도체 기억 장치(1)는, 접속부를 통하여 접속하고 있는 정보 처리 장치로부터 플래시 메모리부(2)에 기록하여야 할 기록 데이터가 송신되면, 해당 송신된 기록 데이터를 호스트 인터페이스부(6)에 의해 수신한다.
이 호스트 인터페이스부(6)는, 해당 수신한 기록 데이터를 컨트롤러(3) 내부에 마련된 페이지 버퍼부(7)에 대해 공급한다.
이 페이지 버퍼부(7)는, 호스트 인터페이스부(6)로부터의 기록 데이터를 일시 축적함과 함께, 해당 축적하고 있는 기록 데이터를 컨트롤러(3) 내부에 마련된 메모리 인터페이스부(8)에 대해 적절히 공급한다.
이 메모리 인터페이스부(8)는, 페이지 버퍼부(7)로부터의 기록 데이터를 플래시 메모리부(2)에 대해 공급한다.
이 플래시 메모리부(2)에서의 플래시 메모리 칩(CP)은, 메모리 인터페이스부(8)로부터의 기록 데이터를 그 내부에 마련된 캐시에 일시 축적하고, 해당 축적한 기록 데이터를 그 내부의 기억 영역에 순차적으로 기억시킨다.
한편 이 반도체 기억 장치(1)의 컨트롤러(3)는, 접속부를 통하여 접속하고 있는 정보 처리 장치로부터, 플래시 메모리부(2)에 기억되어 있는 데이터를 읽어내도록 명령되면, 플래시 메모리부(2)에서의 플래시 메모리 칩(CP)으로부터 데이터를 읽어내고, 해당 읽어낸 읽어냄 데이터를 PCI 익스프레스 방식에 의거하여 정보 처리 장치에 대해 송신하도록 되어 있다.
즉 이 컨트롤러(3) 내부의 메모리 인터페이스부(8)는, 플래시 메모리부(2)로부터 읽어낸 읽어냄 데이터를 수신하고, 해당 수신한 읽어냄 데이터를 페이지 버퍼부(7)에 대해 공급한다.
이 페이지 버퍼부(7)는, 메모리 인터페이스부(8)로부터 공급된 읽어냄 데이터를 일시 축적함과 함께, 해당 축적하고 있는 읽어냄 데이터를 호스트 인터페이스부(6)에 대해 적절히 공급한다.
이 호스트 인터페이스부(6)는, 페이지 버퍼부(7)로부터의 읽어냄 데이터를 PCI 익스프레스 방식에 의거하여 정보 처리 장치에 대해 송신한다.
이와 같이 하여 이 반도체 기억 장치(1)는, 정보 처리 장치로부터 송신된 기 록 데이터를 PCI 익스프레스 방식에 의거하여 수신할 수 있음과 함께, 플래시 메모리부(2)로부터 읽어낸 읽어냄 데이터를 PCI 익스프레스 방식에 의거하여 정보 처리 장치에 대해 송신할 수 있다.
여기서 종래 이런 종류의 반도체 기억 장치는, 정보 처리 장치와 데이터 통신하기 위한 통신 단자 수를 늘리는 수법이나, 정보 처리 장치와의 사이에서 데이터 통신할 때에 이용하는 클록 신호의 주파수를 올리는 수법 등을 채용함에 의해, 정보 처리 장치와의 사이의 데이터 통신 속도를 향상시키고 있다. 그러나 이와 같은 종래 수법에 의하면, 데이터 통신 속도의 고속화에 수반하여 통신 단자 수의 증가나 EMI(전자파 간섭)의 영향을 피할 수 없다는 문제가 있다.
이에 대해 본 실시예의 반도체 기억 장치(1)는, 정보 처리 장치와의 사이의 데이터 통신 방식으로서 PCI 익스프레스를 적용함에 의해, 통신 단자 수의 증가나 EMI의 영향을 회피하면서 데이터 통신 속도의 고속화를 도모할 수 있다.
이러한 구성에 더하여 이 반도체 기억 장치(1)의 컨트롤러(3)는, 컨트롤러(3)와 플래시 메모리부(2) 사이의 데이터 전송 속도를 지정하기 위한 값(이하, 이것을 그레이드 값이라고 부른다)을 격납하는 그레이드 레지스터부(9)를 갖는다.
이 컨트롤러(3)는, 이 그레이드 레지스터부(9)에 격납되어 있는 그레이드 값에 따른 개수의 플래시 메모리 칩(CP)을 인터리브한다. 이로써 이 컨트롤러(3)는, 컨트롤러(3)와 플래시 메모리부(2) 사이의 데이터 전송 속도를, 이 그레이드 값에 따른 데이터 전송 속도가 되도록 제어할 수 있다.
또한 이 반도체 기억 장치(1)에서는, 그레이드 레지스터부(9)에 격납되어 있 는 그레이드 값에 따른 데이터 기록 처리 속도, 데이터 읽어냄 처리 속도를 보장하는 것으로 한다.
우선, 이 그레이드 레지스터부(9)에 격납되는 그레이드 값에 관해 도 3을 이용하여 설명한다. 본 실시예의 경우 이 그레이드 값으로서는, 「00」, 「01」 및 「10」의 3종류가 있다.
이 경우, 그레이드 값「00」은 그레이드 1에 상당한다. 또한 그레이드 값「01」은 그레이드 2에 상당하고, 예를 들면 그레이드 1일 때에 인터리브하는 플래시 메모리 칩(CP)의 개수를 「4개」라고 하면, 이 그레이드 2일 때에 인터리브하는 플래시 메모리 칩(CP)의 개수는 「8개」가 되도록 설정되어 있다. 또한 그레이드 값「10」은 그레이드 3에 상당하고, 이 그레이드 3일 때에 인터리브하는 플래시 메모리 칩(CP)의 개수는 「16개」가 되도록 설정되어 있다.
이로써, 그레이드 1의 경우의 데이터 전송 속도를 「1」이라고 하면, 그레이드 2 및 그레이드 3의 경우의 데이터 전송 속도는 「2」 및 「4」로 된다. 또한 그레이드 1의 경우의 소비 전력을 「1」이라고 하면, 그레이드 2 및 그레이드 3의 경우의 소비 전력은 「1.5」 및 「3」으로 된다.
다음에, 인터리브에 관해 상세히 설명한다. 인터리브에서는, 복수의 플래시 메모리 칩(CP)을 동시에 활성화하고, 해당 활성화한 복수의 플래시 메모리 칩(CP)에 대해 병렬적으로 데이터 기록 처리 및 데이터 읽어냄 처리를 실행하도록 되어 있다.
여기서, 제 1의 플래시 메모리 칩(CPA0)만을 활성화시켜서 데이터 기록 처리를 실행하는 경우와, 제 1 및 제 2의 플래시 메모리 칩(CPA0, A1)을 동시에 활성화시켜서 데이터 기록 처리를 병렬적으로 실행하는 경우를 비교한다.
컨트롤러(3)가 제 1의 플래시 메모리 칩(CPA0)만을 활성화시켜서 데이터 기록 처리를 실행하는 경우, 도 4(A)에 도시한 바와 같이, 컨트롤러(3)로부터 소정량의 기록 데이터를 제 1의 플래시 메모리 칩(CPA0)에 대해 전송한 후, 이 제 1의 플래시 메모리 칩(CPA0)의 캐시에 의해 은폐되는 시간(T1-T2)을 제외한 비지 시간(T2-T3)에, 새로운 기록 데이터를 전송할 수 없다. 그와 관련하여 이 경우에 있어서의 비지 시간이란, 기록 데이터를 플래시 메모리 칩(CP)의 기억 영역에 기억시키는 처리 등에 소비되는 시간에 상당한다.
이에 대해 컨트롤러(3)가 제 1 및 제 2의 플래시 메모리 칩(CPA0, A1)을 활성화시켜서 데이터 기록 처리를 병렬적으로 실행하는 경우에는, 도 4(B)에 도시한 바와 같이, 이들 제 1 및 제 2의 플래시 메모리 칩(CPA0, A1)에 대해 기록 데이터를 순차적으로 전송할 수 있기 때문에, 도 4(A)에 도시한 바와 같이 비지 시간에 기인하여 기록 데이터가 전송될 수 없게 되는 일이 생겨 버리는 것을 회피할 수 있고, 이로써 데이터 전송 속도(데이터 기록 처리 속도)를 향상시킬 수 있다.
이리하여 본 실시예에서의 반도체 기억 장치(1)에서는, 도 5에 도시한 바와 같이, 그레이드마다 활성화시키는 플래시 메모리 칩(CP)의 수를 변화시킴에 의해, 그레이드마다 데이터 전송 속도(데이터 기록 처리 속도/데이터 읽어냄 처리 속도)를 변경할 수 있다.
다음에, 반도체 기억 장치(1)를 제조하는 공장 등에서(또는 유저가 포매터를 기동하여 반도체 기억 장치(1)를 포맷할 때에 있어서) 데이터 전송 속도를 설정할 때의 데이터 전송 속도 설정 처리 순서(RT1)를, 도 6에 도시한 시퀀스 차트를 이용하여 설명한다.
예를 들면, PCI 익스프레스 방식에 의거하여 반도체 기억 장치(1)와 데이터 통신 가능하게 구성된 설정 장치(11)에 대해 반도체 기억 장치(1)가 접속되면, 이 설정 장치(11)는 스텝 SP1로 진행하여, 컨트롤러(3)와 플래시 메모리부(2)와의 사이의 데이터 전송 속도를 설정하기 위한 포매터(프로그램)를 기동한다.
뒤이어 설정 장치(11)는 스텝 SP2로 진행하여, 스텝 SP1에서 기동된 포매터에 따라, 반도체 기억 장치(1)의 플래시 메모리부(2)에 몇개의 플래시 메모리 칩(CP)이 마련되어 있는지를 통지하도록 요구하는 개수 통지 요구 신호를 반도체 기억 장치(1)에 대해 송신한다.
반도체 기억 장치(1)의 컨트롤러(3)는 이 개수 통지 요구 신호를 수신하면 스텝 SP3으로 진행하여, 플래시 메모리부(2)에 액세스함에 의해 이 플래시 메모리부(2)에 마련되어 있는 플래시 메모리 칩(CP)의 개수를 인식하고, 해당 인식한 플래시 메모리 칩(CP)의 개수를 나타낸 개수 통지 신호를 설정 장치(11)에 대해 송신한다.
설정 장치(11)는 이 개수 통지 신호를 수신하면 스텝 SP4로 진행하여, 이 개 수 통지 신호에 나타난 플래시 메모리 칩(CP)의 개수에 따라, 설정 가능한 그레이드를 표시부에 표시한다.
즉 이 설정 장치(11)는, 반도체 기억 장치(1)로부터의 개수 통지 신호에 나타난 플래시 메모리 칩(CP)의 개수가 예를 들면 4개인 경우, 이것은 도 3에 도시한 바와 같이 그레이드 1만이 설정 가능하기 때문에, 설정 가능한 그레이드로서 그레이드 1만을 표시부에 표시하고, 반도체 기억 장치(1)로부터의 개수 통지 신호에 나타난 플래시 메모리 칩(CP)의 개수가 예를 들면 8개인 경우, 이것은 도 3에 도시한 바와 같이 그레이드 1 및 그레이드 2가 설정 가능하기 때문에, 설정 가능한 그레이드로서 그레이드 1 및 그레이드 2를 표시부에 표시하고, 반도체 기억 장치(1)로부터의 개수 통지 신호에 나타난 플래시 메모리 칩(CP)의 개수가 예를 들면 16개인 경우, 이것은 도 3에 도시한 바와 같이 그레이드 1, 그레이드 2 및 그레이드 3이 설정 가능하기 때문에, 설정 가능한 그레이드로서 그레이드 1, 그레이드 2 및 그레이드 3을 표시부에 표시한다.
계속되는 스텝 SP5에서 설정 장치(11)는, 표시부에 표시되어 있는 그레이드 중에서 오퍼레이터 등의 조작에 의해 어떤 그레이드가 지정되면, 해당 지정된 그레이드를 나타낸 그레이드 지정 신호를 반도체 기억 장치(1)에 대해 송신한다.
반도체 기억 장치(1)의 컨트롤러(3)는 이 그레이드 지정 신호를 수신하면 스텝 SP6으로 진행하고, 메인 메모리부(4)에 격납되어 있는 팜 웨어중, 이 그레이드 지정 신호에 의해 지정된 그레이드에 따른 팜 웨어를 유효로 한다. 이로써 이 컨트롤러(3)는 다음의 스텝 SP7에서, 해당 지정된 그레이드가 되도록 논리 블록의 할당 을 행하는 논리 블록 할당 처리를 실행한다.
즉, 이 논리 블록 할당 처리에서는, 설정 장치(11)로부터의 그레이드 지정 신호에 의해 그레이드 1이 지정되어 있는 경우, 도 7에 한 예로서 도시한 바와 같이, 4개의 플래시 메모리 칩(CP)의 각각의 물리 블록을 하나의 논리 블록으로서 할당한다. 이로써 이 반도체 기억 장치(1)의 컨트롤러(3)는, 이 후에 퍼스널 컴퓨터나 디지털 카메라 등의 정보 처리 장치에 접속되면, 4개의 플래시 메모리 칩(CP)에 대해 데이터 기록 처리 및 데이터 읽어냄 처리를 병렬적으로 실행한다.
또한 이 논리 블록 할당 처리에서는, 설정 장치(11)로부터의 그레이드 지정 신호에 의해 그레이드 2가 지정되어 있는 경우, 도 8에 한 예로서 도시한 바와 같이, 8개의 플래시 메모리 칩(CP)의 각각의 물리 블록을 하나의 논리 블록으로서 할당한다. 이로써 이 반도체 기억 장치(1)의 컨트롤러(3)는, 이 후에 퍼스널 컴퓨터나 디지털 카메라 등의 정보 처리 장치에 접속되면, 8개의 플래시 메모리 칩(CP)에 대해 데이터 기록 처리 및 데이터 읽어냄 처리를 병렬적으로 실행한다.
또한 이 논리 블록 할당 처리에서는, 설정 장치(11)로부터의 그레이드 지정 신호에 의해 그레이드 3이 지정되어 있는 경우, 도 9에 한 예로서 도시한 바와 같이, 16개의 플래시 메모리 칩(CP)의 각각의 물리 블록을 하나의 논리 블록으로서 할당한다. 이로써 이 반도체 기억 장치(1)의 컨트롤러(3)는, 이 후에 퍼스널 컴퓨터나 디지털 카메라 등의 정보 처리 장치에 접속되면, 16개의 플래시 메모리 칩(CP)에 대해 데이터 기록 처리 및 데이터 읽어냄 처리를 병렬적으로 실행하도록 되어 있다.
그리고 반도체 기억 장치(1)의 컨트롤러(3)는 계속되는 스텝 SP8로 이전하여, 이 논리 블록 할당 처리에 의해 논리 블록의 할당이 성공한 그레이드의 그레이드 값을, 그레이드 레지스터부(9)에 기억시킨다. 뒤이어 반도체 기억 장치(1)의 컨트롤러(3)는 스텝 SP9로 이전하여, 논리 블록 할당 처리에 의해 논리 블록의 할당이 성공한 그레이드의 그레이드 값을 나타낸 그레이드 값 통지 신호를, 설정 장치(11)에 대해 송신한다.
설정 장치(11)는 이 그레이드 값 통지 신호를 수신하면 스텝 SP10으로 이전하고, 이 그레이드 값 통지 신호에 나타난 그레이드 값에 대응하는 그레이드를 표시부에 표시함에 의해, 해당 그레이드가 반도체 기억 장치(1)에 대해 설정된 것을 오퍼레이터에 통지하도록 되어 있다.
이상의 구성에 있어서 이 반도체 기억 장치(1)의 컨트롤러(3)는, 설정 장치(11)로부터 그레이드를 지정하기 위한 그레이드 지정 신호를 수신하면, 해당 수신한 그레이드 지정 신호에 의해 지정된 그레이드에 대응하는 개수의 플래시 메모리 칩(CP)에 대해 데이터 기록 처리 및 데이터 읽어냄 처리를 병렬적으로 실행할 수 있도록 논리 블록 할당 처리를 실행하도록 하였다.
이렇게 함으로써 이 반도체 기억 장치(1)는, 설정 장치(11)를 통하여 지정된 그레이드에 따라, 데이터 기록 처리 속도 및 데이터 읽어냄 처리 속도를 변경할 수 있다.
(2)제 2의 실시예
도 1과의 대응 부분에 동일 부호를 붙이고 도시한 도 10에 있어서, 1X는 전 체로서 제 2의 실시예에 있어서의 반도체 기억 장치를 나타내고, 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)를 갖는 점을 제외하고, 제 1의 실시예에 있어서의 반도체 기억 장치(1)와 거의 같은 구성으로 된다.
즉 이 제 2의 실시예에 있어서의 반도체 기억 장치(1X)는, 예를 들면 도 11(A)에 도시한 바와 같이, 소정의 두께를 갖도록 하여 개략 직사각형 형상으로 형성된 박스(BD)의 측면에 대해, 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)가 마련되어 있다. 그와 관련하여 이 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)는, 예를 들면 도 11(B)에 도시한 바와 같이, 박스(BD)의 표면 등에 마련하도록 하여도 좋다.
이 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)는, 예를 들면 도 12에 도시한 바와 같이, 개략 직사각형 형상으로 형성된 슬라이드 홈(21A, 21B)의 일단 또는 타단 방향으로 스위치부(22A, 22B)가 슬라이드하도록 구성되어 있다.
본 실시예의 경우, 예를 들면 도 12(A)에 도시한 바와 같이, 제 1의 딥 스위치(SW1)에 있어서의 스위치부(22A)가 슬라이드 홈(21A)의 일단측으로 슬라이드되고, 또한, 제 2의 딥 스위치(SW2)에 있어서의 스위치부(22B)가 슬라이드 홈(21B)의 일단측으로 슬라이드되면, 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)로부터 그레이드 1을 나타내는 그레이드 값「00」이 이 반도체 기억 장치(1X)의 컨트롤러(3)에 공급되도록 되어 있다.
또한 본 실시예의 경우, 예를 들면 도 12(B)에 도시한 바와 같이, 제 1의 딥 스위치(SW1)에 있어서의 스위치부(22A)가 슬라이드 홈(21A)의 일단측으로 슬라이드 되고, 또한, 제 2의 딥 스위치(SW2)에 있어서의 스위치부(22B)가 슬라이드 홈(21B)의 타단측으로 슬라이드되면, 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)로부터 그레이드 2를 나타내는 그레이드 값「01」이 이 반도체 기억 장치(1X)의 컨트롤러(3)에 공급되도록 되어 있다.
또한 본 실시예의 경우, 예를 들면 도 12(C)에 도시한 바와 같이, 제 1의 딥 스위치(SW1)에 있어서의 스위치부(22A)가 슬라이드 홈(21A)의 타단측으로 슬라이드되고, 또한, 제 2의 딥 스위치(SW2)에 있어서의 스위치부(22B)가 슬라이드 홈(21B)의 일단측으로 슬라이드되면, 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)로부터 그레이드 3을 나타내는 그레이드 값「10」이 이 반도체 기억 장치(1X)의 컨트롤러(3)에 공급되도록 되어 있다.
다음에, 이 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)를 통하여 데이터 전송 속도를 설정할 때의 데이터 전송 속도 설정 처리 순서(RT2)를, 도 13에 도시한 플로우 차트를 이용하여 설명한다.
스텝 SP11에서는, 반도체 기억 장치(1X)의 박스(BD)에 마련된 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)가 유저에 의해 조작됨에 의해, 그레이드 1, 그레이드 2 및 그레이드 3중 어느 하나의 그레이드가 지정되면, 이에 응하여 이 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)는, 해당 지정된 그레이드를 나타내는 그레이드 값을 컨트롤러(3)에 대해 입력한다.
이에 응하여 이 컨트롤러(3)는 스텝 SP12로 진행하여, 메인 메모리부(4)에 격납되어 있는 팜 웨어중, 해당 입력된 그레이드 값에 따른 팜 웨어를 유효로 한 다. 이로써 이 컨트롤러(3)는 다음의 스텝 SP13에 있어서, 해당 입력된 그레이드 값에 대응하는 그레이드가 되도록 논리 블록의 할당을 행하는 논리 블록 할당 처리를 실행한다.
즉 이 논리 블록 할당 처리에 있어서는, 해당 입력된 그레이드 값이 그레이드 1을 나타내는 「00」인 경우, 도 7에 한 예로서 도시한 바와 같이, 4개의 플래시 메모리 칩(CP)의 각각의 물리 블록을 하나의 논리 블록으로서 할당한다. 또한 이 논리 블록 할당 처리에서는, 해당 입력된 그레이드 값이 그레이드 2를 나타내는 「01」인 경우, 도 8에 한 예로서 도시한 바와 같이, 8개의 플래시 메모리 칩(CP)의 각각의 물리 블록을 하나의 논리 블록으로서 할당한다. 또한 이 논리 블록 할당 처리에 있어서는, 해당 입력된 그레이드 값이 그레이드 3을 나타내는 「10」인 경우, 도 9에 한 예로서 도시한 바와 같이, 16개의 플래시 메모리 칩(CP)의 각각의 물리 블록을 하나의 논리 블록으로서 할당한다.
그리고 반도체 기억 장치(1X)의 컨트롤러(3)는 계속되는 스텝 SP14로 이전하고, 이 논리 블록 할당 처리에 의해 논리 블록의 할당이 성공한 그레이드의 그레이드 값을, 그레이드 레지스터부(9)에 기억시키도록 되어 있다.
이상의 구성에 있어서 이 반도체 기억 장치(1X)의 컨트롤러(3)는, 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)로부터 그레이드를 지정하는 그레이드 값을 수신하면, 해당 수신한 그레이드 값에 대응하는 개수의 플래시 메모리 칩(CP)에 대해 데이터 기록 처리 및 데이터 읽어냄 처리를 병렬적으로 실행할 수 있도록 논리 블록 할당 처리를 실행하도록 하였다.
이렇게 함으로써 이 반도체 기억 장치(1X)는, 제 1의 딥 스위치(SW1) 및 제 2의 딥 스위치(SW2)를 통하여 지정된 그레이드에 따라, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 변경할 수 있다.
(3)제 3의 실시예
이 제 3의 실시예에서는, 도 1에 도시한 제 1의 실시예에 있어서의 반도체 기억 장치(1)와 같은 구성으로 된다. 따라서 여기서는 도 14에 도시한 시퀀스 차트를 이용하여, 컨트롤러(3)와 플래시 메모리부(2)와의 사이의 데이터 전송 속도를 설정할 때의 데이터 전송 속도 설정 처리 순서(RT3)를 중심으로 설명한다.
이 반도체 기억 장치(1)의 컨트롤러(3)는, 퍼스널 컴퓨터나 디지털 카메라 등에 상당하는 정보 처리 장치(31)에 대해 접속됨에 의해 이 정보 처리 장치(31)로부터 전력이 공급 시작된다면 스텝 SP21로 이전하여, 플래시 메모리부(2)에 액세스함에 의해 이 플래시 메모리부(2)에 마련되어 있는 플래시 메모리 칩(CP)의 개수를 인식한다.
그와 관련하여 본 실시예의 경우 이 반도체 기억 장치(1)의 컨트롤러(3)는, 접속처의 정보 처리 장치(31)로부터 전력이 공급 시작된 때, 초기 설정으로서 컨트롤러(3)와 플래시 메모리부(2)와의 데이터 전송 속도를 그레이드 1로 설정하도록 되어 있다.
뒤이어 이 반도체 기억 장치(1)의 컨트롤러(3)는 스텝 SP22로 이전하고, 스텝 SP21에서 인식한 플래시 메모리 칩(CP)의 개수에 의거하여 설정 가능한 그레이드를 인식한다. 즉 이 컨트롤러(3)는, 스텝 SP21에서 인식한 플래시 메모리 칩(CP) 의 개수가 예를 들면 4개인 경우에는 설정 가능한 그레이드로서 그레이드 1만을 인식하고, 스텝 SP21에서 인식한 플래시 메모리 칩(CP)의 개수가 예를 들면 8개인 경우에는 설정 가능한 그레이드로서 그레이드 1 및 그레이드 2를 인식하고, 스텝 SP21에서 인식한 플래시 메모리 칩(CP)의 개수가 예를 들면 16개인 경우에는 설정 가능한 그레이드로서 그레이드 1, 그레이드 2 및 그레이드 3을 인식한다. 그리고 이 컨트롤러(3)는, 해당 인식한 설정 가능한 그레이드를 나타내고 있는 설정 가능 그레이드 정보와, 현재 설정되어 있는 그레이드(즉 그레이드 1)의 그레이드 값 「00」을 나타내고 있는 현(現) 그레이드 정보를, 그레이드 레지스터부(9)에 기억한다.
한편 정보 처리 장치(31)는 스텝 SP23에서, 접속되어 있는 반도체 기억 장치(1)로부터 소정의 속성 정보를 읽어내고, 해당 읽어낸 속성 정보에 의거하여 반도체 기억 장치(1)가 접속되어 있는 것을 인식한다.
또한 반도체 기억 장치(1)의 컨트롤러(3)는 스텝 SP24로 이전하고, 그레이드 레지스터부(9)에 기억한 설정 가능 그레이드 정보 및 현 그레이드 정보를, 정보 처리 장치(31)에 대해 송신한다.
정보 처리 장치(31)는 반도체 기억 장치(1)로부터 설정 가능 그레이드 정보 및 현 그레이드 정보를 수신하면 스텝 SP25로 이전하고, 이 현 그레이드 정보에 나타나 있는 그레이드 1이, 정보 처리 장치(31)에서 현재 실행하고 있는 처리(어플리케이션)에 적합한지의 여부를 판정한다. 예를 들면 이 정보 처리 장치(31)는, 현재 실행하고 있는 처리가 데이터량이 큰 데이터를 반도체 기억 장치(1)에 기억시키는 처리라면, 이러한 현 그레이드 정보에 나타나 있는 그레이드 1을 부적합하다고 판정한다. 그리고 이와 같이 부적합하다고 판정한 경우 이 정보 처리 장치(31)는, 반도체 기억 장치(1)로부터 수신한 설정 가능 그레이드 정보에 나타나 있는 설정 가능한 그레이드 중에서, 현재 실행하고 있는 처리에 적합한 예를 들면 그레이드 3을 선택하고, 해당 선택한 그레이드 3을 지정하는 그레이드 지정 신호를 반도체 기억 장치(1)에 대해 송신한다.
반도체 기억 장치(1)의 컨트롤러(3)는 이 그레이드 지정 신호를 수신하면 스텝 SP26으로 진행하고, 메인 메모리부(4)에 격납되어 있는 팜 웨어중, 이 그레이드 지정 신호에 의해 지정된 그레이드 3에 따른 팜 웨어를 유효로 한다. 이로써 이 컨트롤러(3)는 다음의 스텝 SP27에서, 그레이드 3이 되도록 논리 블록의 할당을 행하는 논리 블록 할당 처리를 실행한다.
즉 이 논리 블록 할당 처리에서는, 도 9에 한 예로서 도시한 바와 같이, 16개의 플래시 메모리 칩(CP)의 각각의 물리 블록을 하나의 논리 블록으로서 할당한다.
그리고 반도체 기억 장치(1)의 컨트롤러(3)는 계속되는 스텝 SP28로 이전하고, 이 논리 블록 할당 처리에 의해 논리 블록의 할당이 성공한 그레이드 3의 그레이드 값 「10」을, 현 그레이드 정보로서 그레이드 레지스터부(9)에 기억시킨다. 뒤이어 반도체 기억 장치(1)의 컨트롤러(3)는 스텝 SP29로 이전하고, 그레이드 3의 설정이 완료된 취지를 통지하기 위한 설정 완료 통지 신호를 정보 처리 장치(31)에 대해 송신한다.
정보 처리 장치(31)는 이 설정 완료 통지 신호를 수신하면 스텝 SP30으로 이전하고, 이 설정 완료 통지 신호에 의해 통지된 그레이드 3에 의해 반도체 기억 장치(1)와의 데이터 통신을 실행한다.
이상의 구성에서 이 반도체 기억 장치(1)가 접속되어 있는 정보 처리 장치(31)는, 현재 실행하고 있는 처리(어플리케이션)의 종류에 따른 그레이드를 지정하는 그레이드 지정 신호를 반도체 기억 장치(1)에 대해 송신한다.
이 반도체 기억 장치(1)의 컨트롤러(3)는, 정보 처리 장치(31)로부터 그레이드 지정 신호를 수신하면, 해당 수신한 그레이드 지정 신호에 의해 지정된 그레이드에 대응하는 개수의 플래시 메모리 칩(CP)에 대해 데이터 기록 처리 및 데이터 읽어냄 처리를 병렬적으로 실행할 수 있도록 논리 블록 할당 처리를 실행하도록 하였다.
이렇게 함으로써 이 반도체 기억 장치(1)는, 접속처의 정보 처리 장치(31)에서 실행되고 있는 처리에 따라, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 변경할 수 있다.
또한 본 실시예의 경우 이 반도체 기억 장치(1)는, 접속처의 정보 처리 장치(31)에서 실행되고 있는 처리에 따라, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 변경하도록 하였지만, 본 발명은 이에 한하지 않고, 접속처의 정보 처리 장치(31)에 있어서의 전력 공급 상황에 따라, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 변경하도록 하여도 좋다. 즉 이 경우 반도체 기억 장치(1)는, 예를 들면, 접속처의 정보 처리 장치(31)가 그 내부에 마련된 배터리로부터의 전력 공급에 의해 동작하고 있는 경우라면, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 저하시킴에 의해, 이러한 배터리의 충전량을 급격하게 감소시키는 것을 회피할 수 있다. 또한 반도체 기억 장치(1)는, 예를 들면, 접속처의 정보 처리 장치(31)가 상용 전원으로부터의 전원 공급에 의해 동작하고 있는 경우라면, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 올림에 의해, 데이터 기록 처리나 데이터 읽어냄 처리의 처리 시간을 단축시킬 수 있다.
(4) 다른 실시예
또한 상술한 제 1 내지 제 3의 실시예에서는, 반도체 기억 장치(1)에 마련하는 플래시 메모리 칩(CP)의 개수를, 16개로 하는 경우에 관해 기술하였지만, 본 발명은 이에 한하지 않고, 복수개라면 16개 이하 또는 16개 이상이라도 좋다.
그와 관련하여 상술한 제 1 내지 제 3의 실시예에 있어서는, 그레이드 1, 그레이드 2 및 그레이드 3의 3종류를 실현하기 위해, 반도체 기억 장치(1)에 대해 16개의 플래시 메모리 칩(CP)을 마련하는 경우에 관해 기술하였다. 그러나, 그레이드 1만을 실현하기 위해 4개의 플래시 메모리 칩(CP)만이 반도체 기억 장치(1)에 마련된 경우에는, 해당 반도체 기억 장치(1)에 대해 상술한 제 1 및 제 2의 딥 스위치(SW1, SW2)를 마련하지 않도록 하여도 좋다. 또는 해당 반도체 기억 장치(1)의 컨트롤러(3) 내부에, 설정 가능한 그레이드(즉 그레이드 1)를 나타낸 데이터를 기억하는 레지스터를 마련하고, 해당 반도체 기억 장치(1)의 컨트롤러(3)가 이 레지스터에 기억되어 있는 데이터에 의거하여, 설정 가능한 그레이드 이외의 그레이드(그레이드 2 및 그레이드 3)를 설정 무효화하도록 하여도 좋다.
또한, 그레이드 1 및 그레이드 2만을 실현하기 위해 8개의 플래시 메모리 칩(CP)만이 반도체 기억 장치(1)에 마련되는 경우에는, 그레이드 1 및 그레이드 2의 전환만을 행할 수 있도록, 해당 반도체 기억 장치(1)에 대해 딥 스위치(SW)를 하나만 마련하도록 하여도 좋다. 또는 해당 반도체 기억 장치(1)의 컨트롤러(3) 내부에, 설정 가능한 그레이드(즉 그레이드 1 및 그레이드 2)를 나타낸 데이터를 기억하는 레지스터를 마련하고, 해당 반도체 기억 장치(1)의 컨트롤러(3)가 이 레지스터에 기억되어 있는 데이터에 의거하여, 설정 가능한 그레이드 이외의 그레이드(그레이드 3)를 설정 무효화하도록 하여도 좋다.
또한 상술한 제 1 내지 제 3의 실시예에 있어서는, 데이터를 기억하는 복수의 메모리 수단으로서, 플래시 메모리 칩(CP)을 적용하는 경우에 관해 기술하였지만, 본 발명은 이에 한하지 않고, 이 밖에 여러가지의 반도체 메모리나 그 밖에 메모리를 적용할 수 있다.
또한 상술한 제 1 내지 제 3의 실시예에 있어서는, 메모리 수단을 제어하는 제어 수단으로서, 도 1 등에 도시한 컨트롤러(3)를 적용하는 경우에 관해 기술하였지만, 본 발명은 이에 한하지 않고, 이 밖에 여러가지의 구성을 적용할 수 있다.
또한 상술한 제 1 내지 제 3의 실시예에서는, 데이터 기록 처리 속도 및 데이터 읽어냄 처리 속도가 가장 느린 그레이드 1인 때라도, 최저 4개의 플래시 메모리 칩(CP)을 활성화시킴에 의해, 데이터 기록 처리 속도 및 데이터 읽어냄 처리 속도를 보장한 경우에 관해 기술하였지만, 본 발명은 이에 한하지 않고, 이 밖에 여러가지의 수법을 적용할 수 있다.
본 발명은, 예를 들면, 퍼스널 컴퓨터나 디지털 카메라 등의 정보 처리 장치로부터 공급되는 데이터를 내부의 반도체 메모리에 대해 기억하도록 된 반도체 기억 장치에 이용할 수 있다.
본 발명에 의하면, 지정 신호에 의해 지정하는 메모리 수단의 개수를 변화시킴에 의해, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 적절히 변경할 수 있다. 또한 본 발명에 의하면, 데이터 기록 처리 속도나 데이터 읽어냄 처리 속도를 보장할 수 있다.

Claims (5)

  1. 기억 장치에 있어서,
    데이터를 기억하는 복수의 메모리 수단과;
    상기 복수의 메모리 수단 중 다수를 병렬로 제어하여, 상기 기억 장치가 접속된 접속처 장치로부터 공급된 데이터를 기록하는 데이터 기록 처리 또는 상기 접속처 장치에 의해 요구된 데이터를 판독하는 데이터 판독 처리를 수행하는 제어 수단; 및
    상기 데이터를 저장하기 위해 병렬로 사용될 상기 메모리 수단의 수를 지정하여, 상기 기억 장치로부터 데이터를 판독하는 또는 상기 기억 장치에 데이터를 기록하는 데이터 전송 속도를 결정하고 상기 기억 장치의 소비 전력을 결정함에 있어서, 상기 제어 수단에 의해 사용되는 그레이드 값을 저장하는 그레이드 레지스터를 포함하는 것을 특징으로 하는 기억 장치.
  2. 제 1항에 있어서,
    상기 접속처 장치와 PCI 익스프레스(PCI Express) 방식에 의거하여 데이터 통신하기 위한 데이터 통신 수단을 더 포함하는 것을 특징으로 하는 기억 장치.
  3. 삭제
  4. 삭제
  5. 기억 장치에 있어서,
    데이터를 기억하는 복수의 메모리 수단과;
    상기 메모리 수단을 제어하는 제어 수단; 및
    데이터 저장시 인터리브될 상기 복수의 메모리 수단의 수를 지정하여, 상기 기억 장치로부터 데이터를 판독하는 또는 상기 기억 장치에 데이터를 기록하는 데이터 전송 속도를 결정하고 상기 기억 장치의 소비 전력을 결정함에 있어서, 상기 제어 수단에 의해 사용되는 그레이드 값을 저장하는 그레이드 레지스터를 포함하고,
    상기 기억 장치가 접속된 접속처 장치로부터 공급된 데이터를 기록하는 데이터 기록 처리의 최적 기록 속도 또는 상기 접속처 장치에 의해 요구된 데이터를 판독하는 데이터 판독 처리의 최저 판독 속도가 보장되는 것을 특징으로 하는 기억 장치.
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