CN2545677Y - 具存储卡存取接口的通用串行总线快闪存储器集成电路 - Google Patents

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Abstract

一种具存储卡存取接口的通用串行总线快闪存储器集成电路，其主要于快闪存储器集成电路中设有通用串行总线脚位、控制器及与控制器连接的快闪存储器晶片、快闪存储器扩充接口脚位及存储卡存取接口脚位，而使上述快闪存储器集成电路可通过通用串行总线脚位将快闪存储器晶片或快闪存储器扩充接口脚位连接的快闪存储器或存储卡存取接口脚位连接的存储卡数据经由通用串行总线控制器、BIOS储存在外部存储器装置中或读取外部存储器装置中的数据使用，而此种以集成电路的型态表示的快闪存储器集成电路，不但可利用快闪存储器晶片的设立形成存取用主机，亦可有效缩减主机的成品大小，更可具有扩充快闪存储器数量及存取外部存储卡的多重功效。

Description

具存储卡存取接口的通用串行总线快闪存储器集成电路
技术领域
本实用新型涉及集成电路技术，具体是关于一种具存储卡存取接口的通用串行总线快闪存储器集成电路，尤指一种以集成电路型态表示的快闪存储器集成电路。
背景技术
快闪存储器的可携性及不可抹除的特性，使它成为储存数据的重要媒介，对于如掌上型电子装置等可携式装置而言，这是一种非常有用的数据储存方式，而快闪存储器所带来的便利性使它比大部分传统的储存装置(如硬磁盘等)具有更大的优势，除了可携性之外，快闪存储器的优点还有低电源消耗率、可靠性、轻巧以及高速等优点。
快闪存储器为非挥发性的，这表示即使电源被关闭了，它还是保留已储存的数据，这比标准的随机存取存储器(RAM)更加进步，而随机存取存储器为挥发性的，因此当电源被关闭时，就会丢失已储存的数据。
通用串行传输接口是PC/NB/IA产品的标准，且以上产品已可藉由通用串行传输接口的储存媒体来启动(bootable)，使硬磁盘被串行传输接口的储存媒体取代的空间加大，但目前的串行传输接口的储存媒体多为外挂的方式亦产生许多的不便。
然而，目前的小型化IA产品如PDA、工业电脑、数码相机等因应多功能的需求，因此都有附上操作系统(Operation System)如Win CE/Linux等，其硬件设计架构上都需一颗CPU再加上一颗NOR Type的Flash Memory来储存程序码，如果需要有资料的储存空间，则需要再加上其他的SRAM或内建一些NAND FlashMemory或外接存储卡，以上的三种解决方案都不太算是Win CE/Linux的标准接口，设计者通常都需要再自行修改这些操作系统的驱动程序或应用程序，因此在新产品的开发上常为这些接口花费不少的精力及费用。
因此，目前需要一个储存媒体可以内建于系统之中，具有一标准接口可通用于各种操作系统，不需再修改这些操作系统的驱动程序或应用程序，并具有低电源消耗率、可靠性、轻巧以及高速等优点，以达到可携性的需求。
发明内容
有鉴于上述习用产品的不足与缺陷，本实用新型提供一种全新型态的具存储卡存取接口的通用串行总线快闪存储器集成电路。
本实用新型的主要目的在于通用串行总线快闪存储器集成电路的封装中至少设有通用串行总线脚位、控制器及与控制器所连接的快闪存储器晶片、存储卡存取接口脚位，而使上述快闪存储器集成电路可通过通用串行总线脚位将快闪存储器晶片或存储卡存取接口脚位连接的存储卡数据经由通用串行总线控制器、BIOS快速地储存在外部存储器装置中或快速地读取外部存储器装置中的数据。
本实用新型的次要目的在于快闪存储器集成电路进一步设有快闪存储器扩充接口脚位，以利扩充快闪存储器增加容量使用。
本实用新型的另一目的在于快闪存储器集成电路进一步设有输入/输出控制脚位，使快闪存储器集成电路可以做其他应用。
本实用新型的技术方案是这样实现的：
一种具存储卡存取接口的通用串行总线快闪存储器集成电路，将一控制器晶片与至少一个储存式快闪存储器晶片封装成一颗集成电路，用以控制通用串行总线控制器和主机之间的命令和数据；其封装的脚位包含：
通用串行总线脚位，用以将快闪存储器集成电路连接至具通用串行总线接口的主机中；
存储卡的存取接口，可使快闪存储器集成电路同时成为主机存取存储卡使用的接口。
其中该快闪存储器集成电路进一步设有快闪存储器扩充接口脚位，可外接储存式快闪存储器以增加容量；且该快闪存储器集成电路进一步设有输入/输出控制脚位，使快闪存储器集成电路可以做其他应用。
本实用新型的具存储卡存取接口的通用串行总线快闪存储器集成电路，不但可利用快闪存储器晶片单独形成存取用主机，亦可有效缩减主机的成品大小，更可具有扩充快闪存储器数量及存取外部存储卡的多重功效。
附图说明
图1为依据本实用新型具体形式显示出来的通用串行总线快闪存储器集成电路布局示意图；
图1A为依据本实用新型具体形式显示出来的通用串行总线快闪存储器集成电路脚位布局示意图；
图2为依据本实用新型具体形式显示出来的通用串行总线快闪存储器集成电路控制器示意图；
图3为依据本实用新型具体形式显示出来的通用串行总线快闪存储器集成电路的系统架构区块示意图；
图4为依据本实用新型具体形式显示出来的各式各样操作系统的通用串行总线协定应用流程示意图；
图5为依据本实用新型具体形式显示出来实作于通用串行总线快闪存储器集成电路中通用串行总线协定的表列参数；
图6为依据本实用新型具体形式显示出来通用串行总线快闪存储器集成电路的写入程序流程；
图7为依据本实用新型具体形式显示出来通用串行总线快闪存储器集成电路的读取程序流程；
图8为依据本实用新型具体形式显示出来将数据写入新区块的区块示意图；
图9为依据本实用新型具体形式显示出来写入额外页次数据的区块示意图；
图10为依据本实用新型具体形式显示母和子技术的区块示意图；
图11为依据本实用新型具体形式显示逻辑与实体地址映射表的示意图；
图12为依据本实用新型具体形式显示起始指标和尾端指标作业的示意图；
图13为依据本实用新型具体形式显示未写入之前的逻辑与实体地址映射表示意图；
图14为依据本实用新型具体形式显示起始指标和尾端指标作业的示意图；
图15为依据本实用新型具体形式显示的命令封包架构示意图。
具体实施方式
以下举出较佳实施例，并结合附图，对本实用新型的构造、所采用的技术手段及其功能作进一步的详细说明。
请参阅图1、图1A、图3所示，为依据本实用新型具体形式显示出来的通用串行总线快闪存储器集成电路布局示意图、通用串行总线快闪存储器集成电路脚位布局示意图及系统架构区块示意图，于图中揭示快闪存储器集成电路5包含了一个控制器40和至少一个快闪存储器晶片50，而通用串行总线脚位10为连接于通用串行总线快闪存储器集成电路5与具通用串行总线的通用串行总线控制器325间，且快闪存储器集成电路5上至少包含了一个快闪存储器晶片50，而快闪存储器集成电路5则进一步包含了一个储存式快闪存储器扩充接口脚位20，快闪存储器120数量得以延伸，且储存式快闪存储器扩充接口脚位20可对接于快闪存储器120上，以利用储存式快闪存储器扩充接口脚位20来使快闪存储器集成电路5的控制器40形成连接，如此一来，快闪存储器集成电路5的存储器容量就可以视实际需要轻易地加以扩充，而快闪存储器集成电路5亦包含了一存储卡存取接口脚位60，得以对接于存储卡601上，以利用存储卡存取接口脚位60来使快闪存储器集成电路5的控制器40形成连接，如此一来，快闪存储器集成电路5，将同时成为系统存取存储卡的接口，而无需其他的装置来辅助(如：读卡机)。
再者，其控制器40为该装置的主要组件，此控制器40控制通用串行总线与通用串行总线控制器325之间的命令和数据，并管理快闪存储器晶片50与快闪存储器120中的数据，而控制器40最好是一个不需要外部ROM或RAM的单晶片设计。
快闪存储器集成电路5的储存式快闪存储器扩充接口脚位20，用以连接快闪存储器120与快闪存储器集成电路5，以便利用额外的快闪存储器依实际需要延伸存储器大小，而快闪存储器集成电路5至少包含一个额外的快闪存储器晶片50，它也可以连接多个快闪存储器120以便视实际需要扩展存储器数量。
快闪存储器集成电路5的输入/输出控制脚位30，提供系统需要进行其他的输入输出控制。
快闪存储器集成电路5的存储卡存取接口脚位60，使得快闪存储器集成电路5同时成为系统存取存储卡的接口。其控制器40在实体和逻辑协定方面遵照存储卡的规范，如SM(SmartMedia Card)-SSFDC Physical Format Specification、CF(CompactFlash Card)-AT Attachment Specification、MMC(MultiMediaCard)-Mu1ti Media Card System Specification、SD(Secure Digital MemoryCard)-SD Memory Card Physical Layer Specification、MS(Memory Stick Card)-Memory Stick Standard Fomat Specification…等。
请参阅图2所示，为依据本实用新型具体形式显示出来的通用串行总线快闪存储器集成电路控制器示意图，本实用新型的快闪存储器储存装置的控制器200具有众多的功能，这些功能中有一项为控制通用串行总线接口210。
上述控制器200在实体和逻辑协定方面遵照通用串行总线规范，且控制器200进一步包含了一个系统缓冲区250或FIFO控制器缓冲区。
控制器200接收来自通用串行总线控制器的命令和参数封包，此封包随后被储存在一个由控制器200定义的系统缓冲区250中，而控制器200同时也负责控制与通用串行总线控制器之间的数据传输，除此之外，控制器200亦提供状态数据给通用串行总线控制器。
当通用串行总线控制器发出一个写入命令时，就会产生中断并发送给控制器内的微处理器220，以便通知微处理器220该项命令以及命令的位置。
微处理器220(例如一个8或16-bit的微处理器)为控制器200中的一项主要组件，此微处理器220从系统缓冲区250中读取通用串行总线的命令和参数，此外，微处理器220也执行具参数的命令。
微处理器220一方面管理和映射通用串行总线FIFO地址至系统缓冲区250，一方面接收来自通用串行总线控制器的数据以及将数据传输至通用串行总线控制器上。
此外，微处理器220也为快闪存储器阵列管理(例如拭除、程序或读取等命令)，除此之外，微处理器220也依据控制器200的演算法执行地址方法。
微处理器只读存储器(ROM)230将已内建在控制器200中的控制器200程序代码加以储存，微处理器随机存取存储器(RAM)240为控制器200在执行通用串行总线命令或快闪演算法时所使用的一个系统随机存取存储器(RAM)，由于它不需要离开晶片存储器，因此降低了系统的成本。
用以缓冲通用串行总线接口210和快闪存储器阵列接口260的系统缓冲区250为被当成快取使用，而微处理器220管理此缓冲区的地址，若有需要，缓冲区可以通过字节或文字存取。
本实用新型的快闪存储器储存装置进一步包含了一硬件状态机器，以建立通用串行总线控制器和快闪存储器之间系统缓冲区250的读取和写入时序。
快闪存储器阵列接口260控制快闪存储器阵列的读取和写入命令，在本实用新型的具体表现中，这是一个纯硬件电路。
当系统缓冲区250快取的数据写入至快闪存储器阵列接口260时，ECC电路270将编码ECC代码，而当读取快闪存储器阵列的数据至系统缓冲区250快取时，ECC电路270则将ECC代码解码，若发生ECC错误，ECC电路270会判读系统缓冲区250快取中的文字或字节并订正错误。
输入/输出控制接口280，提供系统需要进行其他的输入/输出控制。
存储卡存取接口290，提供系统需要对存储卡进行存取的传输接口。
请参阅图3所示，为依据本实用新型具体形式显示出来的通用串行总线快闪存储器集成电路的系统架构区块示意图，主机300包含了支持通用串行总线的B1OS315及通用串行总线控制器325，而通用串行总线命令实作320包含了通过通用串行总线接口310来接收通用串行总线控制器325和参数控制器305的命令，并将命令和参数储存于控制器所定义的暂存器中，并且会产生和发出中断以通知微处理器已接收到命令。
参数控制器305依据通用串行总线逻辑和实体规范来接收通用串行总线控制器325的数据以及将数据发送至通用串行总线控制器325。
地址方法330包含了管理快闪存储器340的拭除、读取和写入命令以及管理实体至逻辑的映射。
请参阅图4、图5所示，为依据本实用新型具体形式显示出来的各式各样操作系统的通用串行总线协定应用流程示意图及实作于通用串行总线快闪存储器集成电路中通用串行总线协定的表列参数，当通用串行总线控制器在步骤410时，将命令和参数写入通用串行总线快闪存储器集成电路中，控制器会将其储存在一特定的暂存器中，并在步骤420时产生一个中断至微处理器，数据随后会在步骤430时被微处理器读取来自通用串行总线控制器的信息。
在步骤440中，微处理器依据参数开始执行命令，如果命令为写入命令，缓冲区的快取就会在步骤450收到通用串行总线控制器的数据。
微处理器随后在步骤460中将逻辑地址转换至快闪存储器的实体地址，在步骤470中，微处理器将读取快闪存储器的数据或是将数据写入快闪存储器中，如果命令为读取命令，数据会在步骤480中传输至通用串行总线控制器。
根据标准的通用串行总线规范，要求参数包含了7个位元，请参阅图5所示，BmRequestType的D6-D5位元指定了命令协定的类型，其种类包括标准、等级以及厂商，本实用新型的快闪存储器装置这三种类型的协定都支持，标准型为标准的装置要求，这是普通的命令，如USB_Get_status or USB_set_Feature等。
本实用新型的快闪存储器储存装置在具体形式上利用了搭配bulk/控制/中断传输的通用串行总线mass storage class。
由于快闪随机存取存储器(RAM)的实体限制，在完成写入命令之前，必须先执行拭除命令，一般的快闪存储器需经过大约100万次的拭除之后才可以正常运作，所以，减少拭除的步骤以延长快闪存储器的使用寿命是非常重要的，因此，本创作提供了一个逻辑与实体地址映射表以及一个母/子架构来达到此项目标。
以下是逻辑与实体地址映射表的使用说明，当启动快闪时，所有的区块都会被搜寻，而搜寻到的实体和逻辑区块之间的关系记录就会成为逻辑与实体地址映射表，于此同时，未使用的实体区块则放入备用区块让FIFO伫列使用。
接着，逻辑与实体地址映射表中的逻辑区块会被用来寻找对应的实体区块地址，如此一来，就可以精确地写入或撷取与特定实体区块相关连的数据了。
请参阅图8所示，为依据本实用新型具体形式显示出来将数据写入新区块的区块示意图，将数据写入快闪存储器时，可能需要一个经过拭除的区块(新的区块)810来取代旧区块800，然后将数据写入新的区块810中，最后将未曾更改过的数据从旧区块800移至新区块810，这个步骤完成了写入一页数据的动作。
若有好几页数据待写入的话，就会重复以上的步骤，请参阅图9所示，为依据本实用新型具体形式显示出来写入额外页次的数据的区块示意图，将数据写入新区块910中，而未曾更改过的数据从旧区块900移至新区块910。
然而，如果数据不断重复地写入同一区块中的话，就会产生许多不必要的拭除和迁移动作，此举不仅浪费时间，同时也会缩短快闪存储器的使用寿命。
请参阅图10所示，为依据本实用新型具体形式显示母和子技术的区块示意图，在本实用新型的快闪存储器装置中，当数据重复地写入同一区块时，它会避免拭除的动作，而迁移动作也只有当更换区块时才会执行，所有的数据都先写入新区块(子区块)1010中，然后未曾更改过的数据则从旧区块(母区块)1000写入新区块1010中，使用此种方法不仅延长了快闪存储器的寿命，同时也提高了装置的效率。
请参阅图11所示，为依据本实用新型具体形式显示逻辑与实体地址映射表的示意图，以下是一个写入数据范例，其逻辑与实体地址映射表链接了一个实体区块地址1100和一个逻辑区块地址1110，需将32个小区块(sector)的数据写入以0/0区块/页开始的快闪存储器中，总实体区块/逻辑区块为1024/992，FIFO的总备用区块为32个，无一区块为有瑕疵的，每一区块有32页。
请参阅图12、图13、图14所示，为依据本实用新型具体形式显示起始指标和尾端指标作业的示意图、显示未写入之前的逻辑与实体地址映射表示意图、显示起始指标和尾端指标作业的示意图，在此范例中，其起始指标1210所指的子区块1300的地址03E0h为取自FIFO备用区域1200，然后，起始指标1210的地址会增加，变为起始指标1410，而32页的数据则写入子区块1300中。
再将子区块1300地址03E0h填入逻辑与实体地址映射表中母区块1310的逻辑区块地址0000h中，母区块1310地址0000h被拭除掉而尾端指标1220增加，然后，母区块地址0000h则填入备用区域中的尾端指标1420所指的地址中。
现在将依据本实用新型的具体表现，制作写入程序的叙述参考。
通用串行总线控制器将相对应的写入命令和地址参数写入通用串行总线快闪存储器集成电路中，而此装置随后开始执行程序快闪演算法。
请参阅图6所示，为依据本实用新型具体形式显示出来通用串行总线快闪存储器集成电路的写入程序流程，首先，在步骤601中，将通用串行总线控制器发出的逻辑地址转换成快闪存储器实体区块和页地址。
然后在步骤602中，控制器会检查看子区块是否存在，若子区块不存在的话，则跳至步骤605，若子区块存在，在步骤603中会检查现有快闪存储器的逻辑区块，看等写入的是否等于最后一个写入的存储器逻辑区块，若不相等，则跳至步骤611。
若相等，在步骤604中会检查现有的快闪存储器逻辑页码，看写入的是否大于最后一个写入的快闪存储器逻辑页，若是，则继续步骤610，若否，则跳至步骤611。
步骤605从FIFO伫列中取一乾净的区块为现有的写入命令建立一个子区块。
在步骤606检查现有的快闪存储器逻辑页码，看等待写入的是否等于“0”，若等于“0”，继续步骤608。
若不等于“0”，在步骤607中，母区块的数据会被移至“写入的最后一页”和“现有写入页”之间的子区块。
在步骤608，将通用串行总线控制器至快闪存储器的数据写入缓冲区中，而小区块的计数会减少。
在步骤609，若小区块的计数等于“0”，则前进至“终点”，若否，则继续步骤608。
在步骤610，若现有的写入页码等于最后写入页码加1，则继续步骤608，否则继续步骤607。
在步骤611，母区块的数据会被移至“写入的最后一页”和“此区块的最后一页”之间的子区块，并拭除母区块，且更新控制器中的逻辑与实体地址映射表，以子区块地址代替母区块地址，同时将被拭除的母区块放回至FIFO伫列中当成乾净的区块。
请参阅图7所示，为依据本实用新型具体形式显示出来快闪存储器储存装置的读取程序流程。
在步骤701，为将具通用串行总线的通用串行总线控制器的逻辑地址转换成快闪存储器实体和页地址。
在步骤702中检查现有的快闪存储器，看等待读取的是否等于最后一个读取的快闪存储器逻辑区块，若是，则跳至步骤705，若否，继续步骤703。
在步骤703中读取快闪存储器实体区块和页的数据，而小区块的计数会减少。
在步骤704中检查小区块计数，看它是否等于“0”，若等于“0”，则前进至“终点”，若否，则回到步骤703。
在步骤705中检查现有的存储器逻辑页，看等待读取的是否大于最后写入的快闪存储器逻辑页，若是，回到步骤703，若否，前进至步骤706。
在步骤706中读取子区块实体区块和页的数据，而小区块的计数会减少。
在步骤707中检查小区块计数，看它是否等于“0”，若等于“0”，则前进至“终点”，若否，则回到步骤705。
请参阅图15所示，为依据本实用新型具体形式显示的命令封包架构示意图，当微处理器开始执行命令时，通用串行总线快闪存储器集成电路会从通用串行总线控制器中下载其参数，例如读取或写入，图中显示了厂商命令封包。
系统会通过装置/起始字节来判断地址模式，本实用新型的快闪存储器装置同时支持逻辑区块地址(LBA)和圆柱体起始小区块(CHS)模式。
若通用串行总线控制器利用LBA模式提供地址的话，装置会将它转换成CHS模式，然后将CHS模式改成实体地址。
当通用串行总线快闪存储器集成电路执行读取命令时，控制器首先会将快闪存储器的数据一个小区块一个小区块的读取到控制器的缓冲区(512字节)中，然后通用串行总线引擎会将小区块送至通用串行总线控制器，当送至通用串行总线控制器的小区块数量等于通用串行总线控制器欲读取的小区块数目时，整个命令就完成了。
当通用串行总线快闪存储器集成电路执行写入命令时，控制器会通过通用串行总线引擎将通用串行总线控制器的数据一个小区块一个小区块的读取到控制器的缓冲区(512字节)，然后此小区块就会被储存在快闪存储器中，当送至快闪存储器的小区块数量等于通用串行总线控制器欲写入的小区块数目时，整个命令就完成了。
通用串行总线快闪存储器集成电路可以支持一个以上的快闪存储器，本实用新型中提供了多个晶片选取脚，当启动装置时，它会检查储存式快闪存储器扩充接口脚位所连接的快闪存储器类型(容量)以及系统有多少个快闪存储器，装置会将所有的快闪存储器加起来，找出总容量，当通用串行总线控制器需要这一类的数据时，通用串行总线快闪存储器集成电路就会提供总容量给通用串行总线控制器，而不是单一快闪存储器的容量。
当通用串行总线控制器发出某一地址(逻辑)给通用串行总线快闪存储器集成电路时，通用串行总线快闪存储器集成电路会执行计算，找出通用串行总线控制器想要的存取的确切晶片以及对应的地址，然后，装置会使用计算出来的地址，并启动晶片选取脚。
此外，本实用新型中所述及的快闪存储器晶片、控制器为一单晶片设计，用以缩小通用串行总线快闪存储器集成电路的整体体积，且不需要外部随机存取存储器(RAM)或只读存储器(ROM)的设计。
对于那些有纯熟技术的人而言，很明显地此架构可以在不偏离原创作的范围和精神之下进行各式各样的修改和变化，鉴于前文所述，其目的为在权利要求的范围内以及其相等意义的条件下，本实用新型涵盖了本创作的相关修改和变化。

Claims (3)

1.一种具存储卡存取接口的通用串行总线快闪存储器集成电路，其特征在于：将一控制器晶片与至少一个储存式快闪存储器晶片封装成一颗控制通用串行总线控制器和主机之间命令和数据的集成电路，其封装的脚位包含：
将快闪存储器集成电路连接至具通用串行总线接口的主机中的通用串行总线脚位；
可使快闪存储器集成电路同时成为主机存取存储卡使用接口的存储卡存取接口。
2.如权利要求1所述的具存储卡存取接口的通用串行总线快闪存储器集成电路，其特征在于：其中该快闪存储器集成电路进一步设有可外接储存式快闪存储器以增加容量的快闪存储器扩充接口脚位。
3.如权利要求1所述的具存储卡存取接口的通用串行总线快闪存储器集成电路，其特征在于：其中该快闪存储器集成电路进一步设有可使快闪存储器集成电路做其他应用的输入/输出控制脚位。
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* Cited by examiner, † Cited by third party
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