JP2010282654A - 記憶装置及び情報処理装置 - Google Patents
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Abstract
【課題】データ書込処理速度やデータ読出処理速度を適宜変化させることができるようにする。
【解決手段】この半導体記憶装置1のコントローラ3は、設定装置11からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。
【選択図】図1
【解決手段】この半導体記憶装置1のコントローラ3は、設定装置11からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。
【選択図】図1
Description
本発明は記憶装置及び情報処理装置に関し、例えば、パーソナルコンピュータやデジタルカメラ等の情報処理装置から供給されるデータを内部の半導体メモリに対して記憶するようになされた半導体記憶装置に適用して好適なものである。
従来この種の半導体記憶装置は、パーソナルコンピュータやデジタルカメラ等に相当する情報処理装置に接続されると、この情報処理装置から供給される電力により、この情報処理装置から供給されるデータを内部の半導体メモリに書き込むデータ書込処理や、この情報処理装置から要求されるデータを内部の半導体メモリから読み出すデータ読出処理を実行するようになされている(例えば特許文献1参照)。
ところで、このような半導体記憶装置を接続した情報処理装置が、例えばその内部に設けられたバッテリから供給される電力により動作するデジタルカメラに相当する場合、この半導体記憶装置におけるデータ書込処理速度やデータ読出処理速度をある程度低下させることができれば、デジタルカメラの消費電力を低減させることができる等の効果を得ることができる。
また、このような半導体記憶装置を接続した情報処理装置が、例えば家庭内の商用電源からの電源供給を受けて動作するパーソナルコンピュータに相当する場合、この半導体記憶装置におけるデータ書込処理速度やデータ読出処理速度を上げることができれば、データ書込処理やデータ読出処理の処理時間を短縮することができる等の効果を得ることができる。
このように半導体記憶装置が利用される状況に応じて、この半導体記憶装置のデータ書込処理速度やデータ読出処理速度を変更することができれば、利便性を格段と向上させることができると考えられる。
さらに、このような半導体記憶装置では、読み書きされるデータの種類(動画像データや音楽(音声)データ)に応じて、最低のデータ書込処理速度や最低のデータ読出処理速度を保障することができれば、コマ落ちしないで動画像データを録画させることができるといった効果や、音楽(音声)データを切れ目なく録音/再生させることができるといった効果等を得ることができる。
本発明は以上の点を考慮してなされたもので、記憶装置のデータ書込処理速度やデータ読出処理速度を適宜変更することができる記憶装置及び情報処理装置、並びに、記憶装置のデータ書込処理速度やデータ読出処理速度を保障することができる記憶装置及び情報処理装置を提案しようとするものである。
かかる課題を解決するため本発明においては、記憶装置において、情報処理装置とデータ通信するためのデータ通信手段と、データを記憶する複数のメモリ手段と、複数のメモリ手段を制御して、情報処理装置からデータ通信手段を介して取り込んだデータを複数のメモリ手段に書き込むデータ書込処理、又は情報処理装置から要求されたデータを複数のメモリ手段から読み出すデータ読出処理を任意のデータ転送速度で実行する制御手段とを設け、制御手段は、情報処理装置からデータ通信手段を介して取り込んだ、消費電力の異なる複数の処理実行形態のうち、情報処理装置の実行している処理に適合した1の当該処理実行形態を指定する指定信号に基づき、当該指定信号により指定された処理実行形態での消費電力に見合ったデータ転送最低速度を保障するデータ転送速度でデータ書込処理又はデータ読出処理を実行するようにした。
この結果、本発明では、記憶装置において、当該記憶装置の接続先の情報処理装置により実行されている処理に応じてデータ書込処理やデータ読出処理を実行する際のデータ転送速度を変更することができる。
また本発明においては、記憶装置において、設定可能な処理実行形態を、当該処理実行形態に応じた消費電力、データ転送速度、データ書込処理又はデータ読出処理に用いるメモリ手段の個数と対応付けて示す1又は複数の処理実行形態情報を記憶する形態情報記憶手段を設け、制御手段は、情報処理装置から送信された指定信号がデータ通信手段によって受信されると、形態情報記憶手段に記憶された1又は複数の処理実行形態情報のうち、指定信号により指定された処理実行形態を示す処理実行形態情報に基づき、データ書込処理又はデータ読出処理を当該処理実行形態での消費電力に見合ったデータ転送最低速度を保障するデータ転送速度で実行するように設定するようにした。
この結果、本発明では、記憶装置において、指定信号に基づきデータ書込処理又はデータ読出処理に用いるメモリ手段の個数を制御して最低のデータ書込処理速度や最低のデータ読出処理速度を保障することができ、コマ落ちしないで動画像データを録画させることができるといった効果や、音楽(音声)データを切れ目なく録音/再生させることができるといった効果等を得ることができる。
本発明によれば、記憶装置において、情報処理装置とデータ通信するためのデータ通信手段と、データを記憶する複数のメモリ手段と、複数のメモリ手段を制御して、情報処理装置からデータ通信手段を介して取り込んだデータを複数のメモリ手段に書き込むデータ書込処理、又は情報処理装置から要求されたデータを複数のメモリ手段から読み出すデータ読出処理を任意のデータ転送速度で実行する制御手段とを設け、制御手段は、情報処理装置からデータ通信手段を介して取り込んだ、消費電力の異なる複数の処理実行形態のうち、情報処理装置の実行している処理に適合した1の当該処理実行形態を指定する指定信号に基づき、当該指定信号により指定された処理実行形態での消費電力に見合ったデータ転送最低速度を保障するデータ転送速度でデータ書込処理又はデータ読出処理を実行するようにしたことにより、記憶装置が接続先の情報処理装置により実行されている処理に応じてデータ書込処理やデータ読出処理を実行する際のデータ転送速度を変更することができ、かくしてデータ書込処理速度やデータ読出処理速度を適宜変更することができる。
以下図面について、本発明の一実施の形態を詳述する。
(1)第1の実施の形態
図1において、1は全体として第1の実施の形態における半導体記憶装置を示し、この半導体記憶装置1は、例えばコネクタに相当する接続部(図中に明示せず)を有し、この接続部を介して情報処理装置側のPCIエキスプレス(PCI Express)バスに接続し、これによりPCIエキスプレス方式に基づいてこの情報処理装置とデータ通信するようになされている。
図1において、1は全体として第1の実施の形態における半導体記憶装置を示し、この半導体記憶装置1は、例えばコネクタに相当する接続部(図中に明示せず)を有し、この接続部を介して情報処理装置側のPCIエキスプレス(PCI Express)バスに接続し、これによりPCIエキスプレス方式に基づいてこの情報処理装置とデータ通信するようになされている。
ここでこのPCIエキスプレスとは、PCI−SIG(PCI Special Interest Group)においてその規格が策定管理されているものである。また本実施の形態の場合この半導体記憶装置1は、その外観がカード型に形成されており、例えばPCカードの大きさ/形状に類するものである。
この半導体記憶装置1は、データを記憶するためのフラッシュメモリ部2を有する。またこの半導体記憶装置1は、接続部を介して接続している情報処理装置からのデータをフラッシュメモリ部2に対して書き込むデータ書込処理及びこの情報処理装置から要求されたデータをフラッシュメモリ部2から読み出すデータ読出処理を実行するためのコントローラ3を有する。
実際上このフラッシュメモリ部2は、データが記憶されるフラッシュメモリチップCPが複数接続されて構成されている。つまりこのフラッシュメモリ部2は、例えば図2に示すように、コントローラ3から延長する第1データ伝送線L1、第2データ伝送線L2、第3データ伝送線L3、及び第4データ伝送線L4のそれぞれに対して、第1〜第4フラッシュメモリチップCPA0〜A3、第5〜第8フラッシュメモリチップCPB0〜B3、第9〜第12フラッシュメモリチップCPC0〜C3、及び第13〜第16フラッシュメモリチップCPD0〜D3が接続されて構成されている。
またコントローラ3内部には、メインメモリ部4に格納されているファームウェア等に従ってコントローラ3全体を制御するようになされたCPU(Central Processing Unit)5が設けられている。またこのコントローラ3内部には、接続部を介して接続している情報処理装置とPCIエキスプレス方式に基づいてデータ通信するためのホストインターフェース部6が設けられている。
これによりこの半導体記憶装置1は、接続部を介して接続している情報処理装置からフラッシュメモリ部2に書き込むべき書込データが送信されると、当該送信された書込データをホストインターフェース部6により受信する。
このホストインターフェース部6は、当該受信した書込データをコントローラ3内部に設けられたページバッファ部7に対して供給する。
このページバッファ部7は、ホストインターフェース部6からの書込データを一時蓄積すると共に、当該蓄積している書込データをコントローラ3内部に設けられたメモリインターフェース部8に対して適宜供給する。
このメモリインターフェース部8は、ページバッファ部7からの書込データをフラッシュメモリ部2に対して供給する。
このフラッシュメモリ部2におけるフラッシュメモリチップCPは、メモリインターフェース部8からの書込データをその内部に設けられたキャッシュに一時蓄積し、当該蓄積した書込データをその内部の記憶領域に順次記憶させる。
一方この半導体記憶装置1のコントローラ3は、接続部を介して接続している情報処理装置から、フラッシュメモリ部2に記憶されているデータを読み出すように命令されると、フラッシュメモリ部2におけるフラッシュメモリチップCPからデータを読み出し、当該読み出した読出データをPCIエキスプレス方式に基づいて情報処理装置に対して送信するようになされている。
つまりこのコントローラ3内部のメモリインターフェース部8は、フラッシュメモリ部2から読み出された読出データを受信し、当該受信した読出データをページバッファ部7に対して供給する。
このページバッファ部7は、メモリインターフェース部8から供給される読出データを一時蓄積すると共に、当該蓄積している読出データをホストインターフェース部6に対して適宜供給する。
このホストインターフェース部6は、ページバッファ部7からの読出データをPCIエキスプレス方式に基づいて情報処理装置に対して送信する。
このようにしてこの半導体記憶装置1は、情報処理装置から送信された書込データをPCIエキスプレス方式に基づいて受信することができると共に、フラッシュメモリ部2から読み出した読出データをPCIエキスプレス方式に基づいて情報処理装置に対して送信することができる。
ここで従来この種の半導体記憶装置は、情報処理装置とデータ通信するための通信端子数を増やす手法や、情報処理装置との間でデータ通信する際に用いるクロック信号の周波数を上げる手法等を採用することにより、情報処理装置との間のデータ通信速度を向上させていた。しかしながらこのような従来手法によると、データ通信速度の高速化に伴って通信端子数の増加やEMI(電磁波干渉)の影響を避けることができないという問題があった。
これに対して本実施の形態の半導体記憶装置1は、情報処理装置との間のデータ通信方式としてPCIエキスプレスを適用したことにより、通信端子数の増加やEMIの影響を回避しつつデータ通信速度の高速化を図ることができる。
かかる構成に加えてこの半導体記憶装置1のコントローラ3は、コントローラ3とフラッシュメモリ部2との間のデータ転送速度を指定するための値(以下、これをグレード値と呼ぶ)を格納するグレードレジスタ部9を有する。
このコントローラ3は、このグレードレジスタ部9に格納されているグレード値に応じた個数のフラッシュメモリチップCPをインタリーブする。これによりこのコントローラ3は、コントローラ3とフラッシュメモリ部2との間のデータ転送速度を、このグレード値に応じたデータ転送速度となるように制御することができる。
またこの半導体記憶装置1では、グレードレジスタ部9に格納されているグレード値に応じたデータ書込処理速度、データ読出処理速度を保障するものとする。
まず、このグレードレジスタ部9に格納されるグレード値について図3を用いて説明する。本実施の形態の場合このグレード値としては、「00」、「01」及び「10」の3種類がある。
この場合、グレード値「00」はグレード1に相当する。またグレード値「01」はグレード2に相当し、例えばグレード1の際にインタリーブするフラッシュメモリチップCPの個数を「4個」とすると、このグレード2の際にインタリーブするフラッシュメモリチップCPの個数は「8個」となるように設定されている。さらにグレード値「10」はグレード3に相当し、このグレード3の際にインタリーブするフラッシュメモリチップCPの個数は「16個」となるように設定されている。
これにより、グレード1の場合のデータ転送速度を「1」とすると、グレード2及びグレード3の場合のデータ転送速度は「2」及び「4」となる。またグレード1の場合の消費電力を「1」とすると、グレード2及びグレード3の場合の消費電力は「1.5」及び「3」となる。
次に、インタリーブについて詳細に説明する。インタリーブでは、複数のフラッシュメモリチップCPを同時に活性化し、当該活性化した複数のフラッシュメモリチップCPに対して並列的にデータ書込処理及びデータ読出処理を実行するようになされている。
ここで、第1のフラッシュメモリチップCPA0のみを活性化させてデータ書込処理を実行する場合と、第1及び第2のフラッシュメモリチップCPA0、A1を同時に活性化させてデータ書込処理を並列的に実行する場合とを比較する。
コントローラ3が第1のフラッシュメモリチップCPA0のみを活性化させてデータ書込処理を実行する場合、図4(A)に示すように、コントローラ3から所定量の書込データを第1のフラッシュメモリチップCPA0に対して転送した後、この第1のフラッシュメモリチップCPA0のキャッシュにより隠蔽される時間(T1−T2)を除くビジー時間(T2−T3)に、さらなる書込データを転送することができない。因みにこの場合におけるビジー時間とは、書込データをフラッシュメモリチップCPの記憶領域に記憶させる処理等に費やされる時間に相当する。
これに対してコントローラ3が第1及び第2のフラッシュメモリチップCPA0、A1を活性化させてデータ書込処理を並列的に実行する場合には、図4(B)に示すように、これら第1及び第2のフラッシュメモリチップCPA0、A1に対して書込データを順次転送することができるので、図4(A)に示したようにビジー時間に起因して書込データが転送できなくなるようなことが生じてしまうのを回避することができ、これによりデータ転送速度(データ書込処理速度)を向上させることができる。
かくして本実施の形態における半導体記憶装置1では、図5に示すように、グレードごとに活性化させるフラッシュメモリチップCPの数を変化させることにより、グレードごとにデータ転送速度(データ書込処理速度/データ読出処理速度)を変更することができる。
次に、半導体記憶装置1を製造する工場等において(またはユーザがフォーマッタを起動して半導体記憶装置1をフォーマットする際において)データ転送速度を設定する際のデータ転送速度設定処理手順RT1を、図6に示すシーケンスチャートを用いて説明する。
例えば、PCIエキスプレス方式に基づいて半導体記憶装置1とデータ通信可能に構成された設定装置11に対して半導体記憶装置1が接続されると、この設定装置11はステップSP1に進み、コントローラ3とフラッシュメモリ部2との間のデータ転送速度を設定するためのフォーマッタ(プログラム)を起動する。
次いで設定装置11はステップSP2に進み、ステップSP1において起動されたフォーマッタに従って、半導体記憶装置1のフラッシュメモリ部2に何個のフラッシュメモリチップCPが設けられているかを通知するように要求する個数通知要求信号を半導体記憶装置1に対して送信する。
半導体記憶装置1のコントローラ3はこの個数通知要求信号を受信するとステップSP3に進み、フラッシュメモリ部2にアクセスすることによりこのフラッシュメモリ部2に設けられているフラッシュメモリチップCPの個数を認識し、当該認識したフラッシュメモリチップCPの個数を示した個数通知信号を設定装置11に対して送信する。
設定装置11はこの個数通知信号を受信するとステップSP4に進み、この個数通知信号に示されたフラッシュメモリチップCPの個数に応じて、設定可能なグレードを表示部に表示する。
つまりこの設定装置11は、半導体記憶装置1からの個数通知信号に示されたフラッシュメモリチップCPの個数が例えば4個である場合、このことは図3に示したようにグレード1のみが設定可能であるので、設定可能なグレードとしてグレード1のみを表示部に表示し、半導体記憶装置1からの個数通知信号に示されたフラッシュメモリチップCPの個数が例えば8個である場合、このことは図3に示したようにグレード1及びグレード2が設定可能であるので、設定可能なグレードとしてグレード1及びグレード2を表示部に表示し、半導体記憶装置1からの個数通知信号に示されたフラッシュメモリチップCPの個数が例えば16個である場合、このことは図3に示したようにグレード1、グレード2及びグレード3が設定可能であるので、設定可能なグレードとしてグレード1、グレード2及びグレード3を表示部に表示する。
続くステップSP5において設定装置11は、表示部に表示されているグレードの中からオペレータ等の操作によりあるグレードが指定されると、当該指定されたグレードを示したグレード指定信号を半導体記憶装置1に対して送信する。
半導体記憶装置1のコントローラ3はこのグレード指定信号を受信するとステップSP6に進み、メインメモリ部4に格納されているファームウェアのうち、このグレード指定信号により指定されたグレードに応じたファームウェアを有効にする。これによりこのコントローラ3は次のステップSP7において、当該指定されたグレードとなるように論理ブロックの割り当てを行う論理ブロック割当処理を実行する。
つまりこの論理ブロック割当処理においては、設定装置11からのグレード指定信号によりグレード1が指定されている場合、図7に一例として示すように、4個のフラッシュメモリチップCPのそれぞれの物理ブロックを1つの論理ブロックとして割り当てる。これによりこの半導体記憶装置1のコントローラ3は、この後にパーソナルコンピュータやデジタルカメラ等の情報処理装置に接続されると、4個のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行する。
またこの論理ブロック割当処理においては、設定装置11からのグレード指定信号によりグレード2が指定されている場合、図8に一例として示すように、8個のフラッシュメモリチップCPのそれぞれの物理ブロックを1つの論理ブロックとして割り当てる。これによりこの半導体記憶装置1のコントローラ3は、この後にパーソナルコンピュータやデジタルカメラ等の情報処理装置に接続されると、8個のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行する。
またこの論理ブロック割当処理においては、設定装置11からのグレード指定信号によりグレード3が指定されている場合、図9に一例として示すように、16個のフラッシュメモリチップCPのそれぞれの物理ブロックを1つの論理ブロックとして割り当てる。これによりこの半導体記憶装置1のコントローラ3は、この後にパーソナルコンピュータやデジタルカメラ等の情報処理装置に接続されると、16個のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行するようになされている。
そして半導体記憶装置1のコントローラ3は続くステップSP8に移り、この論理ブロック割当処理により論理ブロックの割り当てが成功したグレードのグレード値を、グレードレジスタ部9に記憶させる。次いで半導体記憶装置1のコントローラ3はステップSP9に移り、論理ブロック割当処理により論理ブロックの割り当てが成功したグレードのグレード値を示したグレード値通知信号を、設定装置11に対して送信する。
設定装置11はこのグレード値通知信号を受信するとステップSP10に移り、このグレード値通知信号に示されたグレード値に対応するグレードを表示部に表示することにより、当該グレードが半導体記憶装置1に対して設定されたことをオペレータに通知するようになされている。
以上の構成においてこの半導体記憶装置1のコントローラ3は、設定装置11からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。
かくするにつきこの半導体記憶装置1は、設定装置11を介して指定されたグレードに応じて、データ書込処理速度及びデータ読出処理速度を変更することができる。
(2)第2の実施の形態
図1との対応部分に同一符号を付して示す図10において、1Xは全体として第2の実施の形態における半導体記憶装置を示し、第1のディップスイッチSW1及び第2のディップスイッチSW2を有する点を除いて、第1の実施の形態における半導体記憶装置1とほぼ同様の構成でなる。
図1との対応部分に同一符号を付して示す図10において、1Xは全体として第2の実施の形態における半導体記憶装置を示し、第1のディップスイッチSW1及び第2のディップスイッチSW2を有する点を除いて、第1の実施の形態における半導体記憶装置1とほぼ同様の構成でなる。
つまりこの第2の実施の形態における半導体記憶装置1Xは、例えば図11(A)に示すように、所定の厚みを有するようにして略長方形状に形成された筐体BDの側面に対して、第1のディップスイッチSW1及び第2のディップスイッチSW2が設けられている。因みにこの第1のディップスイッチSW1及び第2のディップスイッチSW2は、例えば図11(B)に示すように、筐体BDの表面等に設けるようにしても良い。
この第1のディップスイッチSW1及び第2のディップスイッチSW2は、例えば図12に示すように、略長方形状に形成されたスライド溝21A、21Bの一端又は他端方向にスイッチ部22A、22Bがスライドするように構成されている。
本実施の形態の場合、例えば図12(A)に示すように、第1のディップスイッチSW1におけるスイッチ部22Aがスライド溝21Aの一端側にスライドされ、かつ、第2のディップスイッチSW2におけるスイッチ部22Bがスライド溝21Bの一端側にスライドされると、第1のディップスイッチSW1及び第2のディップスイッチSW2からグレード1を示すグレード値「00」がこの半導体記憶装置1Xのコントローラ3に供給されるようになされている。
また本実施の形態の場合、例えば図12(B)に示すように、第1のディップスイッチSW1におけるスイッチ部22Aがスライド溝21Aの一端側にスライドされ、かつ、第2のディップスイッチSW2におけるスイッチ部22Bがスライド溝21Bの他端側にスライドされると、第1のディップスイッチSW1及び第2のディップスイッチSW2からグレード2を示すグレード値「01」がこの半導体記憶装置1Xのコントローラ3に供給されるようになされている。
また本実施の形態の場合、例えば図12(C)に示すように、第1のディップスイッチSW1におけるスイッチ部22Aがスライド溝21Aの他端側にスライドされ、かつ、第2のディップスイッチSW2におけるスイッチ部22Bがスライド溝21Bの一端側にスライドされると、第1のディップスイッチSW1及び第2のディップスイッチSW2からグレード3を示すグレード値「10」がこの半導体記憶装置1Xのコントローラ3に供給されるようになされている。
次に、この第1のディップスイッチSW1及び第2のディップスイッチSW2を介してデータ転送速度を設定する際のデータ転送速度設定処理手順RT2を、図13に示すフローチャートを用いて説明する。
ステップSP11においては、半導体記憶装置1Xの筐体BDに設けられた第1のディップスイッチSW1及び第2のディップスイッチSW2がユーザによって操作されることにより、グレード1、グレード2及びグレード3のうちの何れかのグレードが指定されると、これに応じてこの第1のディップスイッチSW1及び第2のディップスイッチSW2は、当該指定されたグレードを示すグレード値をコントローラ3に対して入力する。
これに応じてこのコントローラ3はステップSP12に進み、メインメモリ部4に格納されているファームウェアのうち、当該入力されたグレード値に応じたファームウェアを有効にする。これによりこのコントローラ3は次のステップSP13において、当該入力されたグレード値に対応するグレードとなるように論理ブロックの割り当てを行う論理ブロック割当処理を実行する。
つまりこの論理ブロック割当処理においては、当該入力されたグレード値がグレード1を示す「00」である場合、図7に一例として示したように、4個のフラッシュメモリチップCPのそれぞれの物理ブロックを1つの論理ブロックとして割り当てる。またこの論理ブロック割当処理においては、当該入力されたグレード値がグレード2を示す「01」である場合、図8に一例として示したように、8個のフラッシュメモリチップCPのそれぞれの物理ブロックを1つの論理ブロックとして割り当てる。またこの論理ブロック割当処理においては、当該入力されたグレード値がグレード3を示す「10」である場合、図9に一例として示したように、16個のフラッシュメモリチップCPのそれぞれの物理ブロックを1つの論理ブロックとして割り当てる。
そして半導体記憶装置1Xのコントローラ3は続くステップSP14に移り、この論理ブロック割当処理により論理ブロックの割り当てが成功したグレードのグレード値を、グレードレジスタ部9に記憶させるようになされている。
以上の構成においてこの半導体記憶装置1Xのコントローラ3は、第1のディップスイッチSW1及び第2のディップスイッチSW2からグレードを指定するグレード値を受信すると、当該受信したグレード値に対応する個数のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。
かくするにつきこの半導体記憶装置1Xは、第1のディップスイッチSW1及び第2のディップスイッチSW2を介して指定されたグレードに応じて、データ書込処理速度やデータ読出処理速度を変更することができる。
(3)第3の実施の形態
この第3の実施の形態においては、図1に示した第1の実施の形態における半導体記憶装置1と同様の構成でなる。従ってここでは図14に示すシーケンスチャートを用いて、コントローラ3とフラッシュメモリ部2との間のデータ転送速度を設定する際のデータ転送速度設定処理手順RT3を中心に説明する。
この第3の実施の形態においては、図1に示した第1の実施の形態における半導体記憶装置1と同様の構成でなる。従ってここでは図14に示すシーケンスチャートを用いて、コントローラ3とフラッシュメモリ部2との間のデータ転送速度を設定する際のデータ転送速度設定処理手順RT3を中心に説明する。
この半導体記憶装置1のコントローラ3は、パーソナルコンピュータやデジタルカメラ等に相当する情報処理装置31に対して接続されることによりこの情報処理装置31から電力が供給開始されるとステップSP21に移り、フラッシュメモリ部2にアクセスすることによりこのフラッシュメモリ部2に設けられているフラッシュメモリチップCPの個数を認識する。
因みに本実施の形態の場合この半導体記憶装置1のコントローラ3は、接続先の情報処理装置31から電力が供給開始された際、初期設定としてコントローラ3とフラッシュメモリ部2とのデータ転送速度をグレード1に設定するようになされている。
次いでこの半導体記憶装置1のコントローラ3はステップSP22に移り、ステップSP21において認識したフラッシュメモリチップCPの個数に基づいて設定可能なグレードを認識する。つまりこのコントローラ3は、ステップSP21において認識したフラッシュメモリチップCPの個数が例えば4個である場合には設定可能なグレードとしてグレード1のみを認識し、ステップSP21において認識したフラッシュメモリチップCPの個数が例えば8個である場合には設定可能なグレードとしてグレード1及びグレード2を認識し、ステップSP21において認識したフラッシュメモリチップCPの個数が例えば16個である場合には設定可能なグレードとしてグレード1、グレード2及びグレード3を認識する。そしてこのコントローラ3は、当該認識した設定可能なグレードを示してなる設定可能グレード情報と、現在設定されているグレード(つまりグレード1)のグレード値「00」を示してなる現グレード情報とを、グレードレジスタ部9に記憶する。
一方情報処理装置31はステップSP23において、接続されている半導体記憶装置1から所定の属性情報を読み出し、当該読み出した属性情報に基づいて半導体記憶装置1が接続されていることを認識する。
また半導体記憶装置1のコントローラ3はステップSP24に移り、グレードレジスタ部9に記憶した設定可能グレード情報及び現グレード情報を、情報処理装置31に対して送信する。
情報処理装置31は半導体記憶装置1から設定可能グレード情報及び現グレード情報を受信するとステップSP25に移り、この現グレード情報に示されているグレード1が、情報処理装置31において現在実行している処理(アプリケーション)に適合しているか否かを判定する。例えばこの情報処理装置31は、現在実行している処理がデータ量の大きいデータを半導体記憶装置1に記憶させる処理であれば、かかる現グレード情報に示されているグレード1を不適合と判定する。そしてこのように不適合と判定した場合この情報処理装置31は、半導体記憶装置1から受信した設定可能グレード情報に示されている設定可能なグレードの中から、現在実行している処理に適合する例えばグレード3を選択し、当該選択したグレード3を指定するグレード指定信号を半導体記憶装置1に対して送信する。
半導体記憶装置1のコントローラ3はこのグレード指定信号を受信するとステップSP26に進み、メインメモリ部4に格納されているファームウェアのうち、このグレード指定信号により指定されたグレード3に応じたファームウェアを有効にする。これによりこのコントローラ3は次のステップSP27において、グレード3となるように論理ブロックの割り当てを行う論理ブロック割当処理を実行する。
つまりこの論理ブロック割当処理においては、図9に一例として示したように、16個のフラッシュメモリチップCPのそれぞれの物理ブロックを1つの論理ブロックとして割り当てる。
そして半導体記憶装置1のコントローラ3は続くステップSP28に移り、この論理ブロック割当処理により論理ブロックの割り当てが成功したグレード3のグレード値「10」を、現グレード情報としてグレードレジスタ部9に記憶させる。次いで半導体記憶装置1のコントローラ3はステップSP29に移り、グレード3の設定が完了した旨を通知するための設定完了通知信号を情報処理装置31に対して送信する。
情報処理装置31はこの設定完了通知信号を受信するとステップSP30に移り、この設定完了通知信号により通知されたグレード3により半導体記憶装置1とのデータ通信を実行する。
以上の構成においてこの半導体記憶装置1が接続されている情報処理装置31は、現在実行している処理(アプリケーション)の種類に応じたグレードを指定するグレード指定信号を半導体記憶装置1に対して送信する。
この半導体記憶装置1のコントローラ3は、情報処理装置31からグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。
かくするにつきこの半導体記憶装置1は、接続先の情報処理装置31において実行されている処理に応じて、データ書込処理速度やデータ読出処理速度を変更することができる。
また本実施の形態の場合この半導体記憶装置1は、接続先の情報処理装置31において実行されている処理に応じて、データ書込処理速度やデータ読出処理速度を変更するようにしたが、本発明はこれに限らず、接続先の情報処理装置31における電力供給状況に応じて、データ書込処理速度やデータ読出処理速度を変更するようにしても良い。つまりこの場合半導体記憶装置1は、例えば、接続先の情報処理装置31がその内部に設けられたバッテリからの電力供給により動作している場合であれば、データ書込処理速度やデータ読出処理速度を低下させることにより、かかるバッテリの充電量を急激に減少させてしまうことを回避することができる。また半導体記憶装置1は、例えば、接続先の情報処理装置31が商用電源からの電源供給により動作している場合であれば、データ書込処理速度やデータ読出処理速度を上げることにより、データ書込処理やデータ読出処理の処理時間を短縮させることができる。
(4)他の実施の形態
なお上述した第1乃至第3の実施の形態においては、半導体記憶装置1に設けるフラッシュメモリチップCPの個数を、16個にする場合について述べたが、本発明はこれに限らず、複数個であれば16個以下又は16個以上であっても良い。
なお上述した第1乃至第3の実施の形態においては、半導体記憶装置1に設けるフラッシュメモリチップCPの個数を、16個にする場合について述べたが、本発明はこれに限らず、複数個であれば16個以下又は16個以上であっても良い。
因みに上述した第1乃至第3の実施の形態においては、グレード1、グレード2及びグレード3の3種類を実現するため、半導体記憶装置1に対して16個のフラッシュメモリチップCPを設ける場合について述べた。しかしながら、グレード1だけを実現するために4個のフラッシュメモリチップCPのみが半導体記憶装置1に設けられる場合には、当該半導体記憶装置1に対して上述した第1及び第2のディップスイッチSW1、SW2を設けないようにしても良い。若しくは当該半導体記憶装置1のコントローラ3内部に、設定可能なグレード(つまりグレード1)を示したデータを記憶するレジスタを設け、当該半導体記憶装置1のコントローラ3がこのレジスタに記憶されているデータに基づいて、設定可能なグレード以外のグレード(グレード2及びグレード3)を設定無効化するようにしても良い。
また、グレード1及びグレード2だけを実現するために8個のフラッシュメモリチップCPのみが半導体記憶装置1に設けられる場合には、グレード1及びグレード2の切り替えだけを行い得るように、当該半導体記憶装置1に対してディップスイッチSWを1つだけ設けるようにしても良い。若しくは当該半導体記憶装置1のコントローラ3内部に、設定可能なグレード(つまりグレード1及びグレード2)を示したデータを記憶するレジスタを設け、当該半導体記憶装置1のコントローラ3がこのレジスタに記憶されているデータに基づいて、設定可能なグレード以外のグレード(グレード3)を設定無効化するようにしても良い。
また上述した第1乃至第3の実施の形態においては、データを記憶する複数のメモリ手段として、フラッシュメモリチップCPを適用する場合について述べたが、本発明はこれに限らず、この他種々の半導体メモリやその他メモリを適用することができる。
さらに上述した第1乃至第3の実施の形態においては、メモリ手段を制御する制御手段として、図1等に示したコントローラ3を適用する場合について述べたが、本発明はこれに限らず、この他種々の構成を適用することができる。
さらに上述した第1乃至第3の実施の形態においては、データ書込処理速度及びデータ読出処理速度が最も遅いグレード1であるときでも、最低4個のフラッシュメモリチップCPを活性化させることにより、データ書込処理速度及びデータ読出処理速度を保障する場合について述べたが、本発明はこれに限らず、この他種々の手法を適用することができる。
本発明は、例えば、パーソナルコンピュータやデジタルカメラ等の情報処理装置から供給されるデータを内部の半導体メモリに対して記憶するようになされた半導体記憶装置に利用することができる。
1、1X……半導体記憶装置、2……フラッシュメモリ部、3……コントローラ、9……グレードレジスタ部、CP……フラッシュメモリチップ、SW……ディップスイッチ。
Claims (5)
- 情報処理装置とデータ通信するためのデータ通信手段と、
データを記憶する複数のメモリ手段と、
複数の上記メモリ手段を制御して、上記情報処理装置から上記データ通信手段を介して取り込んだ上記データを複数の上記メモリ手段に書き込むデータ書込処理、又は上記情報処理装置から要求された上記データを複数の上記メモリ手段から読み出すデータ読出処理を任意のデータ転送速度で実行する制御手段と
を具え、
上記制御手段は、
上記情報処理装置から上記データ通信手段を介して取り込んだ、消費電力の異なる複数の処理実行形態のうち、上記情報処理装置の実行している処理に適合した1の当該処理実行形態を指定する指定信号に基づき、当該指定信号により指定された上記処理実行形態での上記消費電力に見合ったデータ転送最低速度を保障するデータ転送速度で上記データ書込処理又は上記データ読出処理を実行する
記憶装置。 - 設定可能な処理実行形態を、当該処理実行形態に応じた上記消費電力、上記データ転送速度、上記データ書込処理又は上記データ読出処理に用いる上記メモリ手段の個数と対応付けて示す1又は複数の処理実行形態情報を記憶する形態情報記憶手段
を具え、
上記制御手段は、
上記情報処理装置から送信された上記指定信号が上記データ通信手段によって受信されると、上記形態情報記憶手段に記憶された1又は複数の上記処理実行形態情報のうち、上記指定信号により指定された上記処理実行形態を示す上記処理実行形態情報に基づき、上記データ書込処理又は上記データ読出処理を当該処理実行形態での上記消費電力に見合った上記データ転送最低速度を保障する上記データ転送速度で実行するように設定する
請求項1に記載の記憶装置。 - 上記データ通信手段は、
上記情報処理装置とPCIエキスプレス(PCI Express)方式に基づいてデータ通信する
請求項2に記載の記憶装置。 - データを記憶する複数のメモリ手段と、複数の当該メモリ手段を制御して、本装置の送信する上記データを複数の上記メモリ手段に書き込むデータ書込処理、又は上記本装置の要求した上記データを複数の上記メモリ手段から読み出すデータ読出処理を任意のデータ転送速度で実行する制御手段とを有する記憶装置とデータ通信するためのデータ通信手段と、
消費電力の異なる複数の処理実行形態のうち、上記本装置の実行している処理に適合した1の当該処理実行形態を指定する指定信号を、上記制御手段に当該指定信号が指定する上記処理実行形態での上記消費電力に見合ったデータ転送最低速度を保障するデータ転送速度で上記データ書込処理又は上記データ読出処理を実行させるために上記データ通信手段を介して上記記憶装置に送信する送信制御手段と
を具える情報処理装置。 - 上記データ通信手段は、
上記記憶装置とPCIエキスプレス(PCI Express)方式に基づいてデータ通信する
請求項4に記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010198309A JP2010282654A (ja) | 2010-09-03 | 2010-09-03 | 記憶装置及び情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005004299A Division JP2006195569A (ja) | 2005-01-11 | 2005-01-11 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010282654A true JP2010282654A (ja) | 2010-12-16 |
Family
ID=43539269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010198309A Pending JP2010282654A (ja) | 2010-09-03 | 2010-09-03 | 記憶装置及び情報処理装置 |
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Country | Link |
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JP (1) | JP2010282654A (ja) |
-
2010
- 2010-09-03 JP JP2010198309A patent/JP2010282654A/ja active Pending
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