JPH07320482A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH07320482A JPH07320482A JP6108565A JP10856594A JPH07320482A JP H07320482 A JPH07320482 A JP H07320482A JP 6108565 A JP6108565 A JP 6108565A JP 10856594 A JP10856594 A JP 10856594A JP H07320482 A JPH07320482 A JP H07320482A
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- Japan
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- signal
- external
- cde
- circuit
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Abstract
(57)【要約】
【構成】 外部行アドレス・ストローブ信号（外部／Ｒ
ＡＳ信号）のリセット時、コラムデコーダイネーブル信
号（ＣＤＥ）及び前記外部行アドレス・ストローブ信号
から生成された内部行アドレス・ストローブ信号（内部
ＲＡＳ信号）に基づいて、つまりコラムデコーダイネー
ブル信号（ＣＤＥ）が活性化されている間はワード線
（ＷＬ）のレベルが立ち下がらないようにするＲＸ発生
回路１３Ａを有する制御回路１Ａを備えたものである。 【効果】 コラム系信号にもタイムアウトを持たせるこ
とにより、外部／ＲＡＳ信号及び外部／ＣＡＳ信号のリ
セットタイミングによる読み出しマージン悪化を防ぐこ
とができる。
ＡＳ信号）のリセット時、コラムデコーダイネーブル信
号（ＣＤＥ）及び前記外部行アドレス・ストローブ信号
から生成された内部行アドレス・ストローブ信号（内部
ＲＡＳ信号）に基づいて、つまりコラムデコーダイネー
ブル信号（ＣＤＥ）が活性化されている間はワード線
（ＷＬ）のレベルが立ち下がらないようにするＲＸ発生
回路１３Ａを有する制御回路１Ａを備えたものである。 【効果】 コラム系信号にもタイムアウトを持たせるこ
とにより、外部／ＲＡＳ信号及び外部／ＣＡＳ信号のリ
セットタイミングによる読み出しマージン悪化を防ぐこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＲＡＭ等において
データを読み出した直後はビット線負荷の影響でビット
線間電位が回復しないので、それが回復してからワード
線のレベルが立ち下がるようにすることにより、読み出
しによるセル情報の変化を防止する半導体メモリに関す
るものである。なお、外部行アドレス・ストローブ信号
は、以下「外部／ＲＡＳ信号」といい、外部列アドレス
・ストローブ信号は、以下「外部／ＣＡＳ信号」とい
う。また、内部行アドレス・ストローブ信号は、以下
「内部ＲＡＳ信号」という。
データを読み出した直後はビット線負荷の影響でビット
線間電位が回復しないので、それが回復してからワード
線のレベルが立ち下がるようにすることにより、読み出
しによるセル情報の変化を防止する半導体メモリに関す
るものである。なお、外部行アドレス・ストローブ信号
は、以下「外部／ＲＡＳ信号」といい、外部列アドレス
・ストローブ信号は、以下「外部／ＣＡＳ信号」とい
う。また、内部行アドレス・ストローブ信号は、以下
「内部ＲＡＳ信号」という。
【０００２】
【従来の技術】従来の半導体メモリの構成について図面
を参照しながら説明する。図５は、従来のＤＲＡＭの構
成を示すブロック図である。図６は、従来のＤＲＡＭの
制御回路の構成を示すブロック図である。
を参照しながら説明する。図５は、従来のＤＲＡＭの構
成を示すブロック図である。図６は、従来のＤＲＡＭの
制御回路の構成を示すブロック図である。
【０００３】また、図７は、従来のＤＲＡＭの制御回路
の一部を構成する／ＲＡＳバッファ回路の構成を示す回
路図である。図８は、従来のＤＲＡＭの制御回路の一部
を構成するＲＸ発生回路の構成を示す図である。
の一部を構成する／ＲＡＳバッファ回路の構成を示す回
路図である。図８は、従来のＤＲＡＭの制御回路の一部
を構成するＲＸ発生回路の構成を示す図である。
【０００４】さらに、図９は、従来のＤＲＡＭの制御回
路の一部を構成するＡＴＤ発生回路の構成を示す図であ
る。図１０は、従来のＤＲＡＭの制御回路の一部を構成
するＰＡＥ発生回路の構成を示す図である。図１１は、
従来のＤＲＡＭの制御回路の一部を構成するＣＤＥ発生
回路の構成を示す図である。
路の一部を構成するＡＴＤ発生回路の構成を示す図であ
る。図１０は、従来のＤＲＡＭの制御回路の一部を構成
するＰＡＥ発生回路の構成を示す図である。図１１は、
従来のＤＲＡＭの制御回路の一部を構成するＣＤＥ発生
回路の構成を示す図である。
【０００５】さらに、図１２は、従来のＤＲＡＭの列デ
コーダの構成の一部を示す図である。
コーダの構成の一部を示す図である。
【０００６】図５において、１は外部／ＲＡＳ信号、外
部／ＣＡＳ信号、読み出し／書込み制御信号が入力され
る制御回路、２はデータが入出力される入出力回路、３
はＩ／Ｏ線である。また、４は列（コラム）アドレスが
入力される列アドレスバッファ、５は列アドレスバッフ
ァ４に接続された列デコーダ、６は列デコーダ５に接続
されたセンスアンプである。さらに、７は行（ロー）ア
ドレスが入力される行アドレスバッファ、８は行アドレ
スバッファ７に接続された行デコーダ、９はセンスアン
プ６及び行デコーダ８に接続されｎ×ｍ＝Ｎ個のメモリ
セルを有するメモリアレイである。なお、１０はワード
線、１１はビット線である。
部／ＣＡＳ信号、読み出し／書込み制御信号が入力され
る制御回路、２はデータが入出力される入出力回路、３
はＩ／Ｏ線である。また、４は列（コラム）アドレスが
入力される列アドレスバッファ、５は列アドレスバッフ
ァ４に接続された列デコーダ、６は列デコーダ５に接続
されたセンスアンプである。さらに、７は行（ロー）ア
ドレスが入力される行アドレスバッファ、８は行アドレ
スバッファ７に接続された行デコーダ、９はセンスアン
プ６及び行デコーダ８に接続されｎ×ｍ＝Ｎ個のメモリ
セルを有するメモリアレイである。なお、１０はワード
線、１１はビット線である。
【０００７】図６において、１２は／ＲＡＳバッファ回
路、１３はＲＸ（ワード線駆動信号）発生回路である。
また、１４はＡＴＤ（アドレス・トランジェント・ディ
テクタ信号）発生回路、１５はＰＡＥ（プリアンプ・イ
ネーブル信号）発生回路、１６はＣＤＥ（コラム・デコ
ーダ・イネーブル信号）発生回路である。
路、１３はＲＸ（ワード線駆動信号）発生回路である。
また、１４はＡＴＤ（アドレス・トランジェント・ディ
テクタ信号）発生回路、１５はＰＡＥ（プリアンプ・イ
ネーブル信号）発生回路、１６はＣＤＥ（コラム・デコ
ーダ・イネーブル信号）発生回路である。
【０００８】図７において、／ＲＡＳバッファ回路１２
は、ＮＡＮＤ回路１２１、トランジスタ１２２、及びイ
ンバータ１２３〜１２５から構成され、外部／ＲＡＳ信
号を入力信号とし、内部ＲＡＳ信号を出力する。
は、ＮＡＮＤ回路１２１、トランジスタ１２２、及びイ
ンバータ１２３〜１２５から構成され、外部／ＲＡＳ信
号を入力信号とし、内部ＲＡＳ信号を出力する。
【０００９】図８において、ＲＸ発生回路１３は、イン
バータ１３１〜１３３、遅延回路１３４、及び昇圧容量
１３５から構成され、内部ＲＡＳ信号を入力信号とし、
ワード線駆動信号（ＲＸ）を出力する。
バータ１３１〜１３３、遅延回路１３４、及び昇圧容量
１３５から構成され、内部ＲＡＳ信号を入力信号とし、
ワード線駆動信号（ＲＸ）を出力する。
【００１０】図９において、ＡＴＤ発生回路１４は、イ
ンバータ１４１、ＮＡＮＤ回路１４２、ＮＯＲ回路１４
３、ＮＡＮＤ回路１４４、ＮＯＲ回路１４５、インバー
タ１４６、及びＮＯＲ回路１４７等から構成され、外部
／ＣＡＳ信号から生成した内部コラム信号を入力信号と
し、ＡＴＤを出力する。
ンバータ１４１、ＮＡＮＤ回路１４２、ＮＯＲ回路１４
３、ＮＡＮＤ回路１４４、ＮＯＲ回路１４５、インバー
タ１４６、及びＮＯＲ回路１４７等から構成され、外部
／ＣＡＳ信号から生成した内部コラム信号を入力信号と
し、ＡＴＤを出力する。
【００１１】図１０において、ＰＡＥ発生回路１５は、
遅延回路１５１、及びＮＯＲ回路１５２から構成され、
ＡＴＤを入力信号とし、ＰＡＥを出力する。
遅延回路１５１、及びＮＯＲ回路１５２から構成され、
ＡＴＤを入力信号とし、ＰＡＥを出力する。
【００１２】図１１において、ＣＤＥ発生回路１６は、
ＮＯＲ回路１６１、及びインバータ１６２から構成さ
れ、ＡＴＤ及びＰＡＥを入力信号とし、ＣＤＥを出力す
る。
ＮＯＲ回路１６１、及びインバータ１６２から構成さ
れ、ＡＴＤ及びＰＡＥを入力信号とし、ＣＤＥを出力す
る。
【００１３】図１２において、列デコーダ５は、トラン
ジスタ５１〜５８、及びインバータ５９等から構成さ
れ、ＣＤＥ及び列アドレスバッファ４の出力信号である
コラムプリデコード信号を入力信号とし、ＣＳＬ（列選
択線信号）を出力する。
ジスタ５１〜５８、及びインバータ５９等から構成さ
れ、ＣＤＥ及び列アドレスバッファ４の出力信号である
コラムプリデコード信号を入力信号とし、ＣＳＬ（列選
択線信号）を出力する。
【００１４】つぎに、前述した従来の半導体メモリの動
作について図１３及び図１４を参照しながら説明する。
図１３は、従来の半導体メモリの動作を示すタイミング
チャートである。また、図１４は、従来の半導体メモリ
のビット線の様子を示す図である。
作について図１３及び図１４を参照しながら説明する。
図１３は、従来の半導体メモリの動作を示すタイミング
チャートである。また、図１４は、従来の半導体メモリ
のビット線の様子を示す図である。
【００１５】図１３において、（ａ）は外部／ＲＡＳ信
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
をそれぞれ示す。また、（ｄ）は内部ＲＡＳ信号、
（ｅ）はワード線（ＷＬ）のレベル、（ｆ）はビット線
のレベルをそれぞれ示す。さらに、（ｇ）及び（ｈ）は
内部コラム信号を示す。
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
をそれぞれ示す。また、（ｄ）は内部ＲＡＳ信号、
（ｅ）はワード線（ＷＬ）のレベル、（ｆ）はビット線
のレベルをそれぞれ示す。さらに、（ｇ）及び（ｈ）は
内部コラム信号を示す。
【００１６】また、図１３において、（ｉ）はＡＴＤ、
（ｊ）はＰＡＥ、（ｋ）はＣＤＥ、（ｍ）はＣＳＬをそ
れぞれ示す。
（ｊ）はＰＡＥ、（ｋ）はＣＤＥ、（ｍ）はＣＳＬをそ
れぞれ示す。
【００１７】ＤＲＡＭのリード及びライト動作におい
て、外部信号の制御により、チップ内部への信号が発生
し、チップが動作し始める。例えば、外部／ＲＡＳ信号
をローレベルにするとチップが動作する。
て、外部信号の制御により、チップ内部への信号が発生
し、チップが動作し始める。例えば、外部／ＲＡＳ信号
をローレベルにするとチップが動作する。
【００１８】ＤＲＡＭにおいて、外部／ＲＡＳ信号が製
品規格よりも短い場合やノイズ等によりリセット（ハイ
レベル）される場合、行方向制御が不十分でメモリセル
に誤書込みをしないように、センスアンプ、ビット線等
を正常に動作させる遅延時間を外部／ＲＡＳ信号に関係
なく保持できるように、内部ＲＡＳ信号で制御してい
る。これをＲＡＳの「タイムアウト」という。
品規格よりも短い場合やノイズ等によりリセット（ハイ
レベル）される場合、行方向制御が不十分でメモリセル
に誤書込みをしないように、センスアンプ、ビット線等
を正常に動作させる遅延時間を外部／ＲＡＳ信号に関係
なく保持できるように、内部ＲＡＳ信号で制御してい
る。これをＲＡＳの「タイムアウト」という。
【００１９】図１３（ａ）及び（ｂ）に示すような、外
部／ＲＡＳ信号及び外部／ＣＡＳ信号のリセットタイミ
ングにおいては、同図（ｃ）の外部アドレスが取り込ま
れ、ＣＤＥが活性化されて、Ｉ／Ｏ線３とビット線１１
が接続される。このため、ビット線１１は、Ｉ／Ｏ線３
の負荷が加わり、レベルダウンする。
部／ＲＡＳ信号及び外部／ＣＡＳ信号のリセットタイミ
ングにおいては、同図（ｃ）の外部アドレスが取り込ま
れ、ＣＤＥが活性化されて、Ｉ／Ｏ線３とビット線１１
が接続される。このため、ビット線１１は、Ｉ／Ｏ線３
の負荷が加わり、レベルダウンする。
【００２０】このとき、ワード線１０が立ち下がると、
メモリセルにはダウンしたレベルが書き込まれしまい、
次の動作でそのメモリセルを読み出すとき、レベルが十
分でないため、誤読み出しをしてしまう。
メモリセルにはダウンしたレベルが書き込まれしまい、
次の動作でそのメモリセルを読み出すとき、レベルが十
分でないため、誤読み出しをしてしまう。
【００２１】すなわち、外部／ＲＡＳ信号のリセット
で、／ＲＡＳバッファ回路１２により、図１３（ｄ）に
示すように、内部ＲＡＳ信号が立ち上がり、この内部Ｒ
ＡＳ信号の立ち上がりでＲＸ発生回路１３によりワード
線駆動信号（ＲＸ）が立ち下がり（図示せず）、行デコ
ーダ８により、同図（ｅ）に示すように、ワード線（Ｗ
Ｌ）のレベルが立ち下がる。なお、ワード線駆動信号
（ＲＸ）とワード線のレベルは同様に変化する。
で、／ＲＡＳバッファ回路１２により、図１３（ｄ）に
示すように、内部ＲＡＳ信号が立ち上がり、この内部Ｒ
ＡＳ信号の立ち上がりでＲＸ発生回路１３によりワード
線駆動信号（ＲＸ）が立ち下がり（図示せず）、行デコ
ーダ８により、同図（ｅ）に示すように、ワード線（Ｗ
Ｌ）のレベルが立ち下がる。なお、ワード線駆動信号
（ＲＸ）とワード線のレベルは同様に変化する。
【００２２】また、外部／ＣＡＳ信号の立ち上がりで、
制御回路１により内部コラム信号を生成し、さらにＡＴ
Ｄ発生回路１４によりこの内部コラム信号から、同図
（ｉ）に示すように、ＡＴＤを発生する。そして、この
ＡＴＤの立ち下がりでＰＡＥ発生回路１５により、同図
（ｊ）に示すように、ＰＡＥを発生し、ＣＤＥ発生回路
１６によりＡＴＤとＰＡＥから、同図（ｋ）に示すよう
に、ＣＤＥを発生する。そして、列デコーダ５によりＣ
ＤＥと列アドレスバッファ４のコラムプリデコード信号
から、同図（ｍ）に示すように、ＣＳＬを発生する。
制御回路１により内部コラム信号を生成し、さらにＡＴ
Ｄ発生回路１４によりこの内部コラム信号から、同図
（ｉ）に示すように、ＡＴＤを発生する。そして、この
ＡＴＤの立ち下がりでＰＡＥ発生回路１５により、同図
（ｊ）に示すように、ＰＡＥを発生し、ＣＤＥ発生回路
１６によりＡＴＤとＰＡＥから、同図（ｋ）に示すよう
に、ＣＤＥを発生する。そして、列デコーダ５によりＣ
ＤＥと列アドレスバッファ４のコラムプリデコード信号
から、同図（ｍ）に示すように、ＣＳＬを発生する。
【００２３】例えば、アドレス（Ａ，Ａ）の読み出しサ
イクルの終わりに、図１３に示すように、外部／ＣＡＳ
信号が外部／ＲＡＳ信号よりも早く立ち上がった場合、
切り替わったアドレスＡ＋１を取り込む。このことによ
って、Ａ＋１の列選択線が活性化され、ビット線のレベ
ルが少しレベルダウンした状態でワード線が立ち下が
る。つまり、図１３（ｆ）のＦで示すように、ＣＳＬに
よる負荷により、ビット線がレベルダウンしたときワー
ド線が立ち下がる。
イクルの終わりに、図１３に示すように、外部／ＣＡＳ
信号が外部／ＲＡＳ信号よりも早く立ち上がった場合、
切り替わったアドレスＡ＋１を取り込む。このことによ
って、Ａ＋１の列選択線が活性化され、ビット線のレベ
ルが少しレベルダウンした状態でワード線が立ち下が
る。つまり、図１３（ｆ）のＦで示すように、ＣＳＬに
よる負荷により、ビット線がレベルダウンしたときワー
ド線が立ち下がる。
【００２４】次の読み出しサイクルで、レベルダウンし
たビット線を読み出すためビット線の振幅が十分でない
ので、図１４のＧ（点線）で示すように、読み出し不具
合を発生する。また、アドレスがＡからＡ＋１に変化す
るときにマルチセレクションを起こし、データを反転す
る。
たビット線を読み出すためビット線の振幅が十分でない
ので、図１４のＧ（点線）で示すように、読み出し不具
合を発生する。また、アドレスがＡからＡ＋１に変化す
るときにマルチセレクションを起こし、データを反転す
る。
【００２５】
【発明が解決しようとする課題】上述したような従来の
半導体メモリでは、外部／ＣＡＳ信号が外部／ＲＡＳ信
号よりも早く立ち上がるような、外部／ＲＡＳ信号及び
外部／ＣＡＳ信号のリセットタイミングにおいては、外
部アドレスが取り込まれ、ＣＤＥが活性化されて、Ｉ／
Ｏ線３とビット線１１が接続される。このため、ビット
線１１は、Ｉ／Ｏ線３の負荷が加わり、レベルダウンす
る。このとき、ワード線１０が立ち下がると、メモリセ
ルにはダウンしたレベルが書き込まれしまい、次の動作
でそのメモリセルを読み出すとき、レベルが十分でない
ため、誤読み出しをしてしまうという問題点があった。
半導体メモリでは、外部／ＣＡＳ信号が外部／ＲＡＳ信
号よりも早く立ち上がるような、外部／ＲＡＳ信号及び
外部／ＣＡＳ信号のリセットタイミングにおいては、外
部アドレスが取り込まれ、ＣＤＥが活性化されて、Ｉ／
Ｏ線３とビット線１１が接続される。このため、ビット
線１１は、Ｉ／Ｏ線３の負荷が加わり、レベルダウンす
る。このとき、ワード線１０が立ち下がると、メモリセ
ルにはダウンしたレベルが書き込まれしまい、次の動作
でそのメモリセルを読み出すとき、レベルが十分でない
ため、誤読み出しをしてしまうという問題点があった。
【００２６】この発明は、前述した問題点を解決するた
めになされたもので、ＣＤＥをからめて、上記ＣＤＥが
活性化されている間は、ワード線が立ち下がらないよう
にすることができる半導体メモリを得ることを目的とす
る。
めになされたもので、ＣＤＥをからめて、上記ＣＤＥが
活性化されている間は、ワード線が立ち下がらないよう
にすることができる半導体メモリを得ることを目的とす
る。
【００２７】
【課題を解決するための手段】この発明の請求項１に係
る半導体メモリは、外部行アドレス・ストローブ信号の
リセット時、コラムデコーダイネーブル信号が活性化さ
れている間はワード線のレベルが立ち下がらないように
する制御回路を備えたものである。
る半導体メモリは、外部行アドレス・ストローブ信号の
リセット時、コラムデコーダイネーブル信号が活性化さ
れている間はワード線のレベルが立ち下がらないように
する制御回路を備えたものである。
【００２８】この発明の請求項２に係る半導体メモリ
は、コラムデコーダイネーブル信号及び前記外部行アド
レス・ストローブ信号から生成された内部行アドレス・
ストローブ信号に基づいてワード線のレベルが立ち下が
らないようにする制御回路を備えたものである。
は、コラムデコーダイネーブル信号及び前記外部行アド
レス・ストローブ信号から生成された内部行アドレス・
ストローブ信号に基づいてワード線のレベルが立ち下が
らないようにする制御回路を備えたものである。
【００２９】この発明の請求項３に係る半導体メモリ
は、コラムデコーダイネーブル信号、前記外部行アドレ
ス・ストローブ信号から生成された内部行アドレス・ス
トローブ信号及びライトイネーブル信号に基づいてワー
ド線のレベルが立ち下がらないようにする制御回路を備
えたものである。
は、コラムデコーダイネーブル信号、前記外部行アドレ
ス・ストローブ信号から生成された内部行アドレス・ス
トローブ信号及びライトイネーブル信号に基づいてワー
ド線のレベルが立ち下がらないようにする制御回路を備
えたものである。
【００３０】
【作用】この発明の請求項１に係る半導体メモリにおい
ては、制御回路によって、外部行アドレス・ストローブ
信号のリセット時、コラムデコーダイネーブル信号が活
性化されている間はワード線のレベルが立ち下がらない
ようにされる。
ては、制御回路によって、外部行アドレス・ストローブ
信号のリセット時、コラムデコーダイネーブル信号が活
性化されている間はワード線のレベルが立ち下がらない
ようにされる。
【００３１】この発明の請求項２に係る半導体メモリに
おいては、制御回路によって、コラムデコーダイネーブ
ル信号及び前記外部行アドレス・ストローブ信号から生
成された内部行アドレス・ストローブ信号に基づいてワ
ード線のレベルが立ち下がらないようにされる。
おいては、制御回路によって、コラムデコーダイネーブ
ル信号及び前記外部行アドレス・ストローブ信号から生
成された内部行アドレス・ストローブ信号に基づいてワ
ード線のレベルが立ち下がらないようにされる。
【００３２】この発明の請求項３に係る半導体メモリに
おいては、制御回路によって、コラムデコーダイネーブ
ル信号、前記外部行アドレス・ストローブ信号から生成
された内部行アドレス・ストローブ信号及びライトイネ
ーブル信号に基づいてワード線のレベルが立ち下がらな
いようにされる。
おいては、制御回路によって、コラムデコーダイネーブ
ル信号、前記外部行アドレス・ストローブ信号から生成
された内部行アドレス・ストローブ信号及びライトイネ
ーブル信号に基づいてワード線のレベルが立ち下がらな
いようにされる。
【００３３】
実施例１．この発明の実施例１の構成について図１及び
図２を参照しながら説明する。図１は、この発明の実施
例１の制御回路の構成を示すブロック図であり、ＲＸ発
生回路以外は上述した従来例のものと同様である。ま
た、図２は、この発明の実施例１のＲＸ発生回路の構成
を示す図であり、インバータ１３２、１３３、遅延回路
１３４、昇圧容量１３５は上述した従来例のものと同様
である。なお、制御回路以外の構成は従来例と同様であ
り、各図中、同一符号は同一又は相当部分を示す。
図２を参照しながら説明する。図１は、この発明の実施
例１の制御回路の構成を示すブロック図であり、ＲＸ発
生回路以外は上述した従来例のものと同様である。ま
た、図２は、この発明の実施例１のＲＸ発生回路の構成
を示す図であり、インバータ１３２、１３３、遅延回路
１３４、昇圧容量１３５は上述した従来例のものと同様
である。なお、制御回路以外の構成は従来例と同様であ
り、各図中、同一符号は同一又は相当部分を示す。
【００３４】図１において、１３Ａは／ＲＡＳバッファ
回路１２及びＣＤＥ発生回路１６に接続されたＲＸ発生
回路である。
回路１２及びＣＤＥ発生回路１６に接続されたＲＸ発生
回路である。
【００３５】図２において、１３６はＣＤＥが入力され
（２ｎ＋１）段の遅延回路、１３７は内部ＲＡＳ信号及
び遅延回路１３６の出力信号が入力されるＮＯＲ回路で
ある。なお、ＮＯＲ回路１３７の出力側はインバータ１
３２に接続されている。
（２ｎ＋１）段の遅延回路、１３７は内部ＲＡＳ信号及
び遅延回路１３６の出力信号が入力されるＮＯＲ回路で
ある。なお、ＮＯＲ回路１３７の出力側はインバータ１
３２に接続されている。
【００３６】つぎに、前述した実施例１の動作について
図３を参照しながら説明する。図３は、この発明の実施
例１の動作を示すタイミングチャートである。
図３を参照しながら説明する。図３は、この発明の実施
例１の動作を示すタイミングチャートである。
【００３７】図３において、（ａ）は外部／ＲＡＳ信
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
をそれぞれ示す。また、（ｄ）は内部ＲＡＳ信号、
（ｅ）はワード線（ＷＬ）のレベル、（ｆ）はビット線
のレベルをそれぞれ示す。さらに、（ｇ）及び（ｈ）は
内部コラム信号を示す。
号、（ｂ）は外部／ＣＡＳ信号、（ｃ）は外部アドレス
をそれぞれ示す。また、（ｄ）は内部ＲＡＳ信号、
（ｅ）はワード線（ＷＬ）のレベル、（ｆ）はビット線
のレベルをそれぞれ示す。さらに、（ｇ）及び（ｈ）は
内部コラム信号を示す。
【００３８】また、図３において、（ｉ）はＡＴＤ、
（ｊ）はＰＡＥ、（ｋ）はＣＤＥ、（ｍ）はＣＳＬをそ
れぞれ示す。
（ｊ）はＰＡＥ、（ｋ）はＣＤＥ、（ｍ）はＣＳＬをそ
れぞれ示す。
【００３９】この実施例１は、図２及び図３（ｅ）に示
すように、ＣＤＥをからめて、ＣＤＥが活性化されてい
る間は、ワード線が立ち下がらないようにするものであ
る。これにより、図３（ｆ）及び（ｅ）に示すように、
レベルダウンしたビット線がフルレベル（例えば、５
Ｖ）まで回復した後、ワード線が立ち下がるので、メモ
リセルにはフルレベルが書き込まれる。
すように、ＣＤＥをからめて、ＣＤＥが活性化されてい
る間は、ワード線が立ち下がらないようにするものであ
る。これにより、図３（ｆ）及び（ｅ）に示すように、
レベルダウンしたビット線がフルレベル（例えば、５
Ｖ）まで回復した後、ワード線が立ち下がるので、メモ
リセルにはフルレベルが書き込まれる。
【００４０】すなわち、外部／ＲＡＳ信号のリセット
で、／ＲＡＳバッファ回路１２により、図３（ｄ）に示
すように、内部ＲＡＳ信号が立ち上がり、この内部ＲＡ
Ｓ信号の立ち上がりとＣＤＥの立ち下がりでＲＸ発生回
路１３Ａによりワード線駆動信号（ＲＸ）が立ち下がり
（図示せず）、行デコーダ８により、同図（ｅ）に示す
ように、ワード線（ＷＬ）のレベルが立ち下がる。な
お、ワード線駆動信号（ＲＸ）とワード線のレベルは同
様に変化する。
で、／ＲＡＳバッファ回路１２により、図３（ｄ）に示
すように、内部ＲＡＳ信号が立ち上がり、この内部ＲＡ
Ｓ信号の立ち上がりとＣＤＥの立ち下がりでＲＸ発生回
路１３Ａによりワード線駆動信号（ＲＸ）が立ち下がり
（図示せず）、行デコーダ８により、同図（ｅ）に示す
ように、ワード線（ＷＬ）のレベルが立ち下がる。な
お、ワード線駆動信号（ＲＸ）とワード線のレベルは同
様に変化する。
【００４１】また、外部／ＣＡＳ信号の立ち上がりで、
制御回路１Ａにより内部コラム信号を生成し、さらにＡ
ＴＤ発生回路１４によりこの内部コラム信号から、同図
（ｉ）に示すように、ＡＴＤを発生する。そして、この
ＡＴＤの立ち下がりでＰＡＥ発生回路１５により、同図
（ｊ）に示すように、ＰＡＥを発生し、ＣＤＥ発生回路
１６によりＡＴＤとＰＡＥから、同図（ｋ）に示すよう
に、ＣＤＥを発生する。そして、列デコーダ５によりＣ
ＤＥと列アドレスバッファ４のコラムプリデコード信号
から、同図（ｍ）に示すように、ＣＳＬを発生する。
制御回路１Ａにより内部コラム信号を生成し、さらにＡ
ＴＤ発生回路１４によりこの内部コラム信号から、同図
（ｉ）に示すように、ＡＴＤを発生する。そして、この
ＡＴＤの立ち下がりでＰＡＥ発生回路１５により、同図
（ｊ）に示すように、ＰＡＥを発生し、ＣＤＥ発生回路
１６によりＡＴＤとＰＡＥから、同図（ｋ）に示すよう
に、ＣＤＥを発生する。そして、列デコーダ５によりＣ
ＤＥと列アドレスバッファ４のコラムプリデコード信号
から、同図（ｍ）に示すように、ＣＳＬを発生する。
【００４２】この実施例１によれば、コラム系信号にも
タイムアウトを持たせることにより、外部／ＲＡＳ信号
及び外部／ＣＡＳ信号のリセットタイミングによる読み
出しマージン悪化を防ぐことができるという効果を奏す
る。
タイムアウトを持たせることにより、外部／ＲＡＳ信号
及び外部／ＣＡＳ信号のリセットタイミングによる読み
出しマージン悪化を防ぐことができるという効果を奏す
る。
【００４３】実施例２．この発明の実施例２について図
４を参照しながら説明する。図４は、この発明の実施例
２の制御回路の一部を構成するＲＸ発生回路の構成を示
す図であり、遅延回路１３６、ＮＯＲ回路１３７、イン
バータ１３２、１３３、遅延回路１３４、昇圧容量１３
５は上述した実施例１のＲＸ発生回路のものと同様であ
る。なお、遅延回路１３６は２ｎ段であり、他の構成は
実施例１と同様であり、各図中、同一符号は同一又は相
当部分を示す。
４を参照しながら説明する。図４は、この発明の実施例
２の制御回路の一部を構成するＲＸ発生回路の構成を示
す図であり、遅延回路１３６、ＮＯＲ回路１３７、イン
バータ１３２、１３３、遅延回路１３４、昇圧容量１３
５は上述した実施例１のＲＸ発生回路のものと同様であ
る。なお、遅延回路１３６は２ｎ段であり、他の構成は
実施例１と同様であり、各図中、同一符号は同一又は相
当部分を示す。
【００４４】図４において、１３８は／ＷＥが入力され
るインバータ、１３９はＣＤＥとインバータ１３８の出
力信号が入力されるＮＡＮＤ回路である。なお、ＮＡＮ
Ｄ回路１３９の出力側は遅延回路１３６に接続されてい
る。
るインバータ、１３９はＣＤＥとインバータ１３８の出
力信号が入力されるＮＡＮＤ回路である。なお、ＮＡＮ
Ｄ回路１３９の出力側は遅延回路１３６に接続されてい
る。
【００４５】この実施例２は、ライト・イネーブル信号
（／ＷＥ）（ライト動作に活性化される。）もからめる
ことにより、リードサイクル動作時のみコラム系信号に
タイムアウトを持たせるものである。
（／ＷＥ）（ライト動作に活性化される。）もからめる
ことにより、リードサイクル動作時のみコラム系信号に
タイムアウトを持たせるものである。
【００４６】
【発明の効果】この発明の請求項１に係る半導体メモリ
は、以上説明したとおり、外部行アドレス・ストローブ
信号のリセット時、コラムデコーダイネーブル信号が活
性化されている間はワード線のレベルが立ち下がらない
ようにする制御回路を備えたので、コラム系信号にもタ
イムアウトを持たせることができ、外部／ＲＡＳ信号信
号及び外部／ＣＡＳ信号のリセットタイミングによる読
み出しマージン悪化を防ぐことができるという効果を奏
する。
は、以上説明したとおり、外部行アドレス・ストローブ
信号のリセット時、コラムデコーダイネーブル信号が活
性化されている間はワード線のレベルが立ち下がらない
ようにする制御回路を備えたので、コラム系信号にもタ
イムアウトを持たせることができ、外部／ＲＡＳ信号信
号及び外部／ＣＡＳ信号のリセットタイミングによる読
み出しマージン悪化を防ぐことができるという効果を奏
する。
【００４７】この発明の請求項２に係る半導体メモリ
は、以上説明したとおり、コラムデコーダイネーブル信
号及び前記外部行アドレス・ストローブ信号から生成さ
れた内部行アドレス・ストローブ信号に基づいてワード
線のレベルが立ち下がらないようにする制御回路を備え
たので、コラム系信号にもタイムアウトを持たせること
ができ、外部／ＲＡＳ信号信号及び外部／ＣＡＳ信号の
リセットタイミングによる読み出しマージン悪化を防ぐ
ことができるという効果を奏する。
は、以上説明したとおり、コラムデコーダイネーブル信
号及び前記外部行アドレス・ストローブ信号から生成さ
れた内部行アドレス・ストローブ信号に基づいてワード
線のレベルが立ち下がらないようにする制御回路を備え
たので、コラム系信号にもタイムアウトを持たせること
ができ、外部／ＲＡＳ信号信号及び外部／ＣＡＳ信号の
リセットタイミングによる読み出しマージン悪化を防ぐ
ことができるという効果を奏する。
【００４８】この発明の請求項３に係る半導体メモリ
は、以上説明したとおり、コラムデコーダイネーブル信
号、前記外部行アドレス・ストローブ信号から生成され
た内部行アドレス・ストローブ信号及びライトイネーブ
ル信号に基づいてワード線のレベルが立ち下がらないよ
うにする制御回路を備えたので、リードサイクル動作時
のみコラム系信号にもタイムアウトを持たせることがで
き、外部／ＲＡＳ信号及び外部／ＣＡＳ信号のリセット
タイミングによる読み出しマージン悪化を防ぐことがで
きるという効果を奏する。
は、以上説明したとおり、コラムデコーダイネーブル信
号、前記外部行アドレス・ストローブ信号から生成され
た内部行アドレス・ストローブ信号及びライトイネーブ
ル信号に基づいてワード線のレベルが立ち下がらないよ
うにする制御回路を備えたので、リードサイクル動作時
のみコラム系信号にもタイムアウトを持たせることがで
き、外部／ＲＡＳ信号及び外部／ＣＡＳ信号のリセット
タイミングによる読み出しマージン悪化を防ぐことがで
きるという効果を奏する。
【図１】 この発明の実施例１の制御回路の構成を示す
ブロック図である。
ブロック図である。
【図２】 この発明の実施例１のＲＸ発生回路の構成を
示す図である。
示す図である。
【図３】 この発明の実施例１の動作を示すタイミング
チャートである。
チャートである。
【図４】 この発明の実施例２のＲＸ発生回路の構成を
示す図である。
示す図である。
【図５】 従来の半導体メモリの全体構成を示すブロッ
ク図である。
ク図である。
【図６】 従来の半導体メモリの制御回路の構成を示す
ブロック図である。
ブロック図である。
【図７】 従来の半導体メモリの／ＲＡＳバッファ回路
を示す図である。
を示す図である。
【図８】 従来の半導体メモリのＲＸ発生回路を示す図
である。
である。
【図９】 従来の半導体メモリのＡＴＤ発生回路を示す
図である。
図である。
【図１０】 従来の半導体メモリのＰＡＥ発生回路を示
す図である。
す図である。
【図１１】 従来の半導体メモリのＣＤＥ発生回路を示
す図である。
す図である。
【図１２】 従来の半導体メモリの列デコーダを示す図
である。
である。
【図１３】 従来の半導体メモリの動作を示すタイミン
グチャートである。
グチャートである。
【図１４】 従来の半導体メモリの動作を示す図であ
る。
る。
１Ａ 制御回路、１２ ／ＲＡＳバッファ回路、１３
Ａ、１３Ｂ ＲＸ発生回路、１４ ＡＴＤ発生回路、１
５ ＰＡＥ発生回路、１６ ＣＤＥ発生回路。
Ａ、１３Ｂ ＲＸ発生回路、１４ ＡＴＤ発生回路、１
５ ＰＡＥ発生回路、１６ ＣＤＥ発生回路。
Claims (3)
- 【請求項１】 外部行アドレス・ストローブ信号のリセ
ット時、コラムデコーダイネーブル信号が活性化されて
いる間はワード線のレベルが立ち下がらないようにする
制御回路を備えたことを特徴とする半導体メモリ。 - 【請求項２】 前記制御回路は、コラムデコーダイネー
ブル信号及び前記外部行アドレス・ストローブ信号から
生成された内部行アドレス・ストローブ信号に基づいて
ワード線のレベルが立ち下がらないようにすることを特
徴とする請求項１記載の半導体メモリ。 - 【請求項３】 前記制御回路は、コラムデコーダイネー
ブル信号、前記外部行アドレス・ストローブ信号から生
成された内部行アドレス・ストローブ信号及びライトイ
ネーブル信号に基づいてワード線のレベルが立ち下がら
ないようにすることを特徴とする請求項１記載の半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6108565A JPH07320482A (ja) | 1994-05-23 | 1994-05-23 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6108565A JPH07320482A (ja) | 1994-05-23 | 1994-05-23 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07320482A true JPH07320482A (ja) | 1995-12-08 |
Family
ID=14488054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6108565A Pending JPH07320482A (ja) | 1994-05-23 | 1994-05-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07320482A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925202A (en) * | 1996-06-04 | 1999-07-20 | Yazaki Corporation | Covered wire connection method and structure |
| US6075747A (en) * | 1998-06-29 | 2000-06-13 | Hyundai Electronics Industries Co., Ltd. | Method of controlling a row address strobe path |
-
1994
- 1994-05-23 JP JP6108565A patent/JPH07320482A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925202A (en) * | 1996-06-04 | 1999-07-20 | Yazaki Corporation | Covered wire connection method and structure |
| US6075747A (en) * | 1998-06-29 | 2000-06-13 | Hyundai Electronics Industries Co., Ltd. | Method of controlling a row address strobe path |
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