JPH07169274A - 非同期型半導体メモリ - Google Patents
非同期型半導体メモリInfo
- Publication number
- JPH07169274A JPH07169274A JP5310493A JP31049393A JPH07169274A JP H07169274 A JPH07169274 A JP H07169274A JP 5310493 A JP5310493 A JP 5310493A JP 31049393 A JP31049393 A JP 31049393A JP H07169274 A JPH07169274 A JP H07169274A
- Authority
- JP
- Japan
- Prior art keywords
- data
- change
- semiconductor memory
- output
- address
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Abstract
(57)【要約】
【目的】本発明は、入力されたアドレスデータの変化を
検出して変化後のアドレスデータが示すアドレスに格納
されたデータを読み出す非同期型半導体メモリに関し、
電源ノイズによる誤動作を低減させる。 【構成】出力データの変化を検出し、その出力データの
変化に起因する電源ノイズの変動の間、アドレスデータ
もしくは読み出されたデータをラッチしておく。
検出して変化後のアドレスデータが示すアドレスに格納
されたデータを読み出す非同期型半導体メモリに関し、
電源ノイズによる誤動作を低減させる。 【構成】出力データの変化を検出し、その出力データの
変化に起因する電源ノイズの変動の間、アドレスデータ
もしくは読み出されたデータをラッチしておく。
Description
【０００１】
【産業上の利用分野】本発明は、入力されたアドレスデ
ータの変化を検出して変化後のアドレスデータが示すア
ドレスに格納されたデータを読み出す非同期型半導体メ
モリに関する。
ータの変化を検出して変化後のアドレスデータが示すア
ドレスに格納されたデータを読み出す非同期型半導体メ
モリに関する。
【０００２】
【従来の技術】従来より、上記の非同期型ＲＡＭメモリ
等非同期型半導体メモリが広く用いられている。この非
同期型半導体メモリでは、いわゆるＡＴＤ（Ａｄｄｒｅ
ｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）回
路により、アドレスデータの変化が検出され、この変化
を受けてクロックパルスが発生され、そのクロックパル
スをビット線、センス線のイコライズ等に利用して読み
出し動作が行なわれる。
等非同期型半導体メモリが広く用いられている。この非
同期型半導体メモリでは、いわゆるＡＴＤ（Ａｄｄｒｅ
ｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）回
路により、アドレスデータの変化が検出され、この変化
を受けてクロックパルスが発生され、そのクロックパル
スをビット線、センス線のイコライズ等に利用して読み
出し動作が行なわれる。
【０００３】図４は、従来の非同期型半導体メモリの一
例を表わす構成ブロック図、図５は、そのタイミングチ
ャートである。アドレス入力端子１＿ｉ〜１＿ｊから入
力されたアドレスデータ（アドレスｉ〜ｊ）は各ビット
毎に入力バッファ２＿ｉ〜２＿ｊを経由した後、ローお
よびカラムデコーダ４，５に入力される。また各入力バ
ッファ２＿ｉ〜２＿ｊの出力側には、アドレスデータの
変化を検出するＡＴＤ回路３＿ｉ〜３＿ｊが接続されて
いる。入力されたアドレスデータが変化（図５の場合は
アドレスｉが変化）するとそれに応じて入力バッファ２
＿ｉの出力Ａi *が変化し、ＡＴＤ回路３＿ｉによりその
変化が検出されてパルス発生回路６からイコライズ信号
φEQが出力される。また、ローデコーダ４ではアドレス
データの変化を受けて新たなワードラインＷＬが立ち上
げられる。これにより、メモリセルアレイ７内部の、ア
ドレスｉ〜ｊに格納されたデータがセンスアンプ８で読
み出され、データ出力回路９、データ出力バッファ１０
を経由して、その読み出されたデータが出力データＶ
0ut として外部に出力される。
例を表わす構成ブロック図、図５は、そのタイミングチ
ャートである。アドレス入力端子１＿ｉ〜１＿ｊから入
力されたアドレスデータ（アドレスｉ〜ｊ）は各ビット
毎に入力バッファ２＿ｉ〜２＿ｊを経由した後、ローお
よびカラムデコーダ４，５に入力される。また各入力バ
ッファ２＿ｉ〜２＿ｊの出力側には、アドレスデータの
変化を検出するＡＴＤ回路３＿ｉ〜３＿ｊが接続されて
いる。入力されたアドレスデータが変化（図５の場合は
アドレスｉが変化）するとそれに応じて入力バッファ２
＿ｉの出力Ａi *が変化し、ＡＴＤ回路３＿ｉによりその
変化が検出されてパルス発生回路６からイコライズ信号
φEQが出力される。また、ローデコーダ４ではアドレス
データの変化を受けて新たなワードラインＷＬが立ち上
げられる。これにより、メモリセルアレイ７内部の、ア
ドレスｉ〜ｊに格納されたデータがセンスアンプ８で読
み出され、データ出力回路９、データ出力バッファ１０
を経由して、その読み出されたデータが出力データＶ
0ut として外部に出力される。
【０００４】
【発明が解決しようとする課題】高速動作を目指す非同
期型半導体メモリにおいて、特にデータビット数の多い
構成のメモリにおいてはデータ出力バッファ１０の駆動
時に大きなピーク電流を生じこれにより電源ノイズが発
生し、内部動作の不具合が生じることがある。その不具
合現象の代表的なものとして、電源ノイズに起因する、
入力されたアドレス信号を検知する検知レベルの変動に
より、アドレスが誤検知されるという問題がある。
期型半導体メモリにおいて、特にデータビット数の多い
構成のメモリにおいてはデータ出力バッファ１０の駆動
時に大きなピーク電流を生じこれにより電源ノイズが発
生し、内部動作の不具合が生じることがある。その不具
合現象の代表的なものとして、電源ノイズに起因する、
入力されたアドレス信号を検知する検知レベルの変動に
より、アドレスが誤検知されるという問題がある。
【０００５】この様子を図５を用いて説明する。タイミ
ングｔ1 において出力データＶout が変化すると、その
出力データＶou t を出力するためのデータ出力バッファ
１０の駆動時にグラウンド電位ＶSSが変動し、この図４
に示す例ではアドレスデータＡj *が論理‘０’に変化
し、これにより瞬間的にメモリセルアレイ７内部の、他
のアドレスに格納されたデータが出力され、その変化し
た瞬間にこの半導体メモリの外部でデータを取り込むと
誤ったデータを取り込むことになってしまう。
ングｔ1 において出力データＶout が変化すると、その
出力データＶou t を出力するためのデータ出力バッファ
１０の駆動時にグラウンド電位ＶSSが変動し、この図４
に示す例ではアドレスデータＡj *が論理‘０’に変化
し、これにより瞬間的にメモリセルアレイ７内部の、他
のアドレスに格納されたデータが出力され、その変化し
た瞬間にこの半導体メモリの外部でデータを取り込むと
誤ったデータを取り込むことになってしまう。
【０００６】本発明は、上記事情に鑑み、電源ノイズに
よる誤動作が低減された非同期型半導体メモリを提供す
ることを目的とする。
よる誤動作が低減された非同期型半導体メモリを提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の第１の非同期型半導体メモリは、入力されたアドレ
スデータの変化を検出して変化後のアドレスデータが示
すアドレスに格納されたデータを読み出す非同期型半導
体メモリにおいて、 （１）読み出されたデータの変化を検出する出力データ
変化検出回路 （２）出力データ変化検出回路により上記変化が検出さ
れたことを受けて所定時間幅のパルスを発生するパルス
発生回路 （３）パルス発生回路からパルスが発生されている間、
入力されているアドレスデータをラッチするラッチ回路
を備えたことを特徴とするものである。
明の第１の非同期型半導体メモリは、入力されたアドレ
スデータの変化を検出して変化後のアドレスデータが示
すアドレスに格納されたデータを読み出す非同期型半導
体メモリにおいて、 （１）読み出されたデータの変化を検出する出力データ
変化検出回路 （２）出力データ変化検出回路により上記変化が検出さ
れたことを受けて所定時間幅のパルスを発生するパルス
発生回路 （３）パルス発生回路からパルスが発生されている間、
入力されているアドレスデータをラッチするラッチ回路
を備えたことを特徴とするものである。
【０００８】また、本発明の第２の非同期型半導体メモ
リは、上記（３）のラッチ回路に代えて、（２）のパル
ス発生回路からパルスが発生されている間、読み出され
たデータをラッチするラッチ回路を備えたことを特徴と
するものである。
リは、上記（３）のラッチ回路に代えて、（２）のパル
ス発生回路からパルスが発生されている間、読み出され
たデータをラッチするラッチ回路を備えたことを特徴と
するものである。
【０００９】
【作用】本発明の第１の非同期型半導体メモリは、出力
データの変化を受けて、電源がノイズにより変動してい
る間、アドレスデータをラッチしておくものであるた
め、データ出力バッファの駆動により電源ノイズが発生
してもその電源ノイズによってアドレスデータが変化し
てしまうことが防止され、したがって電源ノイズによる
誤動作が低減される。
データの変化を受けて、電源がノイズにより変動してい
る間、アドレスデータをラッチしておくものであるた
め、データ出力バッファの駆動により電源ノイズが発生
してもその電源ノイズによってアドレスデータが変化し
てしまうことが防止され、したがって電源ノイズによる
誤動作が低減される。
【００１０】また本発明の第２の非同期型半導体メモリ
は、出力データの変化を受けて、電源がノイズにより変
動している間、読み出されたデータをラッチしておくも
のであるため、データ出力バッファの駆動により電源ノ
イズが発生し、その電源ノイズによりアドレスデータが
変化しても、それによって読み出されたデータが変化し
てしまうことが防止され、したがって、上述した第１の
非同期型半導体メモリの場合と同様に、電源ノイズによ
る誤動作が低減される。
は、出力データの変化を受けて、電源がノイズにより変
動している間、読み出されたデータをラッチしておくも
のであるため、データ出力バッファの駆動により電源ノ
イズが発生し、その電源ノイズによりアドレスデータが
変化しても、それによって読み出されたデータが変化し
てしまうことが防止され、したがって、上述した第１の
非同期型半導体メモリの場合と同様に、電源ノイズによ
る誤動作が低減される。
【００１１】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の非同期型半導体メモリの一実施例を表わ
す構成ブロック図、図２はそのタイミングチャートであ
る。図１、図２において、図４、図５に示した構成ブロ
ック図、タイミングチャートと対応するブロックや信号
には、図４、図５に付した番号、記号と同一の番号、記
号を付して示し、相違点についてのみ説明する。
１は、本発明の非同期型半導体メモリの一実施例を表わ
す構成ブロック図、図２はそのタイミングチャートであ
る。図１、図２において、図４、図５に示した構成ブロ
ック図、タイミングチャートと対応するブロックや信号
には、図４、図５に付した番号、記号と同一の番号、記
号を付して示し、相違点についてのみ説明する。
【００１２】図１に示す非同期型半導体メモリは、図４
に示す非同期型半導体メモリと比べ、データ出力変化検
出回路１１、パルス発生回路１２、ラッチ回路１３＿
ｉ，…，１３＿ｊが追加されている。センスアンプ８に
よりメモリセルアレイ７からデータが読み出され、デー
タ出力回路９に至ると、データ出力変化検出回路１１に
より、データ出力回路９におけるデータの変化が検出さ
れる。このデータ出力変化検出回路１１は従来のＡＴＤ
回路と同様に構成することができる。データ出力変化検
出回路１１によりデータの変化が検出されると、パルス
発生回路１２ではその変化の検出を受けてパルス信号φ
L を出力する。このパルス発生回路１２は、イコライズ
信号φEQを発生するためのパルス発生回路６と同様に構
成される。パルス発生回路１２で発生されたパルス信号
φL は、各ラッチ回路１３＿ｉ，…，１３＿ｊに入力さ
れる。各ラッチ回路１３＿ｉ，…，１３＿ｊではそのパ
ルス信号φL が立ち上がっている間、その立ち上がり時
点における入力バッファ２＿ｉ〜２＿ｊの出力Ａi ** 〜
Ａ j ** をそれぞれラッチする。
に示す非同期型半導体メモリと比べ、データ出力変化検
出回路１１、パルス発生回路１２、ラッチ回路１３＿
ｉ，…，１３＿ｊが追加されている。センスアンプ８に
よりメモリセルアレイ７からデータが読み出され、デー
タ出力回路９に至ると、データ出力変化検出回路１１に
より、データ出力回路９におけるデータの変化が検出さ
れる。このデータ出力変化検出回路１１は従来のＡＴＤ
回路と同様に構成することができる。データ出力変化検
出回路１１によりデータの変化が検出されると、パルス
発生回路１２ではその変化の検出を受けてパルス信号φ
L を出力する。このパルス発生回路１２は、イコライズ
信号φEQを発生するためのパルス発生回路６と同様に構
成される。パルス発生回路１２で発生されたパルス信号
φL は、各ラッチ回路１３＿ｉ，…，１３＿ｊに入力さ
れる。各ラッチ回路１３＿ｉ，…，１３＿ｊではそのパ
ルス信号φL が立ち上がっている間、その立ち上がり時
点における入力バッファ２＿ｉ〜２＿ｊの出力Ａi ** 〜
Ａ j ** をそれぞれラッチする。
【００１３】この様子を図２のタイミングチャートに即
して説明する。タイミングｔ1 で出力データＶout が変
化すると、データ出力バッファ１０が駆動されてグラウ
ンド電位ＶSSが変動するが、一方データ出力変化回路１
１ではデータ出力の変化が検出され、これによりパルス
発生回路１２よりパルス信号φL が発生する。前述した
ようにそのパルス信号φL が立ち上がっている間立ち上
がり時点の入力バッファ２＿ｉ〜２＿ｊの出力Ａi ** 〜
Ａj ** がラッチ回路１３＿ｉ〜１３＿ｊにラッチされる
ため、図２に示すようにグラウンド電位ＶSSの変動によ
り出力バッファ２＿ｊの出力Ａj ** が変化しても、その
変化はラッチ回路１３＿ｊの出力Ａj *にはあらわれず、
したがってアドレスデータの変化が防止され、誤動作が
低減される。
して説明する。タイミングｔ1 で出力データＶout が変
化すると、データ出力バッファ１０が駆動されてグラウ
ンド電位ＶSSが変動するが、一方データ出力変化回路１
１ではデータ出力の変化が検出され、これによりパルス
発生回路１２よりパルス信号φL が発生する。前述した
ようにそのパルス信号φL が立ち上がっている間立ち上
がり時点の入力バッファ２＿ｉ〜２＿ｊの出力Ａi ** 〜
Ａj ** がラッチ回路１３＿ｉ〜１３＿ｊにラッチされる
ため、図２に示すようにグラウンド電位ＶSSの変動によ
り出力バッファ２＿ｊの出力Ａj ** が変化しても、その
変化はラッチ回路１３＿ｊの出力Ａj *にはあらわれず、
したがってアドレスデータの変化が防止され、誤動作が
低減される。
【００１４】図３は、本発明の非同期型半導体メモリの
他の実施例を表わす構成ブロック図である。図１に示す
実施例との相違点のみについて説明する。図３に示す非
同期型半導体メモリには、図１に示す非同期型半導体メ
モリにおけるラッチ回路１３＿ｉ，…，１３＿ｊに代え
て、メモリセルアレイ７から読み出されたデータをラッ
チするラッチ回路１４が備えられており、パルス発生回
路１２で発生されたパルス信号φL は、このラッチ回路
１４に入力される。ラッチ回路１４では、そのパルス信
号φL が立上がっている間、その立上がり時点におけ
る、メモリセルアレイ７から読み出されたデータがラッ
チされる。この場合、図４，図５を用いて説明したよう
に、グラウンド電位Ｖssが図２に示すように変動する
と、メモリセルアレイ７からは、他のアドレスに格納さ
れたデータが瞬間的に出力される可能性があるが、ラッ
チ回路１４の出力はパルス信号φL の立ち上がりの時点
のデータの出力を維持し、したがって外部で誤った読出
しデータが取込まれることが防止される。
他の実施例を表わす構成ブロック図である。図１に示す
実施例との相違点のみについて説明する。図３に示す非
同期型半導体メモリには、図１に示す非同期型半導体メ
モリにおけるラッチ回路１３＿ｉ，…，１３＿ｊに代え
て、メモリセルアレイ７から読み出されたデータをラッ
チするラッチ回路１４が備えられており、パルス発生回
路１２で発生されたパルス信号φL は、このラッチ回路
１４に入力される。ラッチ回路１４では、そのパルス信
号φL が立上がっている間、その立上がり時点におけ
る、メモリセルアレイ７から読み出されたデータがラッ
チされる。この場合、図４，図５を用いて説明したよう
に、グラウンド電位Ｖssが図２に示すように変動する
と、メモリセルアレイ７からは、他のアドレスに格納さ
れたデータが瞬間的に出力される可能性があるが、ラッ
チ回路１４の出力はパルス信号φL の立ち上がりの時点
のデータの出力を維持し、したがって外部で誤った読出
しデータが取込まれることが防止される。
【００１５】
【発明の効果】以上説明したように、本発明の非同期型
半導体メモリは、出力データの変化を受けて、電源ノイ
ズの変動の間アドレスデータもしくは読み出されたデー
タをラッチしておく構成を備えているため、電源ノイズ
によってアドレスデータが変化してしまうことが防止さ
れ、もしくはアドレスデータが変化しても出力データま
で変化してしまうことが防止され、これにより電源ノイ
ズによる誤動作が低減される。
半導体メモリは、出力データの変化を受けて、電源ノイ
ズの変動の間アドレスデータもしくは読み出されたデー
タをラッチしておく構成を備えているため、電源ノイズ
によってアドレスデータが変化してしまうことが防止さ
れ、もしくはアドレスデータが変化しても出力データま
で変化してしまうことが防止され、これにより電源ノイ
ズによる誤動作が低減される。
【図１】本発明の非同期型半導体メモリの一実施例を表
わす構成ブロック図である。
わす構成ブロック図である。
【図２】図１に示す非同期型半導体メモリのタイミング
チャートである。
チャートである。
【図３】本発明の非同期型半導体メモリの他の実施例を
表わす構成ブロック図である。
表わす構成ブロック図である。
【図４】従来の非同期型半導体メモリの一例を表わす構
成ブロック図である。
成ブロック図である。
【図５】図４に示す非同期型半導体メモリのタイミング
チャートである。
チャートである。
１＿ｉ，…，１＿ｊ アドレス入力端子 ２＿ｉ，…，２＿ｊ 入力バッファ ３＿ｉ，…，３＿ｊ ＡＴＤ回路 ４，５ デコーダ ６ パルス発生回路 ７ メモリセルアレイ ８ センスアンプ ９ データ出力回路 １０ データ出力バッファ １１ データ出力変化検出回路 １２ パルス発生回路 １３＿ｉ，…，１３＿ｊ，１４ ラッチ回路
Claims (2)
- 【請求項１】 入力されたアドレスデータの変化を検出
して変化後のアドレスデータが示すアドレスに格納され
たデータを読み出す非同期型半導体メモリにおいて、 読み出されたデータの変化を検出する出力データ変化検
出回路と、 該出力データ変化検出回路により前記変化が検出された
ことを受けて所定時間幅のパルスを発生するパルス発生
回路と、 該パルス発生回路から前記パルスが発生されている間、
入力されているアドレスデータをラッチするラッチ回路
とを備えたことを特徴とする非同期型半導体メモリ。 - 【請求項２】 入力されたアドレスデータの変化を検出
して変化後のアドレスデータが示すアドレスに格納され
たデータを読み出す非同期型半導体メモリにおいて、 読み出されたデータの変化を検出する出力データ変化検
出回路と、 該出力データ変化検出回路により前記変化が検出された
ことを受けて所定時間幅のパルスを発生するパルス発生
回路と、 該パルス発生回路から前記パルスが発生されている間、
読み出されたデータをラッチするラッチ回路とを備えた
ことを特徴とする非同期型半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310493A JPH07169274A (ja) | 1993-12-10 | 1993-12-10 | 非同期型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310493A JPH07169274A (ja) | 1993-12-10 | 1993-12-10 | 非同期型半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169274A true JPH07169274A (ja) | 1995-07-04 |
Family
ID=18005895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310493A Withdrawn JPH07169274A (ja) | 1993-12-10 | 1993-12-10 | 非同期型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169274A (ja) |
-
1993
- 1993-12-10 JP JP5310493A patent/JPH07169274A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |